JP2002016254A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 ＩＧＢＴが形成されている半導体基板上に回
路素子を形成する場合、とくにｐｃｈＭＯＳＦＥＴを構
成する場合に、回路素子と半導体基板とに発生する寄生
サイリスタのラッチアップを防止することができる小面
積の半導体装置を提供する。 【解決手段】 ＩＧＢＴ・Ｚ１が形成されている半導体
基板上に回路素子を形成する際に発生する寄生サイリス
タのラッチアップを、半導体基板上に形成されたショッ
トキーバリアダイオードを用いたラッチアップ防止回路
により防止するようにしている。そして、回路素子の形
成に用いられる拡散層と金属配線層の接合からなるショ
ットキーバリアダイオードを寄生サイリスタラッチアッ
プ動作防止用回路に用い、従来のものよりもより小面積
で、より高い保護効果を得ることができるようにしてて
いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、同一の半導体基板
に、絶縁ゲートバイポーラトランジスタと制御用回路と
が形成されている半導体装置に関するものであって、と
くに接合分離技術を用いて絶縁ゲートバイポーラトラン
ジスタ上に制御用回路を形成する際に発生する寄生素子
によるラッチアップを防止するための保護素子ないしは
保護回路の構造に関するものである。
【０００２】
【従来の技術】一般に、絶縁ゲートバイポーラトランジ
スタ（以下、「ＩＧＢＴ（InsulatedGate Bipolar Tran
sistor）という。」が形成されている半導体基板に、回
路領域ないしは回路素子等を形成すると、回路特性を低
下させる寄生素子が発生する。このため、寄生素子の動
作を抑制することができる様々な回路領域ないしは回路
素子等の形成手法が試みられてきた。
【０００３】このような回路領域ないしは回路素子等の
形成手法は、例えば回路領域を特殊な基板形成技術等を
用いずに接合分離技術を用いて形成する技術分野におい
ては、１９９８年に発行された技術文献「イグニッショ
ンコイル駆動用の自己分離された高度ＩＧＢＴ（A Self
‐isolated intelligent IGBT for driving ignitionco
ils［International symposium on Power Semiconducto
r Drives & Ics，1998］）」に開示されている。この技
術文献には、接合分離技術において致命的な問題となる
寄生サイリスタの動作による素子破壊に対して、ポリシ
リコン上に形成されたダイオードと抵抗とを組み合わせ
た回路を用いることにより、該素子破壊を回避するよう
にした手段が開示されている。
【０００４】なお、特開平７−１６９９６３号公報、特
開平８−３０６９２４号公報および特開昭６４−５１６
６４号公報にも、ＩＧＢＴないしはＭＯＳＦＥＴを備え
た半導体装置において、寄生素子の動作を抑制するため
の技術が開示されている。
【０００５】図９に、前記技術文献に開示されている従
来の寄生サイリスタの動作防止回路を部分的に示す。図
９において、Ｐ１は、Ｚ１で示されたＩＧＢＴ（以下、
「ＩＧＢＴ・Ｚ１」という。）が形成されている半導体
基板上にさらに制御用回路Ｂ１が形成された半導体装置
Ｂ２の制御用の入力端子である。Ｐ２は、ＩＧＢＴ・Ｚ
１のエミッタ端子であり、制御用回路Ｂ１のアース端子
としても機能するものである。Ｐ３は、ＩＧＢＴ・Ｚ１
のコレクタ端子である。
【０００６】入力端子Ｐ１には、抵抗Ｒ１を介して、ツ
ェナーダイオードＤ１のカソードが接続されている。他
方、ツェナーダイオードＤ１のアノードは、エミッタ端
子Ｐ２に接続されている。また、ツェナーダイオードＤ
１のカソードは、抵抗Ｒ２の一端にも接続されている。
抵抗Ｒ２の他端は、抵抗Ｒ３の一端とツェナーダイオー
ドＤ８のカソードとに接続されている。抵抗Ｒ３の他端
は、制御用回路Ｂ１に接続されている。また、ツェナー
ダイオードＤ８のアノードは、エミッタ端子Ｐ２に接続
されている。
【０００７】抵抗Ｒ２、Ｒ３およびダイオードＤ１、Ｄ
８は、それぞれ、ＩＧＢＴ・Ｚ１が形成された基板上に
絶縁膜を介して形成された多結晶シリコン層（以下、
「ポリシリコン層」という。）上に形成されている。な
お、前記技術文献に記載されたものでは、ＩＧＢＴ・Ｚ
１を制御するための制御用回路Ｂ１は、ｎｃｈＭＯＳＦ
ＥＴ（エンハンスメント型およびデプレッション型）で
形成されている。
【０００８】図１０に、かかる従来の半導体装置におけ
る、回路素子寄生サイリスタの構造を示す。図１０に示
すように、Ｍで示されたｎｃｈＭＯＳＦＥＴ（以下、
「ｎｃｈＭＯＳＦＥＴ・Ｍ」という。）の各拡散層と、
これらを形成している半導体基板Ｕとの間には、寄生ト
ランジスタＴ１、Ｔ２が形成される。ｎｃｈＭＯＳＦＥ
Ｔ・ＭのバックゲートＧに対応するｐ-拡散領域と、こ
のｐ-拡散層に含まれるように形成されたｎ拡散層（ｎ
ｃｈＭＯＳＦＥＴ・ＭのソースＳまたはドレインＡに対
応する。）と、半導体基板Ｕのｎ-層とは、それぞれ、
ｎｐｎ型寄生トランジスタＴ２のベース、エミッタおよ
びコレクタとなる。また、半導体基板のｐ層と、その上
に形成されたｎ+層およびｎ-層と、ｎｃｈＭＯＳＦＥＴ
・ＭのバックゲートＧに対応するp‐拡散層とは、それ
ぞれｐｎｐ型寄生トランジスタＴ１のエミッタ、ベース
およびコレクタとなる。
【０００９】寄生トランジスタＴ１と寄生トランジスタ
Ｔ２とは、寄生トランジスタＴ１のコレクタと寄生トラ
ンジスタＴ２のベースとが接続され、かつ寄生トランジ
スタＴ１のベースと寄生トランジスタＴ２のコレクタと
が接続された状態となり、サイリスタを構成する。した
がって、このサイリスタがいったんＯＮすると、ＩＧＢ
Ｔ・Ｍのコレクタ電位がエミッタ電位よりも低くなるよ
うな状態にしない限り、該サイリスタをＯＦＦさせるこ
とができなくなる。
【００１０】このサイリスタがON状態に至るパターンと
しては、次の２つのものが予想される。ひとつは、ｎｃ
ｈＭＯＳＦＥＴ・Ｍのソース電位がバックゲート電位よ
りも低い電位となり、ｎｐｎ型寄生トランジスタＴ２の
エミッタ電流を発生させるような場合である。もうひと
つは、ｐｎｐ型寄生トランジスタＴ１が、同一基板上に
形成されたＩＧＢＴ・ＭのONに伴ってONする場合であ
る。この場合、ｐｎｐ型寄生トランジスタＴ１のコレク
タ電流がｎｃｈＭＯＳＦＥＴ・ＭのバックゲートＧに流
れて該バックゲートＧに電圧降下を発生させ、これによ
りｎｃｈＭＯＳＦＥＴ・ＭのソースＳまたはドレインＡ
よりも高い電位になったときに、前記の状態と同様のラ
ッチアップが発生する。
【００１１】とくに、入力端子Ｐ１として半導体装置外
部とのインターフェイスを設けた場合、入力端子Ｐ１の
電位がエミッタ端子Ｐ２の電位よりも低くなる状態が発
生する可能性が高い。サージなどの時間としては短い
が、瞬時の電流としては大きいストレスが印加されるこ
とも予想され、このような場合でもラッチアップが発生
する可能性がある。
【００１２】そこで、図９に示すような入力端子Ｐ１を
保護するための保護回路を用いる場合、保護回路を全て
ポリシリコン上に形成された素子で構成することによ
り、保護素子と半導体基板との寄生素子発生を防止した
上で、回路的な効果でｎｐｎ型寄生トランジスタＴ２に
流れるエミッタ電流を抑制して寄生サイリスタがラッチ
アップしないようにしている。
【００１３】実際の素子形成においては、制御用回路Ｂ
１内に形成されたｎｃｈＭＯＳＦＥＴ・ＭのソースＳま
たはドレインＡをエミッタとするｎｐｎ型寄生トランジ
スタＴ２に対して、必ず直列となるように抵抗Ｒ３が配
設される。かくして、抵抗Ｒ３とｎｐｎ型寄生トランジ
スタＴ２のエミッタとの間の電圧降下が、ツェナーダイ
オードＤ８の順方向電圧降下により抑制される。同様
に、ツェナーダイオードＤ８と抵抗Ｒ３と制御用回路Ｂ
１とからなる回路の電流が、直列に接続された抵抗Ｒ２
を通るように構成される。かくして、抵抗Ｒ２によって
前記回路に発生する電圧降下が、ツェナーダイオードＤ
１の順方向電圧降下により抑制される。
【００１４】上記従来技術においては、ダイオードの順
方向電圧降下と、これに並列に接続された回路の直列抵
抗での電圧降下の作用とによって、寄生素子を流れる電
流が抑制される。したがって、ツェナーダイオードＤ８
の順方向電圧降下は、制御用回路Ｂ１内のｎｐｎ型寄生
トランジスタＴ２のベース・エミッタ間電圧よりも小さ
い。このため、ツェナーダイオードＤ１の順方向電圧降
下がツェナーダイオードＤ８のそれよりも小さくなけれ
ば、寄生サイリスタ動作防止の効果は小さい。ここで、
同一の素子を用いてダイオードの順方向電圧降下を小さ
くするには、ｐｎ接合の面積を大きくしなければならな
い。このため、回路領域よりもかなり大きいダイオード
を形成して、所望の電流耐量を確保するようにしてい
る。
【００１５】
【発明が解決しようとする課題】上記従来技術において
は、回路領域をｎｃｈＭＯＳＦＥＴのみで構成している
ので、ｎｐｎ型寄生トランジスタが発生しても、その接
合面積は小さい。このため、ベース・エミッタ間電圧が
比較的大きくなる。しかしながら、回路形成においてｐ
ｃｈＭＯＳＦＥＴを含む回路領域を形成することを目論
む場合、その接合面積はｎｃｈＭＯＳＦＥＴのみの回路
よりも大きくなる。したがって、寄生サイリスタを防止
するための回路を構成する場合、ｎｃｈＭＯＳＦＥＴの
みの回路を構成する場合よりも大きな保護回路が必要と
なる。このように、保護回路領域が大きくなると、これ
を搭載する半導体装置も大きくなるため、半導体装置の
製造にかかる費用が増大することが懸念される。
【００１６】本発明は、上記従来の問題を解決するため
になされたものであって、コンパクトな構成でもって寄
生素子の動作を有効に抑制することができる、同一基板
上にＩＧＢＴと制御回路とが形成された半導体装置を提
供することを解決すべき課題とする。
【００１７】
【課題を解決するための手段】上記課題を解決するため
になされた本発明にかかる半導体装置は、ＩＧＢＴが形
成されている半導体基板上にｐｃｈＭＯＳＦＥＴを形成
した場合において、ｐｃｈＭＯＳＦＥＴ形成に必要な拡
散領域を用いたダイオードを形成することにより、従来
のものよりも小さい面積でラッチアップを防止する回路
を構成するようにしたものである。
【００１８】すなわち、ＩＧＢＴが形成されている半導
体基板上にショットキーバリアダイオードを形成して、
ポリシリコン上に形成されたツェナーダイオードと組合
せて寄生サイリスタラッチアップ防止回路を形成するも
のである。つまり、ショットキーバリアダイオードを用
いることにより、小さい面積で回路領域のｎｐｎ型寄生
トランジスタのベース・エミッタ間電圧よりも低い順方
向電圧特性を容易に得て、寄生サイリスタラッチアップ
防止用の回路を小さくし、従来のものに比べてより安全
で廉価な半導体装置を得ることができるように構成した
ものである。
【００１９】具体的には、本発明の第１の態様にかかる
半導体装置は、（ｉ）同一の半導体基板に、ＩＧＢＴ
と、制御用の回路領域または回路素子とが形成されてい
る半導体装置であって、（ii）半導体基板の表面近傍部
に、該半導体基板の導電型とは異なる導電型の第１の拡
散層と、第１の拡散層に包含された、第１の拡散層の導
電型とは異なる導電型の第２の拡散層とが形成され、
（iii）第２の拡散層の上に、絶縁膜が除去されてなる
第１の領域が形成されるとともに、第１の領域内に第１
の金属配線層が形成され、（iv）第２の拡散層に包含さ
れるかまたは重なる、第２の拡散層とは同一導電型の第
３の拡散層が形成され、（ｖ）第３の拡散層の上に、絶
縁膜が除去されてなる第２の領域が形成されるととも
に、第２の領域内に第２の金属配線層が形成され、（v
i）第１および第２の金属配線層を電極とするショット
キーバリアダイオードと、半導体基板上の絶縁膜の上に
多結晶シリコンを堆積させることにより形成されたツェ
ナーダイオードとを組合せてなる保護用回路が、該半導
体装置の少なくとも１つの入力端子に接続され、（vi
i）前記回路領域または回路素子が、前記保護用回路を
経由して前記入力端子に接続されるとともに、ＩＧＢＴ
のゲートに接続されていることを特徴とするものであ
る。
【００２０】本発明の第２の態様にかかる半導体装置
は、本発明の第１の態様にかかる半導体装置において、
第１および第２の金属配線層が、アルミニウムまたは微
量の他元素を含むアルミニウムで形成されていることを
特徴とするものである。
【００２１】本発明の第３の態様にかかる半導体装置
は、本発明の第１または第２の態様にかかる半導体装置
において、第２の拡散層と第１の金属配線層との接合部
を取り囲むように、第２の拡散層の導電型とは異なる導
電型の第４の拡散層が形成されていることを特徴とする
ものである。
【００２２】本発明の第４の態様にかかる半導体装置
は、本発明の第１〜第３の態様のいずれか１つにかかる
半導体装置において、（ａ）第１および第２のショット
キーバリアダイオードと第１のツェナ−ダイオードとを
有していて、（ｂ）第１のツェナ−ダイオードのカソー
ドと第１のショットキーバリアダイオードのアノードと
が該半導体装置の入力端子に接続され、（ｃ）第１のシ
ョットキーバリアダイオードのカソードが、第２のショ
ットキーバリアダイオードのカソードと、前記回路領域
または回路素子とに接続され、（ｄ）第１のツェナーダ
イオードのアノードと第２のショットキーバリアダイオ
ードのアノートとが、ＩＧＢＴのエミッタに接続されて
いることを特徴とするものである。
【００２３】本発明の第５の態様にかかる半導体装置
は、本発明の第４の態様にかかる半導体装置において、
該半導体装置の入力端子に抵抗の一端が接続され、該抵
抗の他端が、第１のツェナーダイオードのカソードと第
１のショットキーバリアダイオードのアノードとに接続
されていることを特徴とするものである。
【００２４】本発明の第６の態様にかかる半導体装置
は、本発明の第４の態様にかかる半導体装置において、
第２のツェナーダイオードが設けられていて、第２のツ
ェナーダイオードのアノードが第１のツェナーダイオー
ドのアノードに接続され、第２のツェナーダイオードの
カソードがＩＧＢＴのエミッタに接続されていることを
特徴とするものである。
【００２５】本発明の第７の態様にかかる半導体装置
は、本発明の第４の態様にかかる半導体装置において、
該半導体装置への入力端子が複数設けられ、第１のツェ
ナーダイオードと第１および第２のショットキーバリア
ダイオードとからなる前記回路と同一構成の回路が、少
なくとも１つ追加されていることを特徴とするものであ
る。
【００２６】本発明の第８の態様にかかる半導体装置
は、本発明の第３の態様にかかる半導体装置において、
第４の拡散層が、ＩＧＢＴを形成する際に用いられる拡
散層で形成されていることを特徴とするものである。
【００２７】本発明の第９の態様にかかる半導体装置
は、本発明の第１〜第３の態様のいずれか１つにかかる
半導体装置において、第２の拡散層と第１の金属配線層
との間に、第１の金属配線層とは異なる金属が拡散また
は堆積させられてなる金属拡散層が形成されていること
を特徴とするものである。
【００２８】本発明の第１０の態様にかかる半導体装置
は、本発明の第９の態様にかかる半導体装置において、
前記の拡散または堆積させられる金属が白金であること
を特徴とするものである。
【００２９】
【発明の実施の形態】以下、添付の図面を参照しつつ、
本発明の実施の形態を具体的に説明する。 実施の形態１．まず、図１を用いて、本発明の実施の形
態１にかかる半導体装置を説明する。図１において、Ｕ
２は、ＩＧＢＴおよび制御用回路を形成するための半導
体基板（ｐ）である。Ｕ３は、半導体基板Ｕ２上にエピ
タキシャル成長により形成されたｎ+層である。Ｕ４
は、ｎ+層Ｕ３上にエピタキシャル成長により形成され
たｎ-層である。Ｕ１は、半導体基板Ｕ２の裏面に形成
された裏面金属層である。
【００３０】Ｚ１は、半導体基板Ｕ２上に形成されたＩ
ＧＢＴの領域（以下、「ＩＧＢＴ・Ｚ１という。）であ
る。このＩＧＢＴ・Ｚ１は、所定の基本構造の複数の素
子を平面状に配置してそれらを並列接続することによ
り、大きな電流の駆動を行うことができるような構成と
されている。Ｄ１はツェナーダイオードである。このツ
ェナーダイオードＤ１は、それぞれ、半導体基板Ｕ２上
に酸化膜Ｕ５等の絶縁膜を介して堆積された層状のポリ
シリコンに不純物拡散を行うことにより形成されたｐ+
拡散層Ｕ９と、ｐ-拡散層Ｕ１０と、ｎ+拡散層Ｕ１１と
を備えている。これらの拡散層Ｕ９〜Ｕ１１は、半導体
基板Ｕ２の表面と平行する方向に接合・形成されてい
る。
【００３１】Ｍ１はｎｃｈＭＯＳＦＥＴである（以下、
「ｎｃｈＭＯＳＦＥＴ・Ｍ１」という。）。このｎｃｈ
ＭＯＳＦＥＴ・Ｍ１は、ｎ-層Ｕ４上に、低濃度の深い
ｐ-拡散層Ｕ１４の領域に含まれるように高濃度のｐ+拡
散層Ｕ１２と高濃度のｎ+拡散層Ｕ８とが形成された構
成とされている。Ｍ２は、ｐｃｈＭＯＳＦＥＴである
（以下、「ｐｃｈＭＯＳＦＥＴ・Ｍ２」という。）。こ
のｐｃｈＭＯＳＦＥＴ・Ｍ２は、低濃度のｐ-拡散層U１
４の領域に含まれるように低濃度のn-拡散層U１５が形
成され、このn-拡散層U１５に含まれるようにｐ+拡散層
Ｕ１２およびｎ+拡散層U８が形成された構成とされてい
る。
【００３２】Ｄ２およびＤ３はショットキーバリアダイ
オードである。これらショットキーバリアダイオードＤ
２、Ｄ３は、低濃度のｐ-拡散層Ｕ１４の領域に含まれ
るように低濃度のｎ-拡散層Ｕ１５が形成され、該ｎ-拡
散層Ｕ１５に低濃度のｎ-拡散層U１５が形成され、さら
にこのｎ-拡散層U１５に含まれるようにｐ拡散層Ｕ１３
およびｎ+拡散層Ｕ８が形成された構成とされている。
これらのショットキーバリアダイオードＤ２、Ｄ３は、
ｐ+拡散層U８に接続される側の端子がカソードとなり、
他方の端子がアノードとなるように形成されている。
【００３３】図８に、図１に示す半導体装置における、
回路素子寄生のサイリスタの構造を示す。図８におい
て、Ｇ１およびＧ２は、それぞれ、ｎｃｈＭＯＳＦＥＴ
・Ｍ１およびｐｃｈＭＯＳＦＥＴ・Ｍ２のバックゲート
である。Ａ１およびＡ２は、それぞれ、ｎｃｈＭＯＳＦ
ＥＴ・Ｍ１およびｐｃｈＭＯＳＦＥＴ・Ｍ２のドレイン
である。Ｓ１およびＳ２は、それぞれ、ｎｃｈＭＯＳＦ
ＥＴ・Ｍ１およびｐｃｈＭＯＳＦＥＴ・Ｍ２のソースで
ある。
【００３４】図８に示すように、この半導体装置では、
図１０に示す従来の半導体装置の場合とほぼ同様に、ｎ
ｃｈＭＯＳＦＥＴ・Ｍ１の各拡散層と、これらを形成し
ている半導体基板Ｕ２との間に、寄生トランジスタＴ
１、Ｔ２が形成される。また、ｐｃｈＭＯＳＦＥＴ・Ｍ
２の各拡散層と、これらを形成している半導体基板Ｕ２
との間にも、ｎｃｈＭＯＳＦＥＴ・Ｍ１の場合と同様
に、寄生トランジスタＴ３、Ｔ４が形成される。しかし
ながら、この半導体装置においては、以下に説明するよ
うに、コンパクトないしは小面積の構成でもって、これ
らの寄生トランジスタＴ１〜Ｔ４の動作が有効に抑制さ
れるようになっている。
【００３５】次に、図２を用いて、本発明の実施の形態
１にかかる半導体装置の回路接続構造を説明する。な
お、図２において、図９に示す従来の半導体装置と共通
する部材等、すなわち同等の構成ないしは機能を有する
部材等には、図９の場合と同一の参照記号を付してい
る。
【００３６】図２に示すように、この回路接続構造にお
いては、ショットキーバリアダイオードＤ２のアノード
は入力端子Ｐ１に接続され、カソードは制御用回路Ｂ１
ともう１つのショットキーバリアダイオードＤ３のカソ
ードとに接続されている。ショットキーバリアダイオー
ドＤ３のアノードはエミッタ端子Ｐ２に接続されてい
る。制御用回路Ｂ１は、ｎｃｈＭＯＳＦＥＴ・Ｍ１と受
動素子、またはｎｃｈＭＯＳＦＥＴ・Ｍ１とｐｃｈＭＯ
ＳＦＥＴ・Ｍ２と受動素子とで構成されている。制御用
回路Ｂ１は、その出力端子はＩＧＢＴ・Ｚ１のゲートに
接続され、ＩＧＢＴ・Ｚ１の制御を行う構成とされてい
る。
【００３７】制御用回路Ｂ１と入力端子Ｐ１との間に
は、従来の半導体装置ないしは回路接続構造の場合とほ
ぼ同様の機能を有する、ツェナーダイオードＤ１とショ
ットキーバリアダイオードＤ２とショットキーバリアダ
イオードＤ３とからなるダイオード回路が形成されてい
る。この種の回路接続構造において、制御用回路Ｂ１の
寄生サイリスタのラッチアップが懸念されるのは、入力
端子Ｐ１の電位がＩＧＢＴ・Ｚ１のエミッタ端子Ｐ２の
電位よりも低くなった場合であるが、図２に示す回路接
続構造においては、制御用回路Ｂ１から入力端子Ｐ１に
向かう電流は、ショットキーバリアダイオードＤ２の整
流動作のため、流れることができない。
【００３８】なお、ショットキーバリアダイオードＤ２
には、整流動作時の阻止状態においてリーク電流が発生
しうる。そこで、このリーク電流に起因する寄生サイリ
スタのラッチアップの発生を防止するため、ショットキ
ーバリアダイオードＤ３により、制御用回路Ｂ１からシ
ョットキーバリアダイオードＤ２を経由して流れる電流
をバイパスさせるようにしている。
【００３９】ショットキーバリアダイオードＤ２、Ｄ３
は、その性質上、従来のこの種の半導体装置においてポ
リシリコン上に形成されているダイオードよりもｐｎ接
合の飽和電流が高く、発生する順方向電圧が低くなる。
ここで、接合の順方向電圧は次の式１で表すことができ
る。 Ｖｆ＝（ｋ・Ｔ／ｑ）ｌｎ（Ｉｆ／Ｉｓ）…………………………式１ なお、式１において、Ｖｆは、順方向電流Ｉｆを流した
ときに発生する電圧降下であり、ボルツマン定数ｋと、
絶対温度Ｔ［°Ｋ］と、飽和電流Ｉｓ［Ａ］で求まる。
式１からも、飽和電流が高いと順方向電圧降下が小さく
なるということが分かる。
【００４０】また、ポリシリコン上に形成されたダイオ
ードでは、不純物は、堆積して形成されたポリシリコン
層の上層から下層にわたって拡散されるので、ｐｎ接合
面積は平面的に見た接合長さとポリシリコン層の厚みと
によって決まる。これに対して、ショットキーバリアダ
イオードＤ２、Ｄ３では、ｎ-拡散層Ｕ１５と金属が接
合している領域にｐｎ接合が形成されているため、同じ
程度の素子面積であれば、より大きい接合面積を確保す
ることができる。
【００４１】以上のように、接合そのものの飽和電流が
低いことによる効果と、占有する面積に対する接合面積
の効率が高いこととに起因して、制御用回路Ｂ１に発生
するｎｐｎ型寄生トランジスタのベース・エミッタ間電
圧よりも低い順方向電圧を容易に得ることができる。さ
らに、これに加えて、ショットキーバリアダイオードＤ
２の整流作用による流出電流の抑制効果により、従来の
回路接続構成よりも容易に高いレベルの寄生サイリスタ
のラッチアップ耐量を確保することができる。
【００４２】実施の形態２．以下、図３を用いて、本発
明の実施の形態２を具体的に説明する。しかしながら、
この実施の形態２にかかる半導体装置ないしは回路接続
構造の大半は、実施の形態１にかかる半導体装置ないし
は回路接続構造と共通であるので、説明の重複を避ける
ため、主として実施の形態１と異なる点を説明する。
【００４３】前記のとおり、実施の形態１では、入力端
子Ｐ１は、ポリシリコン上に形成されたツェナーダイオ
ードＤ１のカソードと、ショットキーバリアダイオード
Ｄ２のアノードとに直接接続されている。これに対し
て、実施の形態２では、図３に示すように、入力端子Ｐ
１は、ポリシリコン上に形成された抵抗Ｒ１を介して、
ツェナーダイオードＤ１のカソードおよびショットキー
バリアダイオードＤ２のアノードに接続されている。そ
の他の点については、実施の形態１の場合とほぼ同様で
ある。回路接続構造をこのような構成とすることによ
り、入力端子Ｐ１とＩＧＢＴ・Ｚ１のエミッタ端子Ｐ２
との間に印加することが可能な電圧範囲を広くとること
ができる。
【００４４】実施の形態３．以下、図４を用いて、本発
明の実施の形態３を具体的に説明する。しかしながら、
この実施の形態３にかかる半導体装置ないしは回路接続
構造の大半は、実施の実施の形態２にかかる半導体装置
ないしは回路接続構造と共通であるので、説明の重複を
避けるため、主として実施の形態２と異なる点を説明す
る。
【００４５】前記のとおり、実施の形態２では、入力端
子Ｐ１とＩＧＢＴ・Ｚ１のエミッタ端子Ｐ２との間に印
加することが可能な電圧範囲を広くとるために、抵抗Ｒ
１が挿入されている。これに対して、この実施の形態例
３では、図４に示すように、ツェナーダイオードＤ１と
もう１つのツェナーダイオードＤ４とが、双方向に接続
された回路、すなわち両ツェナーダイオードＤ１、Ｄ４
が逆向きに直列接続された回路が用いられている。その
他の点については、実施の形態２の場合とほぼ同様であ
る。
【００４６】これにより、入力端子Ｐ１に、ＩＧＢＴ・
Ｚ１のエミッタ端子Ｐ２に対して負の電圧が印加された
場合でも、ツェナーダイオードＤ１の逆方向耐圧までは
電流が流れることがない。ただし、ショットキーバリア
ダイオードＤ２の耐圧を超える場合には、電流が急激に
増えるので、両ツェナーダイオードＤ１、Ｄ４の耐圧
は、ショットキーバリアダイオードＤ２、Ｄ３の耐圧よ
りも低い値に設定する必要がある。なお、上記構成に加
えて、さらに実施の形態２の場合と同様にポリシリコン
で形成された抵抗Ｒ１を挿入して（組合せて）、より広
範囲な入力電圧に対応できるようにしてもよい。
【００４７】実施の形態４．以下、図５を用いて、本発
明の実施の形態４を具体的に説明する。しかしながら、
この実施の形態４にかかる半導体装置ないしは回路接続
構造の大半は、実施の形態１〜３にかかる半導体装置な
いしは回路接続構造と共通であるので、説明の重複を避
けるため、主として実施の形態１〜３と異なる点を説明
する。
【００４８】前記のとおり、実施の形態１〜３では、半
導体装置には１つの入力端子Ｐ１が設けられているだけ
である。これに対して、実施の形態４では、図５に示す
ように、複数の入力端子が設けられている。図５におい
て、Ｐ４は、追加されたもう１つの入力端子である。Ｄ
５は、入力端子Ｐ４の追加に伴って追加され、ツェナー
ダイオードＤ１と同様にポリシリコン上に形成された、
さらなるツェナーダイオードである。Ｄ６およびＤ７
は、入力端子Ｐ４の追加に伴って追加され、ショットキ
ーバリアダイオードＤ２、Ｄ３と同様に形成された、さ
らなるショットキーバリアダイオードである。これらの
追加の各ダイオードＤ５、Ｄ６、Ｄ７で構成されるさら
なる寄生サイリスタラッチアップ防止回路は、既設の寄
生サイリスタラッチアップ防止回路と同様に、制御用回
路Ｂ１に接続されている。
【００４９】このように、複数の入力端子Ｐ１、Ｐ４を
設ける（入力端子を増やす）ことにより得られる利点と
しては、制御用回路Ｂ１により行われる制御の機能の向
上効果があげられる。例えば、図２〜図４に示すような
回路接続構造（実施の形態１〜３）においては、１つの
入力端子Ｐ１しか設けられていないので、必然的に制御
用回路Ｂ１は、入力端子Ｐ１に与えられる電圧を電源電
圧として動作する回路構成とせざるを得ない。この場
合、与えられる電圧はゼロ電圧を含め広範囲に変化する
ため、それらの範囲内において所望の回路特性を得る回
路を設計することは極めて難しい。
【００５０】これに対して、実施の形態４のように複数
の入力端子Ｄ１、Ｄ４を設け、例えば電源用の端子とし
て安定化された電源電圧を供給すれば、高機能な回路や
精度の高い回路を構成することが容易となる。また、制
御を行うための入力信号をより多く取り入れることがで
き、高機能化を図ることができる。
【００５１】実施の形態５．以下、図６を用いて、本発
明の実施の形態５を具体的に説明する。しかしながら、
この実施の形態５にかかる半導体装置ないしは回路接続
構造の大半は、実施の形態１にかかる半導体装置ないし
は回路接続構造と共通であるので、説明の重複を避ける
ため、主として実施の形態１と異なる点を説明する。
【００５２】実施の形態１では、寄生サイリスタのラッ
チアップ防止回路に用いられるショットキーバリアダイ
オードＤ２、Ｄ３は、金属配線層Ｕ６と低濃度のｎ-拡
散層Ｕ１５との接合部の周辺に、ガードリングと呼ばれ
るｐ拡散層Ｕ１３が形成された構造とされている。これ
に対して、実施の形態５では、図６に示すように、ショ
ットキーバリアダイオードＤ２、Ｄ３の形成を目的とし
た特別な拡散層形成用の加工を実施するのではなく、他
の素子を形成する際に用いられる拡散層を転用すること
により、必要なダイオード特性が得られるようにしてい
る。つまり、ショットキーバリアダイオードＤ２、Ｄ３
は、他の素子を形成する際に用いられる拡散層で形成さ
れたものである。なお、ガードリングはショットキーバ
リアダイオードの逆方向耐圧特性を向上させるのに一般
的に用いられている技術である。
【００５３】図６においては、ＩＧＢＴ・Ｚ１を形成す
る際に必要とされるｐ拡散層Ｕ１６を用いてショットキ
ーバリアダイオードＤ２、Ｄ３を形成している。しかし
ながら、その他の拡散層、例えばｐ+拡散層Ｕ７やｐ+拡
散層Ｕ１２などを用いても、同様のダイオード特性を得
ることができる。ただし、ｐ拡散層Ｕ１６は、ＩＧＢＴ
・Ｚ１の形成過程においてＭＯＳＦＥＴと同様に、半導
体表面に反転層（チヤネル）を形成することを目的とし
て形成されるものであるので、他の拡散層と比べて比較
的低濃度で浅い拡散層となっている。これをガードリン
グとして用いることにより、ガードリング部における寄
生素子の影響を小さくすることができる。
【００５４】このように、ガードリングの形成に必要な
工程を他の工程と兼用することにより、半導体装置を製
造するのに必要な工程数を削減することができる。この
ため、より低い加工費用で半導体装置を形成することが
できる。
【００５５】実施の形態６．以下、図７を用いて、本発
明の実施の形態６を具体的に説明する。しかしながら、
この実施の形態６にかかる半導体装置ないしは回路接続
構造の大半は、実施の形態１、５にかかる半導体装置な
いしは回路接続構造と共通であるので、説明の重複を避
けるため、主として実施の形態１、５と異なる点を説明
する。
【００５６】実施の形態１、５においては、ショットキ
ーバリアダイオードＤ２、Ｄ３を形成する際に、金嘱配
線層Ｕ６としてＡＬ（アルミニウム）または微量の他元
素（Ｓｉ等）を含むＡＬを用い、これと低濃度のｎ-拡
散層Ｕ１５とを接合するようにしている。これに対し
て、実施の形態６では、ショットキーバリアダイオード
Ｄ２、Ｄ３の接合部で、他の金属拡散を行うようにして
いる。すなわち、一般にＰｔ等の金属元素をＳｉに拡散
させた場合、非常に低い順方向電圧特性のダイオードが
得られるといったことが知られている。そこで、実施の
形態６では、ダイオードの順方向電圧特性を優先的に考
慮し、Ｓｉと金属の接合部分にＰｔなどの金属元素を拡
散させるようにしている。
【００５７】これにより、非常に低い順方向電圧特性の
ダイオードを得ることができるので、寄生サイリスタの
ラッチアップ防止効果が高まるとともに、入力端子に与
えられた電圧をより少ない損失でもって制御用回路Ｂ１
に伝達することができる。
【００５８】
【発明の効果】本発明の第１の態様にかかる半導体装置
においては、例えばＩＧＢＴが形成されている半導体基
板上にｐｃｈＭＯＳＦＥＴを形成した場合、ｐｃｈＭＯ
ＳＦＥＴ形成に必要な拡散領域を用いたダイオードを形
成することにより、小さい面積でラッチアップを防止す
る回路を構成することができる。すなわち、ショットキ
ーバリアダイオードを用いることにより、小さい面積で
回路領域のｎｐｎ型寄生トランジスタのベース・エミッ
タ間電圧よりも低い順方向電圧特性を容易に得て、寄生
サイリスタラッチアップ防止用の回路を小さくし、より
安全で廉価な半導体装置を得ることができる。つまり、
寄生サイリスタのラッチアップ防止用回路にショットキ
ーバリアダイオードを用いることにより、従来に比べて
小さい占有面積でより高い保護効果を得ることができ
る。
【００５９】本発明の第２の態様にかかる半導体装置に
おいては、基本的には、本発明の第１の態様にかかる半
導体装置の場合と同様の効果が得られる。さらに、金属
配線層が、アルミニウムまたは微量の他元素を含むアル
ミニウムで形成されているので、該金属配線層の形成が
容易となり、半導体装置の製造コストが低減される。
【００６０】本発明の第３の態様にかかる半導体装置に
おいては、基本的には、本発明の第１または第２の態様
にかかる半導体装置の場合と同様の効果が得られる。さ
らに、第４の拡散層が形成されているので、該半導体装
置の性能が高められる。
【００６１】本発明の第４の態様にかかる半導体装置に
おいては、基本的には、本発明の第１〜第３の態様のい
ずれか１つにかかる半導体装置の場合と同様の効果が得
られる。さらに、第１のツェナーダイオードのカソード
と第１のショットキーバリアダイオードのアノードとが
入力端子に接続され、第１のショットキーバリアダイオ
ードのカソードが第２のショットキーバリアダイオード
のカソードと回路領域または回路素子とに接続され、第
１のツェナーダイオードのアノードと第２のショットキ
ーバリアダイオードのアノートとがＩＧＢＴのエミッタ
に接続されているので、寄生トランジスタの動作をより
有効に抑制することができる。
【００６２】本発明の第５の態様にかかる半導体装置に
おいては、基本的には、本発明の第４の態様にかかる半
導体装置の場合と同様の効果が得られる。さらに、入力
端子と、第１のツェナーダイオードおよび第１のショッ
トキーバリアダイオードとの間に抵抗が介設されている
ので、寄生トランジスタの動作を一層有効に抑制するこ
とができる。
【００６３】本発明の第６の態様にかかる半導体装置に
おいては、基本的には、本発明の第４の態様にかかる半
導体装置の場合と同様の効果が得られる。さらに、第２
のツェナーダイオードのアノードが第１のツェナーダイ
オードのアノードに接続され、第２のツェナーダイオー
ドのカソードが絶縁ゲートバイポーラトランジスタのエ
ミッタに接続されているので、寄生トランジスタの動作
をさらに有効に抑制することができる。
【００６４】本発明の第７の態様にかかる半導体装置に
おいては、基本的には、本発明の第４の態様にかかる半
導体装置の場合と同様の効果が得られる。さらに、入力
端子および保護回路が複数設けられているので、該半導
体装置が高機能化される。
【００６５】本発明の第８の態様にかかる半導体装置に
おいては、基本的には、本発明の第４の態様にかかる半
導体装置の場合と同様の効果が得られる。さらに、第４
の拡散層がＩＧＢＴを形成する際に用いられる拡散層で
形成されているので、該半導体装置の製造工程が簡素化
され、その製造コストが低減される。
【００６６】本発明の第９の態様にかかる半導体装置に
おいては、基本的には、本発明の第３の態様にかかる半
導体装置の場合と同様の効果が得られる。さらに、第２
の拡散層と第１の金属配線層との間に、異なる金属を用
いた金属拡散層が形成されているので、寄生トランジス
タの動作をさらに有効に抑制することができる。
【００６７】本発明の第１０の態様にかかる半導体装置
においては、基本的には、本発明の第９の態様にかかる
半導体装置の場合と同様の効果が得られる。さらに、拡
散または堆積させられる金属が白金であるので、入力端
子に印加された電圧をより少ない損失で回路領域または
回路素子に伝達することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかる、同一基板上
にＩＧＢＴと制御用回路とが形成された半導体装置の縦
断面図である。
【図２】 図１に示す版相対装置の回路構成図である。
【図３】 本発明の実施の形態２にかかる、同一基板上
にＩＧＢＴと制御用回路とが形成された半導体装置の回
路構成図である。
【図４】 本発明の実施の形態３にかかる、同一基板上
にＩＧＢＴと制御用回路とが形成された半導体装置の回
路構成図である。
【図５】 本発明の実施の形態４にかかる、同一基板上
にＩＧＢＴと制御用回路とが形成された半導体装置の回
路構成図である。
【図６】 本発明の実施の形態５にかかる、同一基板上
にＩＧＢＴと制御用回路とが形成された半導体装置の縦
断面図である。
【図７】 本発明の実施の形態６にかかる、同一基板上
にＩＧＢＴと制御用回路とが形成された半導体装置の縦
断面図である。
【図８】 本発明にかかる半導体装置の縦断面図であ
り、該半導体装置に発生する寄生サイリスタの構成を説
明している。
【図９】 同一基板上にＩＧＢＴと制御用回路とが形成
された従来の半導体装置の回路構成図である。
【図１０】 図９に示す従来の半導体装置の縦断面図で
あり、該半導体装置に発生する寄生サイリスタの構成を
説明している。
【符号の説明】 Ａ１ ドレイン、 Ａ２ ドレイン、 Ｂ１ 制御用回
路、 Ｂ２ 半導体装置、 Ｄ１ ツェナーダイオード
（ポリシリコン）、 Ｄ２ ショットキーバリアダイオ
ード、 Ｄ３ ショットキーバリアダイオード、 Ｄ４
ツェナーダイオード、 Ｄ５ ツェナーダイオード、
Ｄ６ ショットキーバリアダイオード、 Ｄ７ ショ
ットキーバリアダイオード、 Ｄ８ ツェナーダイオー
ド、 Ｇ１ バックゲート、 Ｇ２ バックゲート、
Ｍ１ ｎｃｈＭＯＳＦＥＴ、 Ｍ２ ｐｃｈＭＯＳＦＥ
Ｔ、 Ｐ１ 入力端子、 Ｐ２ エミッタ端子、 Ｐ３
コレクタ端子、 Ｐ４ 入力端子、 Ｒ１ 抵抗、 Ｒ
２ 抵抗、 Ｒ３ 抵抗、 Ｓ１ ソース、 Ｓ２ ソ
ース、 Ｔ１ 寄生トランジスタ、 Ｔ２ 寄生トラン
ジスタ、 Ｔ３ 寄生トランジスタ、 Ｔ４ 寄生トラ
ンジスタ、 Ｕ１裏面金属層、 Ｕ２ 半導体基板
（ｐ）、 Ｕ３ ｎ+層、 Ｕ４ ｎ-層、Ｕ５ 酸化
膜、 Ｕ６ 金属配線層、 Ｕ７ ｐ+拡散層、 Ｕ８
ｎ+拡散層、Ｕ９ ｐ+拡散層（ポリシリコン）、 Ｕ
１０ ｐ-拡散層（ポリシリコン）、Ｕ１１ ｎ+拡散層
（ポリシリコン）、 Ｕ１２ ｐ+拡散層、 Ｕ１３
ｐ拡散層、 Ｕ１４ ｐ-拡散層、 Ｕ１５ ｎ-拡散
層、 Ｕ１６ ｐ拡散層、 Ｕ１７ 金属拡散層、 Ｚ
１ ＩＧＢＴ。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 ３１１ Ｈ０１Ｌ 27/08 ３２１Ｈ 21/8238 29/48 Ｍ 27/092 29/872

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 同一の半導体基板に、絶縁ゲートバイポ
    ーラトランジスタと、制御用の回路領域または回路素子
    とが形成されている半導体装置であって、 半導体基板の表面近傍部に、該半導体基板の導電型とは
    異なる導電型の第１の拡散層と、第１の拡散層に包含さ
    れた、第１の拡散層の導電型とは異なる導電型の第２の
    拡散層とが形成され、 第２の拡散層の上に、絶縁膜が除去されてなる第１の領
    域が形成されるとともに、第１の領域内に第１の金属配
    線層が形成され、 第２の拡散層に包含されるかまたは重なる、第２の拡散
    層とは同一導電型の第３の拡散層が形成され、 第３の拡散層の上に、絶縁膜が除去されてなる第２の領
    域が形成されるとともに、第２の領域内に第２の金属配
    線層が形成され、 第１および第２の金属配線層を電極とするショットキー
    バリアダイオードと、半導体基板上の絶縁膜の上に多結
    晶シリコンを堆積させることにより形成されたツェナ−
    ダイオードとを組合せてなる保護用回路が、該半導体装
    置の少なくとも１つの入力端子に接続され、 前記回路領域または回路素子が、前記保護用回路を経由
    して前記入力端子に接続されるとともに、絶縁ゲートバ
    イポーラトランジスタのゲートに接続されていることを
    特徴とする半導体装置。
  2. 【請求項２】 第１および第２の金属配線層が、アルミ
    ニウムまたは微量の他元素を含むアルミニウムで形成さ
    れていることを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】 第２の拡散層と第１の金属配線層との接
    合部を取り囲むように、第２の拡散層の導電型とは異な
    る導電型の第４の拡散層が形成されていることを特徴と
    する請求項１または２に記載の半導体装置。
  4. 【請求項４】 第１および第２のショットキーバリアダ
    イオードと第１のツェナ−ダイオードとを有していて、 第１のツェナ−ダイオードのカソードと第１のショット
    キーバリアダイオードのアノードとが該半導体装置の入
    力端子に接続され、 第１のショットキーバリアダイオードのカソードが、第
    ２のショットキーバリアダイオードのカソードと、前記
    回路領域または回路素子とに接続され、 第１のツェナーダイオードのアノードと第２のショット
    キーバリアダイオードのアノートとが、絶縁ゲートバイ
    ポーラトランジスタのエミッタに接続されていることを
    特徴とする請求項１〜３のいずれか１つに記載の半導体
    装置。
  5. 【請求項５】 該半導体装置の入力端子に抵抗の一端が
    接続され、該抵抗の他端が、第１のツェナーダイオード
    のカソードと第１のショットキーバリアダイオードのア
    ノードとに接続されていることを特徴とする請求項４に
    記載の半導体装置。
  6. 【請求項６】 第２のツェナーダイオードが設けられて
    いて、 第２のツェナーダイオードのアノードが第１のツェナ−
    ダイオードのアノードに接続され、第２のツェナーダイ
    オードのカソードが絶縁ゲートバイポーラトランジスタ
    のエミッタに接続されていることを特徴とする請求項４
    に記載の半導体装置。
  7. 【請求項７】 該半導体装置への入力端子が複数設けら
    れ、第１のツェナーダイオードと第１および第２のショ
    ットキーバリアダイオードとからなる前記回路と同一構
    成の回路が、少なくとも１つ追加されていることを特徴
    とする請求項４に記載の半導体装置。
  8. 【請求項８】 第４の拡散層が、絶縁ゲートバイポーラ
    トランジスタを形成する際に用いられる拡散層で形成さ
    れていることを特徴とする請求項３に記載の半導体装
    置。
  9. 【請求項９】 第２の拡散層と第１の金属配線層との間
    に、第１の金属配線層とは異なる金属が拡散または堆積
    させられてなる金属拡散層が形成されていることを特徴
    とする請求項１〜３のいずれか１つに記載の半導体装
    置。
  10. 【請求項１０】 前記の拡散または堆積させられる金属
    が白金であることを特徴とする請求項９に記載の半導体
    装置。
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