KR101085809B1 - Ｅｓｄ 보호 회로 및 반도체 디바이스 - Google Patents

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Abstract

정전 방전 보호 회로는 제 1 전원에 접속되고 베이스로서 기능하는 제 1 도전형의 제 1 확산층; 제 2 전원에 접속되고 콜렉터로서 기능하는 제 2 도전형의 제 2 확산층; 및 입/출력 패드에 접속되고 에미터로서 기능하는 제 2 도전형의 제 3 확산층을 포함하는 바이폴라 트랜지스터를 갖는다. 제 1 확산층에 대향하는 제 3 확산층의 제 1 영역의 면적은 제 1 확산층에 대향하는 제 2 확산층의 제 2 영역의 면적보다 더 크다.
정전 방전 보호 회로, 바이폴라 트랜지스터, 확산층, 반도체 디바이스

Description

ＥＳＤ 보호 회로 및 반도체 디바이스{ESD PROTECTION CIRCUIT AND SEMICONDUCTOR DEVICE}
본 발명은 내부 회로를 ESD (정전 방전) 로부터 보호하기 위한 ESD 보호 회로에 관한 것이다.
최근에, 여러 분야에서 반도체 디바이스의 신뢰성의 향상이 요구되고 있다. 예를 들면, 차량에 탑재된 카 내비게이션 시스템 및 의료용 액정 모니터 용의 드라이버 회로에서와 같이, 고장으로 인해 인명에 영향을 주는 제품에 이용되는 반도체 디바이스에서 특히 높은 신뢰성이 요구된다. 이들 제품에서 높은 신뢰성을 실현하기 위해서는, 외부로부터의 과전압 (또는 ESD) 에 대한 저항을 증가시킬 필요가 있다. 보다 상세하게는, 높은 ESD 저항을 가진 반도체 디바이스가 요구되고 있다.
LSI (고밀도 집적 회로) 의 ESD 저항을 강화하기 위한 종래의 기술은 LSI 칩 주변에 배열된 보호 회로 (즉, ESD 보호 회로) 를 포함한다. ESD 보호 회로는 외부로부터 입력된 ESD 의 전류 경로를 변경함으로써 LSI 의 내부 소자 (또는 내부 회로) 가 파괴되는 것을 방지한다.
도 1 은 ESD 보호 회로 및 전원 보호 회로가 구비된 LSI (또는 반도체 디바이스) 의 등가 회로의 일 예를 도시한다. 도 1 을 참조하면, LSI 는 외부 신호를 입/출력하기 위한 입/출력 패드 (101), 고전위 전원 (VDD) 에 접속될 VDD 배선 (interconnection; 102), 저전위 전원 (VSS) 에 접속될 VSS 배선 (103), ESD 보호 회로 (110), 전원 보호 회로 (120), 및 내부 회로 (130) 를 포함한다.
ESD 보호 회로 (110) 에는 입/출력 패드 (101) 에 접속되는 PNP 바이폴라 트랜지스터 (121), 및 기생 다이오드 (122) 가 구비된다. PNP 바이폴라 트랜지스터 (121) 는 입/출력 패드 (101) 에 접속된 에미터 (E), VDD 배선 (102) (즉, 고전위 전원 (VDD)) 에 접속된 베이스 (B), VSS 배선 (103) (즉, 저전위 전원 (VSS)) 에 접속된 콜렉터 (C) 를 갖는다. 또한, 기생 다이오드 (122) 는 입/출력 패드 (101) 에 접속된 애노드 (A), 및 VDD 배선 (102) (즉, 고전위 전원 (VDD)) 에 접속된 캐소드 (K) 를 갖는다.
전원 보호 회로 (120) 는 저전위 전원 (VSS) 에 접속된 애노드 (A) 및 고전위 전원 (VDD) 에 접속된 캐소드 (K) 를 가진 다이오드를 갖는다. ESD 전압이 VDD 배선 (102) 과 VSS 배선 (103) 사이에 인가될 때, 전원 보호 회로 (120) 로 ESD 전류가 흘러 들어가 내부 회로 (130) 가 보호된다.
종래 기술에 따른 ESD 보호 회로는 일본공개특허공보 평10-223846호 (관련 기술 1), 일본공개특허공보 제2001-223277호 (관련 기술 2), 및 일본공개특허공보 제2000-269440호 (관련 기술 3) 에 기재되어 있다.
종래 기술에서의 ESD 보호 회로 (110) 는 도 2 및 도 3 을 참조하여 설명될 것이다. 도 2 는 종래 기술에 따른 ESD 보호 회로의 레이아웃의 일 예를 도시한 평면도이고, 도 3 은 도 2 의 선 A-A' 를 따라 반도체 디바이스의 단면 구조를 도시한 단면도이다. VDD 배선 (102), 입/출력 패드 (101) 에 접속될 배선, 및 VSS 배선 (103) 이 도 2 에서 생략된다는 것을 주목해야 한다.
종래 기술에서의 ESD 보호 회로 (110) 는 P 형 기판 (111) 의 표면 영역에 Z 축 방향으로 형성된 N 형 웰 (112) 외에, N 형 웰 (112) 에 형성되는 소자 분리 영역 (113), P+ 확산층 (114A 및 114B), 및 N+ 확산층 (115) 을 포함한다. N+ 확산층 (115) 은 콘택 (116) 을 통해 VDD 배선 (102) 에 접속된다. P+ 확산층 (114A) 은 콘택 (117) 을 통해 입/출력 패드 (101) 에 접속된다. P+ 확산층 (114B) 은 콘택 (118) 을 통해 VSS 배선 (103) 에 접속된다. 소자 분리 영역 (113) 은 필드 산화막으로 예시되며, P+ 확산층 (114A) 과 P+ 확산층 (114B) 과 N+ 확산층 (115) 사이에 개재된 공간에 제공된다. 소자 분리 영역 (113) 은 LOCOS (Local Oxidation of Silicon) 또는 STI (Shallow Trench Isolation) 에 의해 형성된다.
이러한 구조를 채용함으로써, PNP 바이폴라 트랜지스터 (121) 는 P+ 확산층 (114A) 을 에미터 (E) 로서 이용하고, P+ 확산층 (114B) 을 콜렉터 (C) 로서 이용하며 N+ 확산층 (115) 을 베이스 (B) 로서 이용함으로써 형성된다. 또한, P+ 확산층 (114A) 및 N 형 웰 (112) 은 기생 다이오드 (122) 를 구성한다.
여기서, 고전위 전원 (VDD) 보다 고전위를 가진 플러스 정전기 (static electricity) 가 ESD 로 인해 입/출력 패드 (101) 에 인가되는 경우, PNP 바이폴라 트랜지스터 (121) 의 스냅-백 (snap-back) 동작이, 과전류 (즉, ESD 전류) 가 입/출력 패드 (101) 에 접속된 P+ 확산층 (114A) 에서 VSS 배선 (103) 에 접속된 P+ 확산층 (114B) 으로 흐르게 한다. 이 과전류가 PNP 바이폴라 트랜지스터 (121) 를 통해 흘러 내부 회로 (130) 가 보호된다. 반대로, 저전위 전원 (VSS) 보다 저전위를 가진 마이너스 정전기가 입/출력 패드 (101) 에 인가되는 경우, PNP 바이폴라 트랜지스터 (121) 에 대한 기생 다이오드 (122) 의 브레이크다운 동작이, 과전류 (즉, ESD 전류) 가 VDD 배선 (102) 에 접속된 N+ 확산층 (115) 에서 입/출력 패드 (101) 에 접속된 P+ 확산층 (114A) 으로 흐르게 한다. 따라서, 내부 회로 (130) 가 ESD 전류로부터 보호된다.
도 4 는 마이너스 정전기가 입/출력 패드 (101) 에 인가될 때 P+ 확산층 (114A) 으로 흘러 들어가는 ESD 전류의 전류 밀도를 도시한 개념도이다. 마이너스 정전기가 입/출력 패드 (101) 에 인가될 때, ESD 전류는 N+ 확산층 (115) 에 대향하는 영역 (즉, 도 4 에서 폭 W10 으로 도시된 영역) 을 통해 P+ 확산층 (114A) 으로 흘러 들어간다. 도 4 를 참조하면, N+ 확산층 (115) 에 대향하는 P+ 확산층 (114A) 의 폭 (W10) 은 N+ 확산층 (115) 의 폭 (W20) 보다 매우 협폭이다. 따라서, P+ 확산층 (114A) 의 폭 (W10) 의 영역에서의 ESD 전류의 전류 밀도가 더 크며, 그에 따라 P+ 확산층 (114A) 이 파괴될 수도 있다. 즉, 종래 기술에서의 ESD 보호 회로에서는, ESD 저항이 마이너스 정전기에 대하여 매우 낮다.
본 발명의 주제는 ESD 보호 회로 및 그 ESD 보호 회로를 포함하는 반도체 디바이스를 제공하는 것으로, ESD 저항을 향상시키는 것이 가능하다.
본 발명의 일 양태에서, 정전 방전 보호 회로는 제 1 전원에 접속되고 베이스로서 기능하는 제 1 도전형의 제 1 확산층; 제 2 전원에 접속되고 콜렉터로서 기능하는 제 2 도전형의 제 2 확산층; 및 입/출력 패드에 접속되고 에미터로서 기능하는 제 2 도전형의 제 3 확산층을 포함하는 바이폴라 트랜지스터를 갖는다. 제 1 확산층에 대향하는 제 3 확산층의 제 1 영역의 면적은 제 1 확산층에 대향하는 제 2 확산층의 제 2 영역의 면적보다 더 크다.
본 발명의 다른 양태에서, 반도체 디바이스는 입/출력 패드, 제 1 전원 및 제 2 전원에 접속된 내부 회로; 및 제 1 전원에 접속되고 베이스로서 기능하는 제 1 도전형의 제 1 확산층, 제 2 전원에 접속되고 콜렉터로서 기능하는 제 2 도전형의 제 2 확산층, 및 입/출력 패드에 접속되고 에미터로서 기능하는 제 2 도전형의 제 3 확산층을 포함하는 바이폴라 트랜지스터를 갖는 정전 방전 보호 회로를 포함한다. 제 1 확산층에 대향하는 제 3 확산층의 제 1 영역의 면적은 제 1 확산층에 대향하는 제 2 확산층의 제 2 영역의 면적보다 더 크다.
본 발명에 따른 ESD 보호 회로는 ESD 저항을 향상시키는 것을 가능하게 한다.
본 발명의 상기 및 다른 목적, 이점 및 특징은 첨부 도면과 관련하여 얻어진 다음의 특정한 실시형태들의 설명으로부터 보다 명백해질 것이다.
이하에, 본 발명에 따른 정전 방전 (ESD) 보호 회로가 첨부된 도면들을 참조하여 상세하게 설명될 것이다.
[제 1 실시형태]
본 발명의 제 1 실시형태에 따른 ESD 보호 회로 (110) 는 도 1, 도 5 및 도 6 을 참조하여 설명될 것이다. 도 1 은 내부 회로 (130) 를 ESD 전류로부터 보호하기 위하여 ESD 보호 회로 (110) 및 전원 보호 회로 (120) 가 구비된 반도체 디바이스의 구조를 도시한 회로도이다. 내부 회로 (130) 는 고전위 전원 (VDD) 에 접속된 VDD 배선 (102) 과 저전위 전원 (VSS) 에 접속된 VSS 배선 (103) 사이에 배열되며, 신호를 입/출력하기 위한 입/출력 패드 (101) 에 접속된다. ESD 보호 회로 (110) 에는 플러스 정전기에 대응하는 ESD 전류가 입/출력 패드 (101) 와 VSS 배선 (103) 사이에서 흐르게 하기 위한 PNP 바이폴라 트랜지스터 (121), 및 마이너스 정전기에 대응하는 ESD 전류가 입/출력 패드 (101) 와 VDD 배선 (102) 사이에서 흐르게 하기 위한 기생 다이오드 (122) 가 구비된다.
본 발명의 제 1 실시형태에 따른 ESD 보호 회로 (110) 의 구조는 도 5 및 도 6 을 참조하여 설명될 것이다. 도 5 는 본 발명의 제 1 실시형태에 따른 ESD 보호 회로 (110) 의 레이아웃 구조를 도시한 평면도이다. 도 6 은 도 5 의 선 B-B' 를 따라 반도체 디바이스를 도시한 단면도이다. VDD 배선 (102), 입/출력 패드 (101) 에 접속될 배선, 및 VSS 배선 (103) 이 도 5 에서 생략된다는 것을 주 목해야 한다.
본 실시형태에 따른 ESD 보호 회로 (110) 는 P 형 기판 (111) 의 표면 영역에 Z 축의 상방향으로 형성된 N 형 웰 (112) 외에, N 형 웰 (112) 에 형성되는 소자 분리 영역 (113), P+ 확산층 (14A 및 114B) 및 N+ 확산층 (115) 을 포함한다. N+ 확산층 (115) 은 콘택 (116) 을 통해 VDD 배선 (102) 에 접속된다. P+ 확산층 (14A) 은 콘택 (117) 을 통해 입/출력 패드 (101) 에 접속된다. P+ 확산층 (114B) 은 콘택 (118) 을 통해 VSS 배선 (103) 에 접속된다. 콘택들 (117 및 118), 또는 콘택들 (116 및 117) 이 반드시 동일한 직선 상에 배열되는 것은 아니며, 임의의 위치에 배열될 수도 있다는 것을 주목해야 한다.
도 5 를 참조하면, P+ 확산층 (14A 및 114B) 은 도 5 에서 X 축 방향으로 교대로 배열된다. N+ 확산층 (115) 의 적어도 일부는 P+ 확산층 (14A 및 114B) 에 부분적으로 대향하는 위치에 배열된다. 예를 들어, P+ 확산층 (14A 및 114B) 은 도 5 에 도시된 것처럼 Y 축의 상방향과 하방향으로 배치된 2 개의 N+ 확산층 (115) 사이에 배열된다. 바람직하게는, 2 개의 N+ 확산층 (115) 각각은 길이 방향의 역할을 하는 X 축 방향으로 연장하는 직사각형 형상을 갖는다. 도 6 을 참조하면, 필드 산화막으로 예시되는 소자 분리 영역 (113) 이 P+ 확산층 (14A) 과 P+ 확산층 (114B) 과 N+ 확산층 (115) 사이에 개재된 공간들 각각에 배열된다.
이러한 구조를 채용함으로써, PNP 바이폴라 트랜지스터 (121) 는 에미터 (E) 로서 P+ 확산층 (14A) 을 갖고, 콜렉터 (C) 로서 P+ 확산층 (114B) 을 가지며, 베 이스 (B) 로서 N+ 확산층 (115) 을 갖도록 형성된다. 또한, P+ 확산층 (14A) 및 N 형 웰 (112) 은 기생 다이오드를 (122) 를 구성한다.
도 5 를 참조하면, P+ 확산층 (14A) 에서, N+ 확산층 (115) 에 대향하는 영역의 면적은 마이너스 ESD 전류로 인한 소자 파괴를 방지하기에 충분한 사이즈로 설정된다. P+ 확산층 (14A) 에서, N+ 확산층 (115) 에 대향하는 영역의 면적은 X 축 방향의 P+ 확산층 (14A) 의 폭과 Z 축 방향의 확산층의 깊이 D (도 6 참조) 의 곱으로서 계산된다. 여기서, 확산층의 깊이 D 가 고정될 경우, X 축 방향의 P+ 확산층 (14A) 의 폭은 N+ 확산층 (115) 으로부터 흐르는 ESD 전류의 양에 기초하여 결정된 사이즈로 설정되는 것이 바람직하다. 한편, N+ 확산층 (115) 으로부터 흐르는 ESD 전류의 양은 P+ 확산층 (14A) 에 대향하는 N+ 확산층 (115) 의 영역의 사이즈에 따라 결정된다. 따라서, X 축 방향의 P+ 확산층 (14A) 의 폭은 X 축 방향의 N+ 확산층 (115) 의 폭에 기초하여 결정된 사이즈로 설정되는 것이 바람직하다.
도 7 은 제 1 실시형태에 따라 VSS 전원보다 저전위의 마이너스 정전기가 입/출력 패드 (101) 에 인가될 때 P+ 확산층 (14A) 으로 흘러 들어가는 ESD 전류의 전류 밀도를 도시한 개념도이다. 입/출력 패드 (101) 에 인가된 마이너스 정전기는 ESD 전류로서 고전위 전원 (VDD) 에 접속된 N+ 확산층 (115) 에서 입/출력 패드 (101) 에 접속된 P+ 확산층 (14A) 으로 흐른다. P+ 확산층 (14A) 으로 흘러 들어가는 ESD 전류는 N+ 확산층 (115) 에 대향하는 영역 (즉, 도 7 에 도시된 것처럼 폭 W1 의 영역) 을 통해 흐른다. 이 때, 폭 (W1) 의 영역은 ESD 전류로 인 한 소자 파괴를 방지하기에 충분한 사이즈로 설정된다. 즉, 폭 (W1) 은 종래 기술에 따른 폭 (W10) 보다 더 크게 설정되는데, 이로써 P+ 확산층 (14A) 에 대한 ESD 전류가 확산되어 종래 기술과 비교하여 폭 (W1) 의 영역에서 ESD 전류의 작은 전류 밀도가 실현된다. 따라서, 종래 기술과 달리, 입/출력 패드 (101) 에 인가된 마이너스 정전기에 의해 야기되는 과전류 (즉, ESD 전류) 로 인한 소자 파괴를 방지하는 것이 가능하다.
X 축 방향의 N+ 확산층 (115) 의 폭 (W20) 에 대한 P+ 확산층 (14A) 의 폭 (W1) 의 비율은 종래 기술의 것보다 더 크게 설정되는 것이 바람직하다. 대안으로, 폭 (W1) 은 X 축 방향의 N+ 확산층 (115) 에 대향하는 영역에서의 P+ 확산층 (114B) 의 폭 (W3) 보다 더 크게 설정되는 것이 바람직하다. 이러한 구조는 N+ 확산층 (115) 에서 P+ 확산층 (14A) 으로 흐르는 과전류 (즉, ESD 전류) 가 폭 (W1) 의 넓은 영역으로 확산되게 하며, 이로써 P+ 확산층 (14A) 에서의 ESD 저항 또는 보다 정확하게는 ESD 보호 회로 (110) 에서의 ESD 저항이 상당히 향상된다.
[제 2 실시형태]
본 발명의 제 2 실시형태에 따른 ESD 보호 회로 (110) 는 도 8 및 도 9 를 참조하여 설명될 것이다. 도 8 은 본 발명의 제 2 실시형태에 따른 ESD 보호 회로 (110) 의 레이아웃 구조를 도시한 평면도이다. 도 9 는 도 8 의 선 C-C' 를 따라 반도체 디바이스를 도시한 단면도이다. VDD 배선 (102), 입/출력 패드 (101) 에 접속될 배선, 및 VSS 배선 (103) 이 도 8 에서 생략된다는 것을 주목해야 한다.
본 실시형태에 따른 ESD 보호 회로 (110) 는 P 형 기판 (111) 의 표면 영역에 Z 축 방향으로 형성된 N 형 웰 (112) 외에, N 형 웰 상에 형성되는 소자 분리 영역 (113), P+ 확산층 (24A 및 24B) 및 N+ 확산층 (15) 을 포함한다. N+ 확산층 (15) 은 콘택 (116) 을 통해 VDD 배선 (102) 에 접속된다. P+ 확산층 (24A) 은 콘택 (117) 을 통해 입/출력 패드 (101) 에 접속된다. P+ 확산층 (24B) 은 콘택 (118) 을 통해 VSS 배선 (103) 에 접속된다. 콘택들 (117 및 118), 또는 콘택들 (116 및 117) 이 반드시 동일한 직선 상에 배열되는 것은 아니며, 임의의 위치에 배열될 수도 있다는 것을 주목해야 한다.
도 8 을 참조하면, P+ 확산층 (24A) 및 P+ 확산층 (24B) 은 X 축 방향으로 교대로 배열된다. N+ 확산층 (15) 은 Y 축 방향으로 P+ 확산층 (24A) 과 P+ 확산층 (24B) 에 대향하도록 배열된 부분과 X 축 방향으로 P+ 확산층 (24A) 에만 대향하도록 배열된 다른 부분으로 분할된다. 예를 들어, N+ 확산층 (15) 은 도 8 에 도시된 것처럼 P+ 확산층 (24A) 및 P+ 확산층 (24B) 의 주위에 고리모양으로 배열되는 것이 바람직하다. 따라서, P+ 확산층 (24A) 및 P+ 확산층 (24B) 은 X 축 방향으로 교대로 배열되고 이들 수의 비는 본 실시형태에 따라 (n+1) : 1 이어야 한다.
도 9 를 참조하면, 소자 분리 영역 (113) 은 필드 산화막으로 예시되며, 제 1 실시형태와 동일한 방식으로 P+ 확산층 (24A) 과 P+ 확산층 (24B) 과 N+ 확산층 (15) 사이에 개재된 공간에 배열된다.
이러한 구조를 채용함으로써, PNP 바이폴라 트랜지스터 (121) 는 에미터 (E) 로서 P+ 확산층 (24A) 을 갖고, 콜렉터 (C) 로서 P+ 확산층 (24B) 을 가지며, 베이스 (B) 로서 N+ 확산층 (15) 을 갖도록 형성된다. 또한, P+ 확산층 (24A) 및 N 형 웰 (112) 은 기생 다이오드 (122) 를 구성한다.
도 8 을 참조하면, P+ 확산층 (24A) 과 P+ 확산층 (24B) 각각은 Y 축 방향으로 장변 (long side) 을 갖고 X 축 방향으로 단변 (short side) 을 갖는 직사각형을 갖는 것이 바람직하다. 이러한 경우에, X 축 방향으로 N+ 확산층 (15) 에 대향하는 P+ 확산층 (24A) 의 영역의 면적은 장변의 길이와 확산층의 깊이 D (도 9 참조) 의 곱과 같으며, 따라서, Y 축 방향으로 N+ 확산층 (15) 에 대향하는 영역의 면적보다 더 크다.
도 10 은 제 2 실시형태에 따라 VSS 전원보다 저전위의 마이너스 정전기가 입/출력 패드 (101) 에 인가될 때 P+ 확산층 (24A) 으로 흘러 들어가는 ESD 전류의 전류 밀도를 도시한 개념도이다. 입/출력 패드 (101) 에 인가된 마이너스 정전기는 ESD 전류로서 고전위 전원 (VDD) 에 접속된 N+ 확산층 (15) 에서 입/출력 패드 (101) 에 접속된 P+ 확산층 (24A) 으로 흐른다. P+ 확산층 (24A) 으로 흘러 들어가는 ESD 전류는 N+ 확산층 (15) 에 대향하는 영역 (즉, 도 10 에 도시된 것처럼 폭 W10 의 영역 및 폭 W2 의 영역) 을 통해 흐른다. 본 실시형태에서, ESD 전류는 Y 축 방향으로 N+ 확산층 (15) 에 대향하는 영역 (즉, 폭 W10) 뿐만 아니라 X 축 방향으로 N+ 확산층 (15) 에 대향하는 폭 W2 의 영역으로 흘러 들어간다. 따라서, P+ 확산층 (24A) 으로 흘러 들어가는 ESD 전류의 경로가 분산되고 P+ 확산 층 (24A) 에 대한 ESD 전류의 전류 밀도가 종래 기술과 비교하여 감소된다. 따라서, 종래 기술과 달리, 입/출력 패드 (101) 에 인가된 마이너스 정전기에 의해 야기되는 과전류 (즉, ESD 전류) 로 인한 소자 파괴를 방지하는 것이 가능하다.
또한, 본 실시형태는 X 축 방향으로 N+ 확산층 (15) 에 대향하는 영역에서 장변의 역할을 하는 폭 (W2) 을 제공하므로, ESD 전류가 효율적으로 확산되어 전류 밀도가 감소될 수 있다. 따라서, ESD 전류의 전류 밀도는, 도 10 에 도시된 것과 같이 Y 축 방향으로 N+ 확산층 (15) 에 대향하는 P+ 확산층 (24A) 의 영역의 폭을 종래 기술의 폭과 동일한 폭 (W10) 으로 유지하면서 감소될 수 있다. 따라서, 본 실시형태의 ESD 보호 회로 (110) 는 회로 면적의 증가를 억제하면서 ESD 저항을 향상시킬 수 있다.
본 발명이 상술되어 있지만, 본 발명은 상기 상세된 실시형태들에서 특정 구조들로 한정되지 않으며, 본 발명의 범위로부터 벗어남 없이 임의의 변경물 및 변형물을 포함할 수 있다. PNP 바이폴라 트랜지스터 (121) 는 또한 제 1 실시형태 및 제 2 실시형태를 구조들을 결함함으로써 실현된 구조를 가질 수도 있다. 예를 들어, 도 11 에 도시된 것처럼, 제 2 실시형태에 따른 PNP 바이폴라 트랜지스터 (121) 는 또한 P+ 확산층들 (24B) 사이에 개재된 P+ 확산층 (24A) 을 X 축 방향으로 더 큰 폭을 갖는 P+ 확산층 (14A) 으로 대체함으로써 획득된 구조를 가질 수도 있다. 제 2 실시형태에서, N+ 확산층 (15) 에서 P+ 확산층들 (24B) 사이에 개재된 P+ 확산층 (24A) 까지의 ESD 전류의 경로는 Y 축 방향으로 N+ 확산층 (15) 에 대향하는 영역만을 통해 연장하도록 제공된다. 따라서, P+ 확산층들 (24B) 사이에 개재된 P+ 확산층 (24A) 에서의 ESD 저항은 종래 기술의 것과 동등하다. 반대로, P+ 확산층들 (24B) 사이에 개재된 P+ 확산층을 폭 (W1) 을 갖는 P+ 확산층 (14A) 으로 대체함으로써, ESD 전류의 전류 밀도가 감소되어 P+ 확산층들 (24B) 사이에 개재된 P+ 확산층에서의 ESD 저항이 향상될 수 있다.
PNP 바이폴라 트랜지스터 (121) 가 구비된 ESD 보호 회로 (110) 가 전술된 실시형태들에서 설명되고 있지만, 본 발명은 또한 입/출력 패드 (101) 에 접속된 에미터 (E), VSS 배선 (103) 에 접속된 베이스 (B), 및 VDD 배선 (102) 에 접속된 콜렉터 (C) 를 갖는 NPN 바이폴라 트랜지스터가 구비된 ESD 보호 회로에 적용될 수 있다. 이러한 경우에, 입/출력 패드에 접속된 N+ 확산층이 큰 폭을 갖도록 설정되어 입/출력 패드 (101) 에 인가된 포지티브 전위 전원 (VDD) 보다 고전위를 가진 플러스 정전기에 의해 야기되는 ESD 전류로 인한 소자 파괴가 방지된다.
본 발명에서, N+ 확산층에 대향하는 영역의 폭은 ESD 전류가 흘러 드는 영역의 면적을 증가시키기 위해 더욱 증가되지만, ESD 저항은 ESD 전류의 전류 밀도를 감소시키기 위해 확산층의 깊이 (D) 를 깊게 함으로써 향상될 수도 있다.
본 발명은 본 발명의 몇몇 실시형태들과 관련하여 상술되고 있지만, 당업자에게는, 이들 실시형태들이 본 발명을 예시하기 위해서만 제공되고 첨부된 클레임들을 제한하는 의미로 해석하는 것에 의지되어서는 안된다는 것이 자명할 것이다.
도 1 은 ESD 보호 회로를 갖는 반도체 디바이스의 일 예를 도시한 블록도.
도 2 는 종래 기술에 따른 ESD 보호 회로의 레이아웃의 일 예를 도시한 평면도.
도 3 은 종래 기술에서의 ESD 보호 회로의 구조를 도시한 단면도.
도 4 는 종래 기술에 따라 마이너스 정전기가 ESD 보호 회로 내의 입/출력 패드에 인가될 때 P+ 확산층으로 흘러 들어가는 ESD 전류의 전류 밀도를 도시한 개념도.
도 5 는 본 발명의 제 1 실시형태에 따른 ESD 보호 회로의 레이아웃 구조를 도시한 평면도.
도 6 은 본 발명의 제 1 실시형태에 따른 ESD 보호 회로의 구조를 도시한 단면도.
도 7 은 제 1 실시형태에 따라 마이너스 정전기가 입/출력 패드에 인가될 때 P+ 확산층으로 흘러 들어가는 ESD 전류의 전류 밀도를 도시한 개념도.
도 8 은 본 발명의 제 2 실시형태에 따른 ESD 보호 회로의 레이아웃 구조를 도시한 평면도.
도 9 는 본 발명의 제 2 실시형태에 따른 ESD 보호 회로의 구조를 도시한 단면도.
도 10 은 제 2 실시형태에 따라 마이너스 정전기가 입/출력 패드에 인가될 때 P+ 확산층으로 흘러 들어가는 ESD 전류의 전류 밀도를 도시한 개념도.
도 11 은 본 발명에 따른 ESD 보호 회로의 레이아웃 구조의 변형예를 도시한 평면도.
※도면의 주요 부분에 대한 부호의 설명※
101 : 입/출력 패드 102 : VDD 배선
103 : VSS 배선 110 : ESD 보호 회로
112 : N 형 웰 14A, 114B : P+ 확산층
115 : N+ 확산층 116, 117, 118 : 콘택
120 : 전원 보호 회로 121 : PNP 바이폴라 트랜지스터
122 : 기생 다이오드 130 : 내부 회로

Claims (12)

  1. 제 1 전원에 접속되고 베이스로서 기능하는 제 1 도전형의 제 1 확산층;
    제 2 전원에 접속되고 콜렉터로서 기능하는 제 2 도전형의 제 2 확산층; 및
    입/출력 패드에 접속되고 에미터로서 기능하는 상기 제 2 도전형의 제 3 확산층을 포함하는 바이폴라 트랜지스터를 포함하며,
    상기 제 1 확산층에 대향하는 상기 제 3 확산층의 제 1 영역의 면적은 상기 제 1 확산층에 대향하는 상기 제 2 확산층의 제 2 영역의 면적보다 더 큰, 정전 방전 보호 회로.
  2. 제 1 항에 있어서,
    상기 제 1 확산층에서 상기 제 3 확산층으로 흐르는 전류가 상기 제 1 영역을 통해 흐르는, 정전 방전 보호 회로.
  3. 제 1 항에 있어서,
    상기 제 2 확산층 및 상기 제 3 확산층은 교대로 배열되며,
    상기 제 1 확산층의 적어도 일부가 상기 제 1 영역 및 상기 제 2 영역에 대향하는, 정전 방전 보호 회로.
  4. 제 3 항에 있어서,
    상기 제 2 확산층 및 상기 제 3 확산층 각각이 단변 (short side) 과 장변 (long side) 을 가진 직사각형이고,
    상기 제 2 확산층 및 상기 제 3 확산층은 상기 제 2 확산층의 장변 및 상기 제 3 확산층의 장변이 서로 대향하도록 배열되며,
    상기 제 1 확산층의 상기 적어도 일부는 상기 제 3 확산층의 단변 및 상기 제 2 확산층의 단변에 대향하도록 배열되는, 정전 방전 보호 회로.
  5. 제 3 항에 있어서,
    상기 제 2 확산층 및 상기 제 3 확산층 각각이 단변과 장변을 가진 직사각형이고,
    상기 제 2 확산층 및 상기 제 3 확산층은 상기 제 2 확산층의 장변 및 상기 제 3 확산층의 장변이 서로 대향하도록 배열되며,
    상기 제 1 확산층의 적어도 일부는 상기 제 3 확산층의 장변에 대향하는, 정전 방전 보호 회로.
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 확산층은 상기 제 2 확산층 및 상기 제 3 확산층의 주위 영역에 배열되는, 정전 방전 보호 회로.
  7. 입/출력 패드, 제 1 전원 및 제 2 전원에 접속된 내부 회로; 및
    상기 제 1 전원에 접속되고 베이스로서 기능하는 제 1 도전형의 제 1 확산층, 상기 제 2 전원에 접속되고 콜렉터로서 기능하는 제 2 도전형의 제 2 확산층, 및 상기 입/출력 패드에 접속되고 에미터로서 기능하는 상기 제 2 도전형의 제 3 확산층을 포함하는 바이폴라 트랜지스터를 갖는 정전 방전 보호 회로를 포함하며,
    상기 제 1 확산층에 대향하는 상기 제 3 확산층의 제 1 영역의 면적이 상기 제 1 확산층에 대향하는 상기 제 2 확산층의 제 2 영역의 면적보다 더 큰, 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 제 1 확산층에서 상기 제 3 확산층으로 흐르는 전류가 상기 제 1 영역을 통해 흐르는, 반도체 디바이스.
  9. 제 7 항에 있어서,
    상기 제 2 확산층 및 상기 제 3 확산층은 교대로 배열되며,
    상기 제 1 확산층의 적어도 일부가 상기 제 1 영역 및 상기 제 2 영역에 대향하는, 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 제 2 확산층 및 상기 제 3 확산층 각각이 단변과 장변을 가진 직사각형이고,
    상기 제 2 확산층 및 상기 제 3 확산층은 상기 제 2 확산층의 장변 및 상기 제 3 확산층의 장변이 서로 대향하도록 배열되며,
    상기 제 1 확산층의 상기 적어도 일부는 상기 제 3 확산층의 단변 및 상기 제 2 확산층의 단변에 대향하도록 배열되는, 반도체 디바이스.
  11. 제 9 항에 있어서,
    상기 제 2 확산층 및 상기 제 3 확산층 각각이 단변과 장변을 가진 직사각형이고,
    상기 제 2 확산층 및 상기 제 3 확산층은 상기 제 2 확산층의 장변 및 상기 제 3 확산층의 장변이 서로 대향하도록 배열되며,
    상기 제 1 확산층의 적어도 일부는 상기 제 3 확산층의 장변에 대향하는, 반도체 디바이스.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제 1 확산층은 상기 제 2 확산층 및 상기 제 3 확산층의 주위 영역에 배열되는, 반도체 디바이스.
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