DE102010016556A1

DE102010016556A1 - Widerstands-Feineinstellung für Polysilizium

Info

Publication number: DE102010016556A1
Application number: DE201010016556
Authority: DE
Inventors: Ali San Jose Motamed
Original assignee: Intersil Americas LLC; Intersil Inc
Current assignee: Intersil Corp; Intersil Americas LLC
Priority date: 2009-04-24
Filing date: 2010-04-21
Publication date: 2010-11-25
Also published as: CN101924560A; CN101924560B; TW201044795A; TWI528730B

Abstract

Ein Widerstandsketten-Digital-Analog-Wandler, ausgebildet aus Polysilizium-Widerstandssegmenten, an die jeweils ein elektrisches Feld angelegt ist. Der Ansatz verbessert die Gesamtgenauigkeit.

Description

HINTERGRUND DER ERFINDUNG
Viele Schaltungen erfordern gut abgestimmte Widerstände. Aufgrund von Prozessbeschränkungen ist die erreichbare Abstimmung jedoch häufig begrenzt. Beispiele für Schaltungen, die sehr gute Abstimmung erfordern, sind unter anderem, aber nicht begrenzt auf, Analog-Digital-Wandler (DAC) und Digital-Analog-Wandler (ADC). Ein DAC ist eine Schaltung, die eine Anzahl digitaler Bits als Eingang aufnimmt und einen entsprechenden analogen Ausgang erzeugt. Ein Ansatz zur Gestaltung eines DAC besteht in einem Widerstandsketten- oder R-DAC. In dieser Schaltungstopologie ist eine Anzahl von Widerständen oder anderen resistiven Schaltungselementen in Serie zwischen einer hohen und einer niedrigen Referenzspannung angeordnet. Ein Array von Schaltern wird von den digitalen Eingangsbits gesteuert. Die Schalter bestimmen die Verbindung zwischen den Widerständen und bestimmen daher die Ausgangsspannung. Die Zahl der Widerstände hängt von der gewünschten Auflösung ab – im einfachsten konzeptionellen Ansatz werden zum Beispiel für einen 16-Bit-Wandler typischerweise 2¹⁶-1 oder 65.535 Widerstände benötigt, um alle möglichen Ausgangsniveaus bereitzustellen.
Andere DAC-Gestaltungsansätze erreichen mit weniger Widerständen dasselbe Ziel. Ein sogenannter segmentierter R-DAC verringert beispielsweise die Gesamtzahl erforderlicher Widerstände durch Verwendung von zwei oder mehr wenigstens teilweise parallel angeordneten Widerstandskettensegmenten. Das erste Segment, gesteuert durch die höchstwertigen Eingangsbits, stellt eine grobe Näherung des Ausgangs bereit. Das zweite und die folgenden Segmente werden durch niederwertige Bits gesteuert und stellen eine feinere Auswahl des Ausgangs bereit.
Widerstandsketten-DACs sind eine geeignete Architektur, wenn Monotonizität von großer Wichtigkeit ist. Für hochauflösende DACs ist diese Architektur jedoch nicht praktikabel, da die Anzahl resistiver Elemente mit der gewünschten Auflösung exponentiell steigt. Segmentierte R-DAC-Architekturen bieten daher für höher auflösende DACs häufig einen guten Kompromiss zwischen Monotonizität und Komplexität.
Ein weiterer Ansatz zur Bereitstellung erhöhter Auflösung mit einer geringeren Anzahl Widerstände ist die R2R-Architektur. Die R2R-Architektur besteht in erster Linie aus einem sich wiederholenden Array von Widerständen, die in einer leiterartigen Konfiguration angeordnet sind. In einer R2R-Leiter-Implementierung weisen die Widerstände in der Leiter einen Referenzwiderstandswert, R, und einen Widerstandswert mit dessen doppeltem Betrag, 2R, auf. Die Widerstände R und 2R bewirken eine Gewichtung der Eingangsbits nach ihrem Beitrag zur Ausgangsspannung. Mit dieser Architektur lassen sich auch hohe Genauigkeit und kurze Reaktionszeit erzielen. Da R2R-Leitern jedoch typischerweise auch einen externen Puffer erfordern, um Verbindungen mit niedriger Impedanz bereitzustellen, sind sie in bestimmten Anwendungen nicht ideal.
ZUSAMMENFASSUNG DER ERFINDUNG
In ausgewählten Ausführungsformen wird ein Mechanismus zum Bereitstellen von Feineinstellung resistiver Schaltungselemente wie beispielsweise, aber nicht begrenzt auf, Widerstände, in einer Präzisionsschaltung wie etwa einem Digital-Analog-Wandler (DAC) bereitgestellt. Der Widerstandswert jedes resistiven Schaltungselementes wird durch Anlegen eines oder mehrerer elektrischer Felder beeinflusst, um einen Spannungskoeffizienten einzustellen. Das elektrische Feld kann an ein resistives Element an einem, entlang eines oder innerhalb eines oberen Teils, unteren Teils, sowohl an einen oberen als auch einen unteren Teil oder auf andere Weise angelegt sein.
In einer exemplarischen Ausführungsform ist jedes resistive Element in einer Widerstandskette sandwichartig zwischen einer darunter platzierten Diffusionswanne und einer darauf platzierten Metallplatte angeordnet. Steuerspannungen sind an die oberen Metallplatten angelegt, und ein anderer Satz Steuerspannungen ist an die unteren Diffusionswannen angelegt. Die Steuerspannungen werden zum unabhängigen Einstellen eines Spannungskoeffizienten jedes der resistiven Elemente verwendet, wodurch deren individuelle Widerstände präzise gesteuert werden.
Auf einen optimalen Wert können die Steuerspannungen während einer Testkalibrierungsprozedur eingestellt werden, die eine oder mehrere Reaktionen der Schaltung misst, um Ist-Widerstandswerte der Widerstände zu bestimmen, und sie mit einem idealen Widerstand vergleicht. In einer Implementierung sind digitale Repräsentierungen der Steuerspannungen in irgendeiner Form von nichtflüchtigem Speicher auf demselben Chip wie der R-DAC gespeichert. Ein Zusatz-DAC in Verbindung mit einer Schaltmatrix wandelt die gespeicherten digitalen Werte in analoge Spannungen um und legt die Spannungen an die Diffusionswannen und die Metallplatten jedes resistiven Elementes an.
In einer weiteren Implementierung können die Steuerspannungen dynamisch, während des Betriebs der Schaltung, bestimmt werden. Dieser Ansatz kann zur Bereitstellung von Feinsteuerung der Widerstände in Reaktion auf Veränderungen der Umgebungsbetriebsbedingungen wie etwa der Temperatur verwendet werden.
Der Zusatz-DAC kann ein niedrig auflösender DAC sein und geringe Genauigkeitsanforderungen haben. Der Grund hierfür ist, dass jede Ungenauigkeit des Zusatz-DAC während der Kalibrierungsprozedur berücksichtigt werden kann.
In bevorzugten Ausführungsformen, etwa bei einem Mehrsegment-R-DAC, braucht das Spannungskoeffizienten-Kalibrierungsschema nur für das erste Segment implementiert zu sein. Es ist dieses erste Segment des DAC, das die präzisesten Widerstände erfordert und am meisten für Ungenauigkeit anfällig ist.
Es ist auch möglich, eine Feineinstellung der resistiven Komponenten auf andere Weise vorzusehen, solange die für den Widerstand verwendete Schaltungsschicht einen verwendbaren und einstellbaren Spannungskoeffizienten hat.
In einer Ausführungsform kann ein Polysiliziumwiderstand als das resistive Element dienen.
Jedoch kann auch ein MOS-Transistor zur Bereitstellung des resistiven Elementes verwendet werden. In dieser Ausführungsform ist ein Feldoxid- und/oder Flachgrabenisolations-(STI-)-Bereich zur Bereitstellung einer Verarmungsregion unter einer MOS-Gate-Struktur verwendbar. Gemäß einem Ansatz ist eine Feldoxidschicht über einer Struktur des NMOS-Typs platziert, die in einer N-Wanne ausgebildet ist. In dieser Implementierung wird die NMOS-Struktur zu einer Verarmungsmodus-Vorrichtung, die einen Ladungskanal unter einem Gate-Oxid-Bereich bereitstellt, so dass sie effektiv als leitende Platte wirkt, die einen Source- und einen Drain-Anschluss verbindet. Wenn der Source- und der Drain-Anschluss miteinander kurzgeschlossen sind, tritt eine mit Bezug auf den Gate-Anschluss angelegte Spannung auf dem Kanal über das Gate-(das als resistives Element dient)-Oxid auf und ermöglicht eine Modulation des Widerstandes. Alternativ können Polysilizium-Gates eines NMOS-Transistors in P-Wanne oder eines PMOS in N-Wanne als Widerstandselement verwendet werden, wobei die Körperverbindung als Steueranschluss zum Modulieren des Gate-Widerstandes dient. Das Transistor-Gate kann entweder silizidiert oder unsilizidiert sein, und beides liegt innerhalb des Umfangs dieser Erfindung.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Das Vorangehende und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden, spezifischeren Beschreibung bevorzugter Ausführungsformen der Erfindung deutlich, wie sie in den beigefügten Zeichnungen dargestellt sind, wobei gleiche Bezugszeichen in den verschiedenen Ansichten durchgängig auf die gleichen Teile verweisen. Die Zeichnungen sind nicht unbedingt maßstabsgetreu; vielmehr steht die Darstellung der Prinzipien der Erfindung im Vordergrund.
1 ist ein einfacher R-Ketten-DAC.
2 ist ein Beispiel für einen segmentierten R-DAC, der Puffer zwischen den Segmenten verwendet.
3 ist ein Beispiel für einen ungepufferten segmentierten R-DAC.
4 ist ein Beispiel für einen Subsegmentabschnitt, der mit in Serie geschalteten Polysiliziumwiderständen aufgebaut ist. Jedes resistive Element hat eine unter ihm angeordnete Diffusionswanne und eine auf ihm angeordnete Metallplatte, um Steuerung des Widerstandes bereitzustellen.
5 ist ein Blockdiagramm eines segmentierten R-DAC, das einen Zusatz-DAC zeigt, der einen Referenzspannungsgenerator und Kreuzungspunktschalter zum Anlegen der aus einem nichtflüchtigen Speicher gelesenen Referenzspannungen aufweist.
6 ist eine detailliertere Ansicht des Kreuzungspunktschalters 6.
7A, 7B und 7C stellen Strukturen unterschiedlicher Art dar, die zur Bereitstellung der resistiven Elemente verwendet werden können.
8A, 8B und 8C stellen zwei verschiedene resistive MOS-Transistorstrukturen detaillierter dar.
DETAILLIERTE BESCHREIBUNG EINER BEVORZUGTEN AUSFÜHRUNGSFORM
1 zeigt eine einfache R-Ketten-DAC-Architektur. In der dargestellten Implementierung ist eine Anzahl, N + 1, von resistiven Schaltungselementen R₀, ..., R_N in Serie angeordnet. Ein Satz Strukturen stellt N Ausgangsspannungs-Stopps an den Knoten V₀, ..., V_N-1 bereit. Die maximal erzielbare Auflösung wird durch die Anzahl resistiver Elemente in der Kette bestimmt. Die relative Genauigkeit ist jedoch durch die maximal erreichbare Genauigkeit in jedem der Widerstände begrenzt. Die hier beschriebene Vorrichtung und die hier beschriebenen Verfahren werden dazu verwendet, Präzisionseinstellungen der Widerstandswerte jedes Elementes zu ermöglichen. Diese Einstellungen können während der Fertigung, in der Testphase oder während des Betriebs des R-DAC im Feldeinsatz bestimmt werden.
Insbesondere ist es in der Praxis nicht möglich, sicherzustellen, dass die Widerstandswerte jedes resistiven Elementes R₀, ..., R_N exakt gleich sind. Eine zufällige Fehlanpassung der resistiven Komponenten, wie sie durch Unzulänglichkeiten des Halbleiterprozesses entsteht, ist unvermeidlich. Widerstände vom Polysilizium- und Diffusionstyp weisen jedoch einen Spannungskoeffizienten von ungleich null auf. Das bedeutet: Ihr Widerstand kann durch Anlegen eines elektrischen Feldes beeinflusst und moduliert werden. Wie hier erläutert wird, ist dieses Phänomen zur Verbesserung der Gesamtgenauigkeit eines DAC verwendbar.
Ein gepufferter Drei-Segment-R-DAC 100 ist in 2 gezeigt. Diese Architektur lässt sich leicht für mehr als drei Segmente verallgemeinern. Die Rechtecke repräsentieren Widerstands-”Subsegmente” 140-1-n, 140-2-n-1, 140-2-m, 140-3-0 usw., die tatsächlich jeweils aus mehreren physikalischen Widerständen bestehen können. Das erste Segment 110 ist durch die Widerstände in der linken Spalte repräsentiert. Das zweite Segment 120 sind die Widerstände in der rechten Spalte. Es wird darauf hingewiesen, dass die Widerstände R1, R2, R3 usw. in jedem Segment verschieden sein können. Der Ausgang des in 2 gezeigten DAC umspannt den Bereich von VSS bis VREF. Die Segmente sind durch zwei Spannungspuffer 150-1, 150-2, 160-1, 160-2 isoliert. Diese Spannungspuffer erhöhen den Leistungsverbrauch und können zur Störquelle werden.
Entsprechend ist die in 3 gezeigte ungepufferte Architektur des DAC 200 in bestimmten Anwendungen bevorzugt. Diese Figur zeigt einen DAC mit drei Segmenten 210, 220, 230. Ähnlich wie bei der gepufferten Version aus 2 lässt sie sich für jede Anzahl Segmente verallgemeinern. Hier lösen die ersten 210, zweiten 220 und dritten 230 Segmente m1, m2 bzw. m3 Bits auf. Der DAC hat daher eine Gesamtauflösung von N = m1 + m2 + m3 Bits. Weitere Details der Subsegmente sind oben rechts in dieser Zeichnung dargestellt. Beispielsweise besteht jedes der 2^m1 Subsegmente 240-1 des ersten Segmentes aus N1 Einheitswiderständen R (um den Subsegment-Gesamtwiderstande R_I bereitzustellen), und jedes der 2^m2 Subsegmente 2 des zweiten Segmentes besteht aus N2 Einheitswiderständen R (um den Subsegment-Gesamtwiderstandes R_II bereitzustellen).
Zum Ausgleich des durch das Belasten des zweiten Segmentes 220 verursachten Spannungsabfalls sind die Verbindungsabgriffe mit einem oder mehreren Einheitswiderständen R unmittelbar über der Oberseite sowie einem oder mehreren Einheitswiderständen R unmittelbar unter der Unterseite des gewählten Subsegmentes verbunden. Die Schalter SW_II1Up und SW_II1Dn verbinden das erste Segment mit dem zweiten Segment. Eine ähnliche Anordnung ist für die Verbindung des zweiten Segmentes mit dem dritten Segment über das schalterlose SW_IIIU_p und SW_IID_n implementiert.
Es wird darauf hingewiesen, dass das dritte Segment 230 des DAC als serielle Verbindung von zwei R_III/2 Einheitswiderständen und 2^m3 – 1 Subsegmenten implementiert ist, die (für einen Gesamt-Subsegment-230-Widerstand 2^m3R₃) jeweils aus N3 Einheitswiderständen R_III bestehen.
Es wird darauf hingewiesen, dass der Deutlichkeit halber nicht alle Schalter zwischen den Segmenten gezeigt sind. Beispielsweise beträgt die Gesamtzahl der Abgriffe (Schalter) aus dem ersten Segment 2^(m1+1) + 2. Andere Anordnungen für das dritte Segment sind ebenso zulässig. Beispielsweise kann eine Verbindung von 2^m3 – 1 Elementen, bestehend jeweils aus N3 Einheitswiderständen in Serie mit N3 Einheitswiderständen darauf, den Bereich von VSS bis VREF-LSB umspannen. In ähnlicher Weise umspannt eine Verbindung aus 2^m3 – 1 Elementen, bestehend aus jeweils N3 Einheitswiderständen in Serie mit N3 Einheitswiderständen unten, den Bereich von VSS + VLSB bis VREF. Die Anzahl der Subsegmente m1, m2, m3 und die Anzahl der Einheitswiderstände pro Subsegment N1, N2, N3 kann zur Minimierung einer gewünschten Fehlerfunktion eingestellt sein.
Weitere Details eines ungepufferten, segmentierten R-DAC dieses Typs sind in der gleichzeitig anhängigen US-Patentanmeldung Ser. Nr. 12/713,841, eingereicht am 26. Februar 2010 von Motamed, A., mit dem Titel ”Unbuffered Segmented R-DAC with Switch Current Reduction” aufgeführt, die hiermit durch Verweis vollständig aufgenommen wird.
4 zeigt weitere Details des Aufbaus eines resistiven Widerstandsketten- 10 oder Subsegmentes, das in einem Ketten-R-DAC aus 1, einem segmentierten R-DAC aus 2, einem ungepufferten segmentierten R-DAC aus 3, einem R2R-Array oder anderen resistiven Arrays verwendet werden kann. In dieser Ausführungsform wird jedes resistive Element in der Kette 10 durch einen Polysiliziumwiderstand 20 bereitgestellt. Jeder Widerstand 20 ist sandwichartig zwischen einer darunter befindlichen Diffusionswanne und/oder einer darauf befindlichen Metallplatte 24 angeordnet. In einer typischen Implementierung können sowohl eine untere Diffusionswanne 22 als auch eine obere Metallplatte 24 zum Steuern des Widerstandes jedes Polysiliziumwiderstandes 20 verwendet werden. Weitere Metallplatten 21 stellen nach Bedarf einen Verbindungsweg für Schalter (nicht dargestellt) zwischen den einzelnen Widerständen 20 bereit.
Die Spannungen V1_T bis VN_T sind an die N oberen Metallplatten 24 angelegt, und die Spannungen V1_W bis VN_W sind an die N unteren Diffusionswannen 22 angelegt. Jede dieser Spannungen wird vor oder während des Schaltungsbetriebs auf einen optimalen Wert eingestellt. Zum Beispiel können diese Spannungen während einer Fertigungstestprozedur bestimmt und dann in einem permanenten, nichtflüchtigen Speicher irgendeiner Art gespeichert sein. In anderen Ausführungsformen können diese Spannungen auch als Teil eines Einschalt- oder Hintergrundkalibrierungsprozesses bestimmt sein und in flüchtigem Speicher gespeichert sein. Bevorzugt sind diese Spannungen auf demselben Chip gespeichert, auf dem sich auch die Widerstandskette 10 befindet. Abhängig von den Widerstands-20-Spannungskoeffizienten können diese gespeicherten Spannungen zufällige Fehlanpassungen zwischen den Widerständen 20 entweder vollständig oder teilweise ausgleichen und beseitigen.
Die Spannungen V1_T bis VN_T und V1_W bis VN_W können entweder in Form von Ladung in einer Schwebegate-MOS-Technologie-(FGMOS-)-Schaltung oder in Form digitaler Zahlen in einem nichtflüchtigen Speicher wie z. B. EEPROM oder Sicherungen oder nichtflüchtigem oder flüchtigem Speicher anderer Art gespeichert sein. Wie unten detaillierter erläutert, kann in der späteren Implementierung ein Zusatz-DAC zum Umwandeln dieser gespeicherten digitalen Zahlen in eine analoge Spannung verwendet werden.
In 4 ist zwar eine Anordnung gezeigt, bei der sich eine N-Wanne unter einer Polysilizium-Resistivregion 20 und einer oberen Metallplatte 24 befindet, jedoch lässt sich ein ähnliches Ergebnis auch mit anderen resistiven Strukturen erzielen. Beispielsweise kann in einem Prozess, in dem zwei Polysiliziumschichten zur Verfügung stehen, eine N-Wanne oder P-Wanne sowohl eine erste als auch eine zweite Polyschicht aufweisen, die darauf ausgebildet sind. Die erste Polyschicht (d. h. die sandwichartig zwischen den beiden anderen angeordnete Schicht) wird als die Widerstandsschicht verwendet, und die Einstellspannungen sind an die Wanne und die zweite Polyschicht angelegt.
In einer weiteren Anordnung, wiederum unter Verwendung eines Prozesses mit zwei Polysiliziumschichten, besteht eine Struktur aus einer ersten Polyschicht, einer zweiten Polyschicht und einer ersten Metallschicht. Die zweite Polyschicht dient als das Widerstandselement, und die Einstellspannungen sind an die erste Polyschicht und die Metallschicht angelegt.
Generell kann also jede Sandwich- oder offenflächige Struktur funktionieren, solange die Schicht in der Mitte für den Widerstand verwendet wird und die Schicht über einen Bereich geeigneter angelegter Spannungen einen verwendbaren Spannungskoeffizienten aufweist.
5 ist ein Beispiel für die Verwendung eines Zusatz-DAC zur Bereitstellung der gespeicherten analogen Steuerspannungen. Hier besteht der fertige Digital-Analog-Wandler 300 aus einem segmentierten R-DAC 200 (etwa dem in 3 gezeigten) und einer dazugehörigen Ausgangspufferschaltung 250. Schnittstellenlogik nimmt die digitalen Eingangsbits an und stellt N dieser Bits zur Umwandlung durch den segmentierten R-DAC 200 bereit. Weitere Eingangsbits werden für den Testmodus zum Zugriff auf den Speicher 200 für die Programmierung der gespeicherten Bits bereitgestellt. Der Speicher 200 stellt Eingänge in den Zusatz-DAC 210 bereit. Der Zusatz-DAC weist sowohl einen S mal 2^m1 Kreuzschalter 212 als auch einen Spannungsgenerator 214 auf. Der Zusatz-DAC 210 stellt Eingänge in die 2^m1 resistiven Elemente des ersten Segmentes 210 bereit.
Wie insbesondere in 6 gezeigt, nimmt der Kreuzschalter 212 S Eingangsspannungen von dem Referenzspannungsgenerator 214 an und stellt 2^m1 Ausgangsspannungen an einer Dekodierer- und Schaltersteuerschaltung 280 bereit. In einer bevorzugten Ausführungsform betreiben die S Eingangsspannungen ein Array 282 von Schaltern 283. Die Einstellungen der unterschiedlichen Schalter 283 werden durch die 2^m1log₂S Eingangsbits gesteuert, die aus dem Speicher 222 bereitgestellt werden.
Die in 5 und 6 gezeigten Schaltungen können somit eine einzelne Spannung für jedes der 2^m1 resistiven Elemente in der ersten Kette 210 bereitstellen. Diese Schaltung wird dupliziert, wenn die Konstruktion Steuerspannungen beispielsweise sowohl an die obere Platte 24 als auch an die Diffusionswanne 22 anlegt.
Im Betrieb ist der DAC 200 als segmentierter R-DAC gezeigt; allerdings ist das keine Voraussetzung. Das erste Segment besteht aus 2^m1 Widerständen und empfängt m1 Eingangsbits. Das zweite Segment besteht aus 2^m2 Widerständen und löst m2 Bits auf, und so weiter. In einer bevorzugten Ausführungsform für einen segmentierten R-DAC werden gespeicherte Einstellspannungen angelegt, um eine Feinabstimmung nur der Widerstände des ersten Segmentes 210 vorzunehmen. Der Referenzsspannungsgenerator 214 erzeugt S distinkte Spannungsniveaus. Die Kreuzschaltmatrix 212 wählt für jeden der Widerstände des ersten Segmentes 210 ein geeignetes der S Spannungsniveaus aus und führt es ihm zu. Es versteht sich, dass alternative Implementierungen für die Schaltmatrix 212 möglich sind.
In einer Implementierung werden die passenden Steuerspannungen während eines Kalibrierungsmodus bestimmt. Dieser Kalibrierungsmodus kann entweder während einer Fertigungstestprozedur für den Chip aktiviert sein oder kann auch nach Bedarf im Feldeinsatz durchgeführt werden. In beiden Fällen werden die Ergebnisse des Tests in dem Speicher 222 auf dem Chip gespeichert. Ein Ansatz der Kalibrierung bei einem Abschlusstest erfordert, dass der Speicher 220 nichtflüchtig ist.
Dagegen kann ein flüchtiger Speicher verwendet werden, wenn der Kalibrierungsvorgang im Feldeinsatz nach Bedarf durchgeführt wird. Wenn der Testprozess nach Bedarf durchgeführt wird, etwa in einem Hintergrundmodus im Feldeinsatz, können Feineinstellungen in den Widerständen auf Umgebungsbedingungen reaktiv gestaltet sein. Beispielsweise kann der Kalibrierungsprozess (z. B. über eine Thermistor-Referenz oder auf andere Weise) auf Temperaturveränderungen reaktiv gestaltet sein, wenn die Umgebungs-Betriebstemperatur sich verändert.
Beispiele für weitere resistive Schaltungselementstrukturen, die ein zu den Polysiliziumstrukturen aus 4 äquivalentes Endergebnis liefern, sind in 7A, 7B und 7C gezeigt. In der Ausführungsform aus 7A ist eine P-Wanne in einer Epitaxiebasisschicht ausgebildet. Sodann ist eine Feldoxid- oder Flachgrabenisolations-(STI-)-Schicht auf der P-Wanne ausgebildet; anschließend ist eine Polysiliziumschicht des Typs P auf einer oberen Fläche ausgebildet. Gemäß diesem Ansatz steuert die Spannung von P-Polyschicht zu Substrat eine dünne Verarmungsregion unter dem Polysilizium. Diese Verarmung moduliert die effektive elektrische Dicke des Polysiliziumwiderstandes.
Weitere Strukturen, die dasselbe Ergebnis erzielen können, sind in 7B und 7C gezeigt; vergrabene Schicht vom N-Typ (MBL), Hochspannungs-N-Wanne (2) und eine N-Wanne bzw. P-Wanne.
8A, 8B und 8C sind Beispiele für eine weitere Implementierung unter Verwendung von MOS-Transistorstrukturen. 8A ist ein Beispiel für eine NMOS-Struktur, während 8B ein Beispiel für eine PMOS-Struktur ist.
Jede dieser Implementierungen erzeugt ein elektrisches Feld zum Steuern eines Widerstandes, das unter Verwendung einer Source-, einer Drain- und/oder Körperanschlussstruktur aufgebaut ist. Der MOS-Transistor kann als Verarmungsmodus- oder Anreicherungsmodus-Vorrichtung implementiert sein.
Im Fall von 8A stellt eine Epitaxieschicht einen integrierten Körper bereit, in dem eine P-Wanne, umgeben von oberen STI, P+ und N+ Regionen, ausgebildet ist, wodurch jeweilige Source-/Körper- und Drain-Anschlüsse ausgebildet werden. Eine darauf ausgebildete N-Polyschicht dient als Gate. In diesem Fall wird die NMOS-Vorrichtung zu einer Verarmungsmodusvorrichtung. Anders ausgedrückt: Es besteht ein Ladungskanal unter dem Gate-Oxid, der effektiv als leitende Platte wirkt, um den Source-/Basis-Anschluss und den Drain-Anschluss zu verbinden. Wenn Source und Drain kurzgeschlossen sind, tritt eine an sie angelegte Spannung auf dem unter dem Gate ausgebildeten Kanal auf, um so seinen Widerstand zu modulieren.
8B ist eine ähnliche NMOS-Struktur. Eine dünne Oxiddickenschicht von ca. 1/50 einer minimalen Gatebreite (im Bereich von 15 Angström) ergibt eine Verarmungsregion unter dem Gate. Hier sind für eine nicht-integrierte Körperstruktur STI-bestimmte Inseln von P+ und N+ Regionen zum Ausbilden der Substrat- [bulk], Source- und Drain-Anschlüsse erforderlich. Der Gate-Anschluss ist ähnlich ausgebildet wie bei der Implementierung aus 8A.
8C ist eine Ansicht oberster Ebene der Struktur aus 8A und 8B.
Wie oben erwähnt, ist die Widerstandsabstimmung des ersten Segmentes am kritischsten und ist vor allem für Niederspannungs-Eingangsschwankungen empfindlich. Daher ist in einer bevorzugten Ausführungsform eines Mehrsegment-R-DAC nur eine präzise Steuerung des Widerstandes der Elemente des ersten Segmentes notwendig. Zusätzlich können auch Einheitswiderstände mit demselben nominalen resistiven Wert, aber verschiedener physikalischer Fläche für verschiedene Segmente in einem Mehrsegment-R-DAC verwendet werden. Dies kann den Kompromiss zwischen Linearität und Chipfläche weiter optimieren. Normalerweise sorgen bessere Linearität, bessere Abstimmung und somit größere Chipfläche für einen genaueren Widerstand. Um die Linearität ohne übermäßige Vergrößerung der Chipfläche zu verbessern, kann jedoch das hier beschriebene Widerstands-Feinkalibrierungsschema mit Steuerung von Spannungskoeffizienten verwendet werden. Der Widerstand jedes Subsegmentes kann somit auch durch Anlegen eines elektrischen Feldes an unterschiedliche Widerstandsstrukturen beeinflusst und moduliert werden, um die Genauigkeit des resistiven Elementes auf kleinerem physikalischem Raum zu verbessern, als sonst erforderlich wäre.
Unter Verwendung des hier beschriebenen Koeffizienten-Kalibrierungsschemas ist INL-Niveau mit gelockerter Einheitswiderstandsabstimmung von ca. 0,09% erreicht worden. Um eine äquivalente Verbesserung ohne Spannungskalibrierung zu erzielen, müsste man die Fläche der Widerstände um einen Faktor von mehr als zwei vergrößern. Da der Widerstandsspannungskoeffizient ein schwacher Effekt ist, ist das hier erläuterte Verfahren der Spannungskoeffizientenkalibrierung nur dann eine effiziente Technik, wenn die Widerstandsabstimmung zu Beginn besser als 14- oder 15-Bit-Ebenen ist.
Die gespeicherten Spannungen für V1_T bis VN_T und V1_W bis VN_W können in einem Testprozess bestimmt werden. Während des Testprozesses können die digitalen Eingänge von einer Bedingung ”alle null” auf eine Bedingung ”alle eins” gesteigert werden. Die sich ergebende analoge Ausgangsspannung kann dann gemessen werden. Bei einem perfekten R-DAC – in dem alle Widerstände bereits gleich waren – wäre der sich ergebende Anstieg vollkommen linear. Die Abweichungen von einer idealen linearen Charakteristik, d. h. eine INL-Kurve, können dann durch Subtrahieren des gemessenen Ergebnisses von den idealen erwarteten Ergebnissen ermittelt werden. Diese Abweichung wird dann zur Bestimmung von Spannungswerten verwendet, die an jeden der Metall- und Diffusionswannenteile der Widerstandskette anzulegen sind.
Auch eine Korrektur von Widerstandskettenfehlern anderer Art ist mit der oben beschriebenen Architektur möglich. Beispielsweise können sogar dann, wenn keine Widerstandsfehler vorliegen und alle Widerstände perfekt sind, Korrekturen anderer Phänomene bereitgestellt werden. Insbesondere ist bekannt, dass der Widerstand von mit Polysilizium implementierten Widerständen von einem Spannungskoeffizienten abhängt, der eine Funktion der Differenz zwischen der Polysiliziumspannung und der Substratspannung ist. Ein typischer Spannungskoeffizient kann 0,05% betragen, womit angezeigt wird, dass bei Erhöhung der Poly-zu-Substrat-Spannung um ein Volt der Widerstand sich um 0,05% verändert. Die oben beschriebene Architektur kann auch diese Veränderungen im Spannungskoeffizienten korrigieren. Innerhalb der Widerstandskette unterliegen Widerstände unten in der Kette typischerweise einer viel geringeren Spannungsdifferenz zum Substrat als oben an der Kette. Beispielsweise weicht der Widerstand oben in der Kette aus 1 weiter von seinem Nominalwert ab als R₀. Dies hat den Grund, dass die Spannungskoeffizienten, wobei es sich um die Rate der Veränderung handelt, für beide Widerstände gleich sind, aber die Spannungen, mit denen diese Koeffizienten multipliziert werden, verschieden sind.
Es versteht sich, dass alternative Ausführungsformen ebenfalls innerhalb des Umfangs dieser Technik fallen. So ist es anstelle der Anwendung von unteren Diffusions-22-Wannen und Metallplatten 24 auf jedes Polysegment 20 auch möglich, jedes Segment einzustellen, indem elektrische Felder auf andere Weise erzeugt werden. Beispielsweise kann ein zweites Polysegment entlang der Seiten jedes einzelnen Polysegmentes 20 angeordnet sein (in 4 nicht dargestellt). Es kann dann eine Spannung an dieses zweite Polysegment angelegt sein, um ein elektrisches Feld zu erzeugen und dadurch eine Veränderung der einzelnen Widerstände zu erzielen.

Claims

Digital-Analog-Wandlervorrichtung, umfassend: eine Vielzahl von in einer Kette verbundenen resistiven Elementen; eine Vielzahl von ein elektrisches Feld anlegenden Schaltungen, die jeweils an ein entsprechendes der resistiven Elemente gekoppelt sind, so dass an wenigstens zwei resistive Elemente eine ein elektrisches Feld anlegende Schaltung gekoppelt ist, wobei die ein elektrisches Feld anlegenden Schaltungen ein elektrisches Feld in Reaktion auf eine entsprechende Steuerspannung erzeugen, um einen Spannungskoeffizienten einzustellen und, als Ergebnis, zum Einstellen eines Widerstandes des jeweiligen gekoppelten resistiven Elementes; einen Steuerspannungsgenerator zum Anlegen der Steuerspannungen an die Vielzahl von ein elektrisches Feld anlegenden Schaltungen, so dass jede Steuerspannung von den anderen unabhängig ist, wobei der Steuerspannungsgenerator weiterhin umfasst: einen Speicher zum Speichern digitaler Informationen, welche die Steuerspannungen repräsentieren; und einen Zusatz-Digital-Analog-Wandler, der dazu gekoppelt ist, die digitalen Informationen aus dem Speicher zu empfangen und die Steuerspannungen für jede der jeweiligen Spannungsquellen zu erzeugen.
Vorrichtung gemäß Anspruch 1, wobei die resistiven Elemente jeweils ein Polysilizium-Widerstandssegment umfassen und die ein elektrisches Feld anlegenden Schaltungen eine Diffusionswanne, die unter jedem aus der Vielzahl von Polysilizium-Widerstandssegmenten angeordnet ist; und eine Metallregion, die über jedem der Polysilizium-Widerstandssegmente angeordnet ist, umfassen.
Vorrichtung gemäß Anspruch 2, wobei die Diffusionswanne entweder eine N-Wanne oder eine P-Wanne ist.
Vorrichtung gemäß Anspruch 1, wobei die resistiven Elemente jeweils ein Polysilizium-Widerstandssegment umfassen und die ein elektrisches Feld anlegenden Schaltungen ein zweites Polysiliziumsegment, das unter jedem aus der Vielzahl von Polysilizium-Widerstandssegmenten angeordnet ist; und eine Metallregion, die über jedem der Polysilizium-Widerstandssegmente angeordnet ist, umfassen.
Vorrichtung gemäß Anspruch 1, wobei die resistiven Elemente jeweils ein Polysilizium-Widerstandssegment umfassen und die ein elektrisches Feld anlegenden Schaltungen eine Diffusionswanne, die unter jedem aus der Vielzahl von Polysilizium-Widerstandssegmenten angeordnet ist; und einen zweiten Satz Polysilizium-Segmente, angeordnet über jedem der Polysilizium-Widerstandssegmente umfassen.
Vorrichtung gemäß Anspruch 5, wobei die Diffusionswanne entweder eine N-Wanne oder eine P-Wanne ist.
Vorrichtung gemäß Anspruch 1, wobei der Digital-Analog-Wandler ein Widerstandsketten-, segmentierter gepufferter R-DAC, segmentierter ungepufferter R-DAC oder R2R-DAC ist.
Vorrichtung gemäß Anspruch 1, wobei der Digital-Analog-Wandler ein segmentierter R-DAC ist und die resistiven Elemente nur eines ersten Segmentes an ein elektrisches Feld anlegende Schaltungen gekoppelt sind, um ihren Widerstand einzustellen.
Vorrichtung gemäß Anspruch 1, wobei das resistive Element weiterhin Teile eines Metalloxidhalbleiter-(MOS-)-Transistors umfasst.
Vorrichtung gemäß Anspruch 9, wobei das resistive Element weiterhin wenigstens einen Feldoxid- und/oder Flachgrabenisolations-(STI-)-Bereich, um eine Verarmungsregion unter einem Gate des MOS-Transistors auszubilden, umfasst.
Vorrichtung gemäß Anspruch 9, wobei das resistive Element weiterhin eine Feldoxidschicht, die über einem in einer P-Wanne ausgebildeten Transistor vom NMOS-Typ platziert ist, umfasst.
Vorrichtung gemäß Anspruch 9, wobei das resistive Element weiterhin eine Feldoxidschicht, die über einem Transistor vom PMOS-Typ platziert ist, umfasst.
Vorrichtung gemäß Anspruch 1, zusätzlich umfassend: Steuerschaltungen zum Bestimmen der digitalen Informationen, welche die Steuerspannungen repräsentieren, während einer Fertigungstestprozedur.
Vorrichtung gemäß Anspruch 1, zusätzlich umfassend: Steuerschaltungen zum Bestimmen der digitalen Informationen, welche die Steuerspannungen repräsentieren, während des Betriebs des Digital-Analog-Wandlers.
Verfahren zum Betreiben einer Digital-Analog-Wandlervorrichtung, umfassend: Anlegen einer Vielzahl elektrischer Felder an ein entsprechendes aus einer Vielzahl resistiver Elemente, so dass an wenigstens zwei resistive Elemente ein elektrisches Feld angelegt ist; Erzeugen der elektrischen Felder in Reaktion auf eine entsprechende Steuerspannung, um einen Spannungskoeffizienten jedes der resistiven Elemente unabhängig einzustellen; Speichern von Informationen, welche die Steuerspannungen repräsentieren, in einem Speicher; und Umwandeln der in dem Speicher gespeicherten Informationen in analoge Spannungen, aus denen die Steuerspannungen abgeleitet werden.
Verfahren gemäß Anspruch 15, wobei der Schritt des Speicherns von Informationen während einer Fertigungstestprozedur durchgeführt wird und der Speicher ein nichtflüchtiger Speicher ist.
Verfahren gemäß Anspruch 15, wobei der Schritt des Speicherns von Informationen während des Feldeinsatzes des Digital-Analog-Wandlers durchgeführt wird und der Speicher ein flüchtiger Speicher ist.
Verfahren gemäß Anspruch 15, wobei der Schritt des Speicherns von Informationen während des Feldeinsatzes des Digital-Analog-Wandlers durchgeführt wird und der Speicher ein nichtflüchtiger Speicher ist.
Verfahren gemäß Anspruch 15, wobei der Schritt des Umwandelns der gespeicherten Informationen in eine Steuerspannung weiterhin umfasst: Auswählen von Steuerspannungen über eine Schaltmatrix.
Verfahren gemäß Anspruch 15, wobei der Schritt des Umwandelns der gespeicherten Informationen umfasst: Einstellen der Steuerspannungen entsprechend der Umgebungstemperatur.
Verfahren gemäß Anspruch 157, wobei der Digital-Analog-Wandler ein segmentierter R-DAC ist und nur die resistiven Elemente eines ersten Segmentes dem Schritt des Anlegens einer Vielzahl von elektrischen Feldern unterzogen werden.