CN101924560B - 对多晶硅的精细电阻调节 - Google Patents

对多晶硅的精细电阻调节 Download PDF

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Abstract

一种由多晶硅电阻器分段形成的电阻器串数模转换器，其中对各个分段施加了电场。该方法提高了整体准确度。

Description

对多晶硅的精细电阻调节
背景技术
许多电路需要良好匹配的电阻器。然而，由于工艺限制，可获得的匹配通常有限。需要良好匹配的电路示例包括但不限于模数转换器(ADC)和数模转换器(DAC)。DAC是一种采用多个数字位作为输入并产生相应的模拟输出的电路。一种DAC设计方法是电阻器串或R-DAC。该电路布局在高基准电压与低基准电压之间以串联方式设置多个电阻器或其他电阻性电路元件。开关阵列由数字输入位控制。这些开关确定电阻器之间的连接，从而确定输出电压。电阻器的数量取决于期望分辨率——在最简单的概念性方法中，对于16位转换器，例如，通常需要216-1或65,535个电阻器来提供所有可能的输出电平。 
其他DAC设计方法利用更少数量的电阻器实现同一目的。例如，所谓的分段R-DAC通过使用至少部分并联设置的两个或多个电阻器串分段减少了所需电阻器的总数量。由最高有效输入位控制的第一分段提供粗输出近似。第二和随后的分段由更低有效位控制，并提供输出的更精细选择。 
当单调性是主要考虑的问题时，电阻器串DAC是合适的体系结构。然而，该体系结构不适用于高分辨率DAC，因为电阻性元件的数量随着期望分辨率呈指数增加。因此，对于较高分辨率的DAC，分段R-DAC体系结构通常在单调性与复杂性之间找到良好的折衷。 
利用数量减少的电阻提供增大的分辨率的另一方法是R2R体系结构。R2R体系结构主要由以阶梯状配置设置的重复电阻器阵列组成。在R2R阶梯实现中，该阶梯中的电阻器包括基准电阻值R和两倍于该值的电阻值2R。该R和2R电阻值使输入位按照它们对输出电压的影响而加权。该体系结构还可实现高精确度和低响应时间。但因为R2R阶梯通常还需要外部缓冲器来提供低阻抗连接，所以它们在某些应用中不够理想。 
发明内容
在选定实施例中，提供了一种机制以提供对诸如数模转换器(DAC)之类的精确电路中的诸如但不限于电阻器之类的电阻性电路元件的精细调节。各个电阻性电路元件的电阻值通过施加一个或多个电场以调节电压系数而受影响。该电场可在上部处、在下部处、沿上部、沿下部、或在上部内、在下部内施加至电阻性元件，或施加至顶部和底部二者，或以其他方式施加。 
在一个示例实施例中，电阻器串中的各个电阻性元件被置于下方的扩散阱和置于上方的金属板夹置。控制电压施加至上金属板，且一组不同的控制电压施加至下扩散阱。控制电压用于独立调节各个电阻性元件的电压系数，从而精确地控制它们各自的电阻值。 
这些控制电压可在测试校准过程中设定于最优值，该测试校准过程测量该电路的一个或多个响应以确定电阻器的实际电阻值，并将它们与理想电阻值比较。在一个实现中，控制电压的数字表示存储在与R-DAC同一芯片上的某些形式的非易失性存储器中。与开关矩阵连接的辅助DAC将所存储的数字值转换成模拟电压，并将这些电压施加至各个电阻性元件的扩散阱和金属板。 
在另一实现中，这些控制电压可在电路工作期间动态地确定。该方法可用于响应于诸如温度之类的环境工作条件的变化来提供对电阻值的精细控制。 
辅助DAC可以是低分辨率DAC，且具有低准确度要求。这是因为辅助DAC的任何不准确均可在校准过程中被解决。 
在诸如多段R-DAC之类的优选实施例中，电压系数校准方案仅需对第一分段进行。DAC的第一分段要求最高精确度的电阻值，且最容易受不准确性影响。 
还可能以其他方式提供对电阻性部件的精细调节，只要用于电阻值的电路层具有可用且可调节的电压系数。 
在一个实施例中，多晶硅电阻器可用作该电阻性元件。 
然而，MOS晶体管也可用于提供该电阻性元件。在该实施例中，场氧 化物和/或浅槽隔离(STI)区域可用于在MOS栅结构下提供耗尽区。在一种方法中，场氧化物层放置在N阱内形成的NMOS型结构上。在该实现中，该NMOS结构变成在栅氧化物区域下提供电荷沟道的耗尽型器件，从而有效地用作连接源和漏端子的导电板。如果源和漏端子短路，则相对于栅端子施加的电压将出现在跨越栅(用作电阻性元件)氧化物的沟道上，并允许电阻值的调制。或者，P阱中的NMOS晶体管或N阱中的PMOS的多晶硅栅极可用作电阻器元件，其中主体连接用作调制栅电阻的控制端子。该晶体管栅极可以是自对准多晶硅化物或非自对准多晶硅化物，且均在本发明的范围内。 
附图说明
如附图中所示，根据本发明的优选实施例的以下更具体说明，本发明的上述和其它目的、特征以及优点将变得显而易见，在附图中的不同图中相同的附图标记指示相同部分。这些附图不一定按比例绘制，而是着重于说明本发明的原理。 
图1是简单的R串DAC。 
图2是在分段之间使用缓冲器的示例分段R-DAC。 
图3是无缓冲器的分段R-DAC的示例。 
图4是利用以串联方式连接的多晶硅电阻器构造的子分段部分的示例，各个电阻性元件具有处于下方的扩散阱和处于上方的金属板，以提供对电阻值的控制。 
图5是分段R-DAC的框图，其示出了包括基准电压发生器和用于施加如从非易失性存储器所读取的基准电压的交叉点开关的辅助DAC。 
图6是该交叉点开关的更详细示图。 
图7A、7B以及7C示出了可用于提供电阻性元件的多种类型的结构。 
图8A、8B以及8C更详细地示出了两个不同的电阻性MOS晶体管(NMOS或PMOS)结构。影响多晶电阻值的电场可利用源一漏和/或主体端子来建立。晶体管可以是耗尽型或增强型器件。 
具体实施方式
图1示出简单的R串DAC体系结构。在所示实现中，N+1个电阻性电路元件R0、……、RN以串联的方式放置。一组结构在节点处提供N个输出电压Vo、……、VN-1。可获得的最大分辨率由该串中的电阻性元件的数量确定。然而，相对准确度受各个电阻值的最大可获得准确度限制。本文中所描述的装置和方法用于允许对各个元件的电阻值的精确调节。这些调节可在制造期间、测试阶段或在R-DAC现场工作期间确定。 
更具体地，实际上不可能确保每个电阻性元件Ro、……、RN的电阻值精确相等。由半导体工艺缺陷引起的随机电阻性部件不匹配是不可避免的。然而，多晶硅和扩散型电阻器呈现非零电压系数。即，可通过施加电场而影响和调制它们的电阻值。如本文所解释的那样，该现象可用于提高DAC的整体准确度。 
有缓冲器的三段R-DAC 100在图2中示出。该体系结构可容易地扩展至三个以上分段。这些矩形表示电阻值“子分段”140-1-n、140-2-n-1、140-2-m、140-3-0等，它们实际上分别由多个物理电阻器组成。第一分段110由左列中的电阻值表示。第二分段120是右列中的电阻值。注意，电阻值R1、R2、R3等在各个分段中不同。图2中所示的DAC的输出跨越VSS到VREF的范围。这些分段被两个电压缓冲器150-1、150-2、160-1、160-2隔离。这些电压缓冲器增大功耗，且会成为噪声源。 
因此，图3中所示的无缓冲器的DAC 200体系结构在某些应用中是优选的。该图示出了具有三个分段210、220、230的DAC。与图2的有缓冲器版本相似，它可扩展至任何数量的分段。这里，第一210、第二220以及第三230分段分别解决m1、m2、m3位。因此该DAC具有N＝m1+m2+m3位的整体分辨率。这些子分段的更多细节在该附图的右上部示出。例如，第一分段的2m1个子分段240-1中的每一个由N1个单位电阻器R组成(以提供总子分段电阻值RI)，且第二子分段的2m2个子分段2中的每一个由N2个单位电阻器R组成(以提供总子分段电阻值RII)。 
为补偿由第二分段220的负载引起的电压降，连接支路连接至选定子分段的紧随上部之上的一个或多个单位电阻器R，且连接至紧随下部之下的一个或多个单位电阻器R。开关SWII1Up和SWII1Dn将第一分段连接至 第二分段。实现了相似的设置以经由开关SWIIIUp和SWIIIDn将第二分段连接至第三分段。 
注意，DAC的第三分段230实现为两个RIII/2单位电阻器和2m3-1个子分段的串联连接，这些子分段分别由N3个单位电阻器RIII(总子分段230电阻值2m3R3)组成。 
注意，为清楚起见，并未示出所有分段之间的开关。例如，来自第一分段的支路(开关)总数量为2(m1+1)+2。第三分段的不同设置同样有效。例如，分别由串联的N3个单位电阻器组成的2m3-1个元件与上方的N3个单位电阻器的连接可跨越VSS至VREF-LSB的范围。同样，分别由串联的N3个单位电阻器组成的2m3-1个元件与下方的N3个单位电阻器的连接可跨越VSS+VLSB至VREF的范围。子分段m1，m2，m3的数量和每个子分段的单位电阻器的数量N1、N2、N3可设定成使所需误差函数最小化。 
这种类型的无缓冲器的分段R-DAC的更多细节在由Motamed，A于2010年2月26日提交的题为“具有开关电流减小的无缓冲器的分段R-DAC(Unbuffered Segmented R-DAC with Switch Current Reduction)”的共同待审的美国专利申请S/N 12/713,841中提供，该申请通过引用整体结合于此。 
图4示出了可用于图1的串R-DAC、图2的分段R-DAC、图3的无缓冲器分段R-DAC、R2R阵列或其他电阻性阵列的电阻性元件串10或子分段的构造的更多细节。在该实施例中，该串10中的各个电阻性元件通过多晶硅电阻器20提供。各个电阻器20被下方的扩散阱22和/或上方的金属板24夹置。典型实现可使用下扩散阱22和上金属板24二者来控制各个多晶硅电阻器20的电阻值。其他金属板21在需要时为各个电阻器20之间的开关(未示出)提供连接路径。 
电压V1T到VNT施加至N个上金属板24，而电压V1W到VNW施加至N个下扩散阱22。这些电压中的每一个在电路工作之前或工作期间被设定为最优值。例如，在制造测试过程中，可确定这些电压，然后将它们存储在某种形式的永久非易失性存储器中。在其他实施例中，也可将这些电压确定为加电或背景校准过程的一部分并存储在易失性存储器中。优选将这些电压存储在与电阻器串10相同的芯片中。取决于电阻器20电压系数， 这些存储的电压可完全或部分补偿并去除电阻器20之间的随机不匹配。 
电压V1T到VNT和V1W到VNW可按照电荷的形式存储在浮置栅极MOS技术(FGMOS)电路中，或按照数字的形式存储在诸如EEPROM或熔丝之类的非易失性存储器中或某些其他非易失性或易失性存储器中。在后一种实现中，如以下更详细说明的那样，辅助DAC可用于将所存储的这些数字转换成模拟电压。 
虽然图4中示出的是其中N阱位于多晶硅电阻区域20和上金属板24下方的装置，但利用其他电阻性结构也能实现相似结果。例如，在可使用两个多晶硅层的工艺中，N阱和P阱可具有在上方形成的第一和第二多晶层。第一多晶层(即夹在另两层之间的层)用作电阻层，且调节电压施加至该阱和第二多晶层。 
在也使用两个多晶硅层工艺的另一设置中，一结构由第一多晶层、第二多晶层以及第一金属层组成。第二多晶层用作电阻元件，且调节电压施加至第一多晶层和金属层。 
一般而言，因此，任何夹置或开放面结构都可用，只要处于中间的那层用于电阻，且该层在适当施加的电压范围上呈现可用的电压系数。 
图5是利用辅助DAC来提供所存储的模拟控制电压的一个示例。这里，完整的数模转换器300由分段R-DAC 200(诸如图3中示出)和相关联的输出缓冲器电路250组成。接口逻辑接受数字输出位，并提供这些位中的N个以由分段R-DAC 200转换。其他输入位用于测试模式，以存取存储器200以便对所存储位编程。存储器220向辅助DAC 210提供输入。辅助DAC包括S×2m1个交叉开关212和电压发生器214。辅助DAC 210向第一分段210的2m1个电阻性元件提供输入。 
如图6中更具体示出，交叉开关212从基准电压发生器214接受S个输入电压，并在解码器和开关控制电路280处提供2m1个输出电压。在优选实施例中，S个输入电压驱动开关283的阵列282。多个开关283的设定由从存储器222提供的2m1log 2S个输入位控制。 
图5和6上示出的电路因此可向第一串210中的2m1个电阻性元件中的每一个提供单个电压。例如，如果该设计对顶板24和扩散阱22二者施 加控制电压，则该电路完全相同。 
在工作时，DAC 200被示为分段R-DAC，但这并非必要条件。第一分段由2m1个电阻器组成，且接收m1个输入位。第二分段由2m2个电阻器组成，且解决m2位，等等。在分段R-DAC的优选实施例中，施加所存储的调节电压以精细调谐仅第一分段210的电阻器。基准电压发生器214产生S个不同的电压电平。交叉开关矩阵212选择并将这S个电压电平中适当的一个路由至第一分段210中的电阻器中的每一个。将能理解，对于开关矩阵212的替代实现也是可能的。 
在一个实现中，在校准模式期间确定适当的控制电压。该校准模式可在芯片制造测试过程中启用，或还可在现场需要时执行。在任一种情况下，测试结果存储在芯片存储器222上。最终测试校准方法要求存储器220是非易失性的。 
然而，当该校准操作在现场需要时执行时，可使用易失性存储器。当测试过程在需要时执行时，诸如在现场背景模式中执行时，电阻值的精细调节可响应于环境条件进行。例如，当环境工作温度变化时，可响应于温度变化进行该校准过程(诸如经由热敏电阻基准或按照其他方式)。 
提供与图4的多晶硅结构相同的等效最终结果的其他电阻性电路元件结构的示例在图7A、7B以及7C中示出。在图7A的实施例中，P阱在外延基层中形成。场氧化物或浅槽隔离(STI)层然后在P阱上方形成，P型多晶硅层然后在顶面上形成。在该方法中，P型多晶层与衬底之间的电压控制多晶硅下方的薄耗尽区。该耗尽调制多晶硅电阻器的有效电气厚度。 
能实现相同结果的其他结构在图7B和7C中示出，其分别包括N型掩埋层(MBL)、高压N阱(2)以及N阱或P阱。 
图8A、8B以及8C是使用MOS晶体管结构的另一实现的示例。图8A是NMOS结构的示例，且图8B是示例PMOS结构。 
这些实现中的每一个产生用于控制电阻值的电场，该电场利用源、漏和/或体端子结构建立。该MOS晶体管可实现为耗尽型或增强型器件。 
在图8A的情况下，外延层提供集成主体，其中形成了由上STI包围的P阱、P+以及N+区域，从而形成相应的源/主体以及漏端子。在上方形成的 N型多晶层用作栅极。在这种情况下，NMOS器件变成耗尽型器件。换言之，存在在栅氧化层下方的电荷沟道，其有效充当连接源极/基极端子与漏极端子的导电板。当源极和漏极短接时，施加至它们的电压将出现在栅极下方形成的沟道上，从而调制其电阻值。 
图8B是相似的NMOS结构。厚度为最小栅极宽度的约1/50(15埃范围内)的薄氧化物层在栅极下方产生耗尽区。这里，非集成主体结构需要由STI限定的P+和N+区的岛来形成主体、源极、漏极端子。栅极端子与图8A的实现相似地形成。 
图8C是图8A和8B的结构的顶级视图。 
如上所述，第一分段电阻器匹配是最关键的，而且主要对低电压输入波动敏感。因此，在多分段R-DAC的优选实施例中，仅必须精确控制第一分段的元件的电阻值。此外，具有相同标称电阻值但不同物理面积的单位电阻器也可用于多分段R-DAC中的不同分段。这能进一步优化线性度与管芯面积之间的折衷。更好的线性度、更好的匹配因而更大的管芯面积通常提供更准确的电阻值。然而，为了在不过度增大管芯面积的情况下改善线性度，如本文所述，可使用经由对电压系数的控制的精细电阻值校准方案。因此也可通过对不同电阻器结构施加电场而影响和调制各个子分段的电阻值，以改善比所需物理空间小的物理空间中的电阻性元件准确度。 
利用本文中所描述的系数校准方案，INL电平已经实现，其中驰豫单位电阻器匹配约为0.09％。为了在不进行电压校准的情况下实现等效改进，技术人员必须将电阻器的面积增大两倍以上。因此电阻器电压系数的影响轻微，所以本文中所述的电压系数校准方法是仅当初始电阻器匹配比14或15位电平更好时才有效的技术。 
所存储的V1T到VNT和V1W到VNW的电压可在测试过程中确定。在测试过程期间，数字输入可从全零状况斜升至全一状况。然后可测量所得的模拟输出电压。在完美R-DAC中——其中所有电阻器已经相同，所得的斜坡为完美线性。然后通过将测得结果从理想期望结果减去，可获得与理想线性特性即INL曲线的偏离。然后该偏离用于确定施加至电阻器串的金属和扩散阱部分中的每一个的电压值。 
利用上述体系结构，还可能修正其他类型的电阻器串的误差。例如，即使在电阻器不存在误差且所有电阻器都完美的情况下，也可提供对其他现象的修正。具体而言，已知利用多晶硅实现的电阻器的电阻值取决于电压系数，而该电压系数是多晶硅电压与衬底电压之差的函数。典型的电压系数可以是0.05％，这表示当多晶层与衬底之间的电压增大1伏时，电阻值将改变0.05％。上述体系结构还可修正电压系数中的这些变化。在该电阻器串中，该串下方处的电阻器相比该串上方处的电阻器而言通常经历对衬底更低的电压差。例如，图1的串上方的电阻器相比R0而言偏离其标称值更多。这是因为作为变化率的电压系数对于两个电阻器而言相等，但与这些系数相乘的电压不同。 
应当理解，替代实施例也落在该技术的范围内。因此，相比于向各个多晶分段20应用下扩散22阱和金属板24，还可能通过以其他方式建立电场来调节各个分段。例如，第二多晶分段可沿各个多晶分段20的侧边设置(未在图4中示出)。然后，电压可施加至第二多晶分段，以建立电场，从而在各个电阻值中产生变化。 

Claims (17)

1.一种数模转换器装置，包括：
以串的方式连接的多个电阻性元件，所述电阻性元件包括多个电阻性分段，并且所述电阻性分段包括金属氧化物半导体(MOS)晶体管的栅极；
多个电场施加器电路，所述多个电场施加器电路中的每一个耦合至所述电阻性元件中相应的一个，从而至少两个电阻性元件耦合有电场施加器电路，所述电场施加器电路包括设置在多个电阻性分段中的每一个下方的扩散阱；以及(a)设置在所述电阻性分段的每一个上方的金属板或(b)设置在所述电阻性分段的每一个上方的一组多晶硅分段，用于响应于相应的控制电压而产生电场以调节电压系数，从而调节相应的耦合的电阻性元件的电阻值；
控制电压发生器，所述控制电压发生器用于将第一组控制电压施加到设置在多个电阻性分段中的每一个下方的扩散阱上，将不同的第二组控制电压施加到(a)设置在所述电阻性分段的每一个上方的金属板或(b)设置在所述电阻性分段的每一个上方的一组多晶硅分段，以及将第三组控制电压施加到所述MOS晶体管的源极和漏极，其中所述控制电压发生器还包括：
存储器，所述存储器用于存储表示所述控制电压的数字信息；以及
辅助数模转换器，所述辅助数模转换器从所述存储器接收所述数字信息，并为所述控制电压发生器产生所述控制电压。
2.如权利要求1所述的装置，其特征在于，所述扩散阱是N阱或P阱。
3.如权利要求1所述的装置，其特征在于，所述电阻性分段是多晶硅电阻器分段。
4.如权利要求1所述的装置，其特征在于，所述数模转换器是电阻器串、有缓冲器的分段R-DAC、无缓冲器的分段R-DAC、以及R2R DAC中的任一个。
5.如权利要求1所述的装置，其特征在于，所述数模转换器是分段R-DAC，且仅第一分段的所述电阻性元件耦合至调节其电阻值的电场施加器电路。
6.如权利要求1所述的装置，其特征在于，所述电阻性元件还包括：
场氧化物和/或浅槽隔离(STI)区域中的至少一个，以在所述MOS晶体管的栅极下方形成耗尽区。
7.如权利要求1所述的装置，其特征在于，所述电阻性元件还包括：
放置在形成于P阱内的NMOS型晶体管上的场氧化物层。
8.如权利要求1所述的装置，其特征在于，所述电阻性元件还包括：
放置在PMOS型晶体管上方的场氧化物层。
9.如权利要求1所述的装置，其特征在于，还包括：
控制电路系统，所述控制电路系统用于在制造期间或测试阶段确定表示所述控制电压的数字信息。
10.如权利要求1所述的装置，其特征在于，还包括：
控制电路系统，所述控制电路系统用于在所述数模转换器工作期间确定表示所述控制电压的数字信息。
11.一种操作如权利要求1-10中任一项所述的数模转换器装置的方法，包括：
经由多个电场施加器电路对多个电阻性元件中相应的一个施加多个电场，所述电阻性元件包括多个电阻性分段，并且所述电阻性分段包括金属氧化物半导体(MOS)晶体管的栅极，所述多个电场施加器电路中的每一个经由设置在多个电阻性分段中的每一个下方的扩散阱、经由(a)设置在所述电阻性分段的上方的对应金属区或(b)设置在所述电阻性分段上方的多晶硅分段、并经由所述MOS晶体管的源极和漏极而耦合到所述多个电阻性分段的对应的一个，以使至少两个电阻性元件被施加电场；
将第一组控制电压施加到设置在多个电阻性分段中的每一个下方的扩散阱上，将不同的第二组控制电压施加到(a)设置在所述电阻性分段的上方的对应金属区或(b)设置在所述电阻性分段上方的多晶硅分段，并且将第三组控制电压施加到所述MOS晶体管的源极和漏极；
响应于相应的控制电压产生所述电场，以独立地调节所述电阻性元件中的每一个的电压系数；
在存储器中存储表示所述控制电压的信息；以及
将存储在所述存储器中的所述信息转换成模拟电压，所述控制电压从所述模拟电压导出。
12.如权利要求11所述的方法，其特征在于，所述存储信息的步骤在制造期间或测试阶段执行，而且所述存储器是非易失性存储器。
13.如权利要求11所述的方法，其特征在于，所述存储信息的步骤在所述数模转换器的现场工作期间执行，且所述存储器是易失性存储器。
14.如权利要求11所述的方法，其特征在于，所述存储信息的步骤在所述数模转换器的现场工作期间执行，且所述存储器是非易失性存储器。
15.如权利要求11所述的方法，其特征在于，所述将所存储的信息转换成模拟电压的步骤还包括：
经由开关矩阵选择控制电压。
16.如权利要求11所述的方法，其特征在于，所述转换所存储的信息的步骤包括：
根据环境温度调节所述控制电压。
17.如权利要求11所述的方法，其特征在于，所述数模转换器是分段R-DAC，且仅对第一分段的所述电阻性元件进行施加多个电场的步骤。
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朱文彬 等.一种10位50MHz电阻分压型D/A转换器.《微电子学》.2007,第37卷(第2期),221-225、230. *

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