TWI528730B - 多晶矽之電阻微調 - Google Patents

Description

多晶矽之電阻微調

本發明通常係關於電阻微調，且更特別關於多晶矽的電阻微調。

許多電路係要求良好匹配的電阻器。然而，由於製程限制，此可實現的匹配作用係經常受到限制。需要非常良好匹配之電路實例係包含但不限於類比至數位轉換器(ADC)和數位至類比轉換器(DAC)。一DAC係一種取得數個數位位元作為輸入並且產生一相應類比輸出之電路。對於DAC設計之一方式係一種電阻串式(resistor-string)或R-DAC。該電路拓樸係在一高參考電壓與一低參考電壓之間串聯配置數個電阻器或其它電阻性電路元件。一種開關陣列係由該等數位輸入位元所控制。該等開關係決定該等電阻器之間的連接，且因此決定該輸出電壓。電阻器的數目係取決於所所欲的解析度一在對於一16位元轉換器之一種最簡單概念方式中，典型需要例如2¹⁶-1或65,535個電阻器來提供所有可能的輸出位準。

對於DAC設計之其它方式係使用少數電阻器來達成相同目標。例如：一種所謂的分段型R-DAC係藉由使用兩個或更多至少經並聯配置的電阻串式分段來降低所需電阻的總數目。由最重要輸入位元所控制之第一分段係提供一粗略輸出近似值。第二分段和後續分段係由較不重要位元所控制且提供該輸出的較精細挑選。

電阻串式DAC在單調性為一主要觀念時係一種合適架構。然而，當電阻性元件之數目隨著所欲解析度而以指數增加時，此種架構對於高解析度的DAC來說係不實際的。於是，分段型R-DAC架構係經常在對於較高解析度DAC的單調性與複雜性之間達成一良好折衷。

藉著減少數目的電阻來提供增加的解析度之另一方式係R2R架構。該R2R架構主要係由以一階梯狀組態來配置之一重複電阻器陣列所組成。在一R2R階梯狀實施方式中，該階梯中的電阻器係包含一參考電阻值R和具有兩倍數額的一電阻值2R。R和2R電阻係致使輸入位元在其對輸入電壓之貢獻上經過加權。此種架構係亦能達成高準確度和低響應時間。不過典型上由於同樣需要一外部緩衝器來提供低阻抗連接，所以R2R階梯在某些應用中較不理想。

在所選實施例中，一種機制在諸如一數位至類比轉換器(DAC)之一精確電路中所提供以提供諸如但不限於電阻器之電阻性電路元件的經細調整。各個電阻性電路元件之電阻值係受到藉由施加一個或更多電場以調整一電壓係數的影響。該電場係可被施加至一電阻性元件的一上部、一下部處、沿著該上部、該下部或於其等內部、至一上部和一下部兩者、或以其他方式來施加。

在一示範性實施例中，一電阻串中各電阻性元件係被夾層在經置放於底下的一擴散井和經置放於上部的金屬板之間。控制電壓係被施加至上部的金屬板、而一組不同電壓則被施加至底下的擴散井。該些控制電壓係被用來分開調整各電阻性元件的電壓係數，從而精確控制各自的電阻。

該等控制電壓在用來測量該電路之一個或更多響應的一測試校準程序期間係能被設定成一最佳數值，以決定該等電阻器的實際電阻值和將此等電阻值與一理想電阻進行比較。在一個實施方式中，該等控制電壓的數位表示方式係作為R-DAC而以非揮發性記憶體的某一形式來儲存在相同晶片上。連接一開關矩陣之一輔助性DAC係將所儲存的數位數值轉換成類比變壓，且予以施加至各電阻性元件的擴散井和金屬板。

在另一種實施方式中，該等控制電壓在電路運作期間係能被動態決定。該方式係能被用來在電阻上提供精細控制，以響應諸如溫度之一周圍運作條件的改變。

該輔助性DAC係能作為一低解析度的DAC而具有低準確需求。因為該輔助性DAC的任何不準確性係能在校準程序期間被克服。

在諸如一種多重分段型R-DAC之較佳實施例中，電壓係數校準方案僅需被實施於該第一分段。正因為DAC的第一分段需要最高的精確電阻值且最易受到不準確性影響。

以其它方式對電阻性構件提供精細調整係亦可行，只要作為電阻用之電路層具有可用且可調整電壓係數即可。

一多晶矽電阻器在一實施例中係能充當電阻性元件。

然而，一MOS電晶體係亦能被用來提供該電阻性元件。在此實施例中，一場效氧化物及/或淺溝渠隔離(STI)區域係能被用來在一MOS閘極結構底下提供一空乏區。在一個方式中，一場效氧化物層係置放在一N型井中內所形成的一NMOS型結構上。在此實施方式中，該NMOS結構係變成一空乏模式元件以在一閘極氧化物區域低下提供一電荷通道，如此有效充當所連接一源極和汲極終端的一導電板。假如該源極和汲極終端經短路一起，則針對閘極終端所施加之一電壓係將出現在跨於閘極(充當電阻性元件)氧化物上的通道且容許電阻調變。另或者，一NMOS在P型井區或一PMOS在N型井區中的多晶矽閘極係能作為配合本體連接的一電阻器元件，以充當用於調變閘極電阻的控制終端。該電晶體的閘極在本發明範疇中係能經過矽化或非矽化和前述兩者。

圖1係顯示一簡易電阻串式(R-string)DAC架構。在所示實施方式中，電阻性電路元件R₀、…、R_N之數量N+1係經串聯置放。一組結構係於節點V₀、…、V_N-1處提供N個輸出電壓站點。最大可達成的解析度係由該串中的電阻器數目所決定。然而，相對準確性係受到各電阻中最大可獲取準確性的限制。本文所述設備和方法係係被用來允許對各元件的電阻值之精確調整。該些調整係能在製造期間、於測試階段時、或R-DAC在實地操作中所決定。

更具體來說，實際上確保每個電阻性元件R₀、…、R_N的電阻值完全相同係不可行。由於半導體製程的不完美所導致之隨機電阻性構件不匹配係無可避免。然而，多晶矽和擴散型電阻器係展示非零的一電壓係數。也就是：其等電阻係能藉由施加一電場而受到影響且予以調變。如本文中所解釋，此現像係能被用來改善一DAC的整體準確性。

一種具三分段的緩衝型R-DAC 100係被顯示於圖2中。此架構係能立即被推斷出超過三個分段。該等矩形係代表電阻「子分段」140-1-n、140-2-n-1、140-2-m、140-3-0等等，其等各者實際上係可由多數個實體電阻器所組成。該第一分段110係以左手邊欄位中的電阻所表示。該第二分段120係右手邊欄位中的電阻。要注意：電阻R1、R2、R3等等在各分段中係可以不同。圖2中所示DAC之輸出係跨距於VSS至VREF的範圍。該等分段係藉由兩個電壓緩衝器150-1、150-2、160-1、160-2來隔離。這些電壓緩衝器係增加電力的消耗並且係能成為一雜訊源。

於是，圖3中所示未緩衝型DAC 200架構在某些應用中係優選。此圖式係顯示具有三個分段210、220、230之一DAC。類似圖2的經緩衝版本，其係能被推段至任何數目之分段。該第一210、第二220和第三230分段各者在此係分別解析m1、m2、m3位元。該DAC因此係具有N=m1+m2+m3位元之一整體解析度。該等子分段之更多細節係被顯示在此圖式中的右上邊。例如：該第一分段的2^m1個子分段240-1各者係包含N1個單位電阻器R(以提供總子分段電阻R_I)，而該第二分段的2^m2個子分段2各者係包含N2個單位電阻器R(以提供總子分段電阻R_II)。

為補償由該第二分段220的負載所造成之壓降，連接分接頭係被連接至緊接於所選子分段上部之一個或更多單位電阻R、且被連接至緊接於所選子分段下部之一個或更多單位電阻器R。切換開關Sw_II1Up與SW_II1Dn係將該第一分段連接至該第二分段。一類似配置係被實施以將該第二分段經由無切換開關SW_IIIUP與SW_IIIDn連接至該第三分段。

要注意：DAC的第三分段230係被實施為兩個R_III/2單位電阻器和2^m3-1個子分段之一串聯連接，其中各者係包含N3個單位電阻器R_III(對於一總子分段230之電阻2^m3R₃)。

要注意：為清楚起見而不顯示所有的分段間開關。例如：從該第一分段算起的分接頭(開關)總數目係2^(m1+1)+2。對於該第三分段之不同配置係等效。例如：，各者包含N3個單位電阻器的2^m3-1元件串聯於上部的N3個單位電阻器之連接係跨距於VSS至VREF-LSB之範圍。各者包含N3個單位電阻器的2^m3-1個元件串聯於下部的N3個單位電阻器之連接係跨距於VSS+VLSB至VREF之範圍。子分段之數目m1、m2、m3和每個子分段N1、N2、N3中單位電阻器之數目係能被設定以最小化一所欲誤差函數。

此未緩衝之經分段R-DAC類型的更多細節係被提供在由Motamed,A.於2010年2月26日提申之名稱為「具有開關電流降低的未緩衝之經分段R-DAC」的共同申請美國專利申請案第12/713,841號，其整體係以引用方式納入本文。

圖4係顯示用以建構一電阻性元件串10或子分段的更多細節，其係能被用在圖1的一串式R-DAC、圖2的一分段式R-DAC、圖3中一未緩衝之經分段R-DAC、一R2R陣列、或其它電阻性陣列中。在此實施例中，該串10中的各電阻性元件係由一多晶矽電阻器20所提供。各電阻器20係被夾層在其底下的一擴散井22及/或其上部的一金屬板24之間。一典型實施方式係可使用一下部擴散井22和一上部金屬板24兩者以控制各多晶矽電阻器20的電阻。視所需，其它的金屬板21係對各電阻器20之間的開關(未圖式)提供一連接路徑。

電壓V1_T至VN_T係被施加至N個上部金屬板24，而電壓V1_W至VN_W係被施加至N個下部擴散井22。該些電壓中各者係在電路運作前或期間被設定至一最佳數值。例如：在一製造測試程序期間，該些電壓係能被決定且接著係以永久非揮發性記憶體的某一形式進行儲存。在其它實施例中，該些電壓係亦能被決定作為一開機或背景校準過程的一部分且係被儲存在揮發性記憶體中。優選為，該些電壓係被儲存在與該電阻器串10相同的晶片上。取決於電阻器20的電壓係數，所儲存的該些電壓係能完整或部分補償且移除該等電阻器20之間的隨機不匹配。

該等電壓V1_T至VN_T和V1_W至VN_W係能以電荷形式被儲存在一浮動閘極MOS(FMOS)技術的電路中、或以數位數字的形式被儲存在諸如EEPROM或熔絲的一非揮發性記憶體或一些其它非揮發性或揮發性記憶體。在稍後的實施方式中，如下文中作更詳細解釋，一輔助性DAC係能被用來將所儲存的該些數位數字轉換成一類比電壓。

儘管圖4中所示為其中N型井位在一多晶矽電阻性區域20和上部金屬板24下方之一配置，然而一類似結果係亦能以其它電阻性結構來達成。例如：在其中可取用兩多晶矽層的一製程中，一N型井或P型井係能具有所形成在上部的一第一和第二多晶矽層。該第一多晶矽層(亦即：被夾層在其它兩層之間的層)係使用作為該電阻層、且多個調整電壓係被施加至該井和該第二多晶矽層。

在此使用一兩多晶矽層製程之另一配置中，一結構係由一第一多晶矽層、一第二多晶矽層和一第一金屬層所組成。該第二多晶矽層係充當該電阻性元件、且該等調整電壓係被施加至該第一多晶矽層和該金屬層。

因此，任何夾層或開放面結構一般來說係能運作，只要介在中間的層被用作為電阻且該層在一適合施加電壓範圍上展示一可用電壓係數。

圖5係使用一輔助性DAC以提供所儲存的類比控制電壓之一個實例。在此，完整的數位至類比轉換器300係由一分段型R-DAC 200(諸如圖3中所示)和一相關緩衝器電路250所組成。介面邏輯係接受該等數位輸入位元且提供該些位元中N個以由該分段型R-DAC 200進行轉換。其它輸入位元係提供於測試模式來存取記憶體200以用於程式化所儲存位元。該記憶體220係提供輸入至該輔助性DAC 210。該輔助性DAC係包含S/2^m1的一交叉點開關212和一電壓產生器214兩者。該輔助性DAC 216係提供輸入至該第一分段210的2^m1個電阻性元件。

如圖6中更具體顯示，該交叉點開關212係從該參考電壓產生器214接受S個輸入電壓，且係於一解碼器與開關控制電路280處提供2^m1個輸出電壓。

在一較佳實施例中，該S個輸入電壓係驅動一開關283陣列282。該等各種開關283之設定係受控於自該記憶體200所提供的2^m1 log ₂ S個輸入位元。

圖5和6所示電路係因此能提供單一電壓至該第一分段210中的2^m1個電阻性元件各者。假如設計為例如將控制電壓施加至上部金屬板24和擴散井22兩者，則此電路係完全一樣。

操作上，該DAC 200係所示為一分段型R-DAC，儘管不是必要。該第一分段係包括2^m1個電阻器且接收m1個輸入位元。該第二分段係包括2^m1個電阻器且接收m2個輸入位元，以及如此繼續下去。在一分段型R-DAC之一較佳實施例中，所儲存的調整電壓係經施加以僅微調該第一分段210的電阻器。該參考電壓產生器214係產生相異的S個電壓位準。交叉點開關矩陣212係挑選該S個電壓位準中一適當電壓位準且予以路由繞送至該第一分段210的電阻器各者。將理解到對於開關矩陣212之替代實施方式係可行。

在一個實施方式中，適當的控制電壓係在一校準模式中被決定。此校準模式係能在該晶片的一製造測試程序期間被致能、或者係亦能在實地上就需求來實行。在前述任一案例中，該測試的結果係被儲存在晶載記憶體222中。一最終測試校準方式係需要非揮發性的記憶體220。

然而，一揮發性記憶體係能在該校準操作在實地上就需求來實行時予以使用。當該測試過程就需求來實行時(諸如在實地上的一背景模式中)，電阻中的微調係能進行以響應周圍條件。例如：當周圍操作溫度發生改變時，該校準過程係能進行以響應溫度改變(諸如經由一熱敏電阻參考或以其它方式)。

用以提供如圖4中多晶矽結構之一等效最後結果的其它電阻性電路元件實例係被顯示在圖7A、7B和7C中。再圖7A之實施例中，一P型井係被形成在一磊晶基極層。一場效氧化物或淺溝渠隔離(STI)層接著係被形成在該P井的上部，一P多晶矽層接著係被形成在一上部表面上。依此方式，該多晶矽層對基板的電壓係控制該多晶矽下方的一薄空乏區。此空乏係調變多晶矽電阻器的有效電氣厚度。

能達成相同結果之其它結構係被顯示在圖7B和7C中，其分別為N型內埋層(MBL)、高電壓N型井(2)、以及一N型井或P型井。

圖8A、8B和8C係使用MOS電晶體結構之另一種實施方式的實例。圖8A係一NMOS結構的一實例，而圖8B係一示範性PMOS結構。

該些實施方式中各者係產生一電場以控制一電阻，其係使用一源極一汲極及/或本體終端結構來建立。該MOS電晶體係能被實施成一空乏模式或增強型模式的元件。

就圖8A之案例中，一磊晶層係提供一集成本體，其中所形成之一P型井係由用以形成各別源極/本體和汲極終端的上部STI、P+、和N+區域所環繞。在上部上所形成之一N-多晶矽層細充當一閘極。在此案例中，該NMOS元件係變為一空乏模式元件。換句話說，在閘極氧化物下方係存在一電荷通道，其中該閘極氧化物係有效充當一導電板以連接該源極/基極終端和該汲極終端。當該等源極和汲極經短路一起時，所施加至該等源極和汲極之一電壓係將出現在該閘極底下所形成的通道且藉此對其電阻進行調變。

圖8B係一類似的NMOS結構。具有(在15埃的一範圍中)接近1/50之一最小閘極的一薄氧化物厚度層係在該閘極底下造成一空乏區。此文中的一非集成本體結構係需要STI定義P+區域島和N+區域島以形成總體、源極、汲極終端。該閘極終端之形成係類似圖8A的實施方式。

圖8C係圖8A和8B之結構的一高階視圖。

如上文所提，第一分段之電阻器匹配係最為關鍵且主要對對低電壓輸入擾動最為敏感。因此，一多重分段R-DAC之較佳實施例中，精確控制該第一分段中各元件的電阻係僅為必須的。此外，具有相同標稱電阻數值但不同實體區域的單位電阻器係亦能被用於一多重分段R-DAC中的不同分段。此作用係能進一步最佳化線性度相對晶粒面積的折衷。較佳線性度、較佳匹配且因此較大晶粒面積通常係提供更為準確的電阻。然而，為改善線性度而不過度增加晶粒面積，經由控制電壓係數之精細電阻校準方案係如本文所述般使用。於是，各個子分段之電阻係亦能藉由施加一電場至各種電阻器結構而受到影響且發生調變，而以比原本所需還要小的一實體空間來改善電阻性元件的準確性。

使用本文中所述之係數校準方案，INL位準係以大約0.09%之經舒緩的單位電阻器匹配作用來達成。為達成一等效改善不沒有電壓校準，吾人係必須以超過2倍數來增加電阻器的面積。由於電阻器之電壓係數為一弱效應(weak effect)，只要初始電阻器匹配作用好過14或15個位元位準，本文中所解釋之電壓係數校準方法係一有效技術。

對於V1_T至VN_T和V1_W至VN_W之所儲存電壓係能在一測試過程中予以決定。在該測試過程期間，多個數位輸入係能從一全0狀態斜坡向上至一全1狀態。生成的類比輸出電壓接著係能被測量。在其中所有電阻器業已相等之一完美的R-DAC中，升成的斜坡係將具有完美線性。偏離一理想線性特徵之偏差值(亦即一INL曲線)接著係能藉由將理想預期結果減去所測量結果而予以取得。此偏差值接著係被用來決定要被施加至該電阻器串中金屬和擴散井部分各者的電壓數值。

藉著上文所述架構，修正其他類型之電阻器串錯誤係亦可行。例如：即使不存在電阻器錯誤且其中所有電阻器皆完美，其他現象之修正係能予以提供。具體來說，多晶矽所實施電阻器之電阻值取決於一電壓係數係為人熟知，該電壓係數係為多晶矽電壓和基板電壓之間的一差異函數。一典型電壓函數係可為0.05%以指出何時多晶矽對基板電壓增加1伏特進而電阻值將改變0.05%。上文所述架構係亦能修正電壓函數上的該些錯誤。於該電阻串內，該電阻串之下部處的電阻器對該基板所經歷的電壓差典型係比該電阻串之上部處更低。例如：圖1中電阻串之上部處的電阻器偏離其標稱數值的偏差值係超過R₀偏離其標稱數值的偏差值。這是由於作為改變速率之電壓係數對於電阻器兩者來說皆相等、而該些係數所要相乘之電壓卻不同。

應該了解到：替代性實施例係亦屬於此技術的範疇內。因此，並非將下部擴散井22和金屬板24應用至各個多晶矽分段，而是藉由其它方式來建立電場以調整各個分段係亦可行的。例如：一第二多晶矽分段係能被設置成沿著各個個別的多晶矽分段20之側邊(圖4中未圖示)。一電壓接著係能被施加至該第二多晶矽分段以建立一電場、且據此在個別的電阻值上產生一改變。

10．．．電阻性元件(電阻器)串

20．．．多晶矽電阻器/電阻性區域

21．．．金屬板

22．．．(下部)擴散井

24．．．(上部)金屬板

100．．．三分段的緩衝型R-DAC

110．．．第一分段

120．．．第二分段

130．．．第三分段

140-1-n~n-1．．．子分段

140-2-m．．．子分段

140-3-0．．．子分段

150-1~2．．．電壓緩衝器

160-1~2．．．電壓緩衝器

200．．．未緩衝型DAC/分段型R-DAC

210．．．第一分段/第一串

212．．．交叉點開關(矩陣)

214．．．參考電壓產生器

216．．．輔助性DAC

220．．．第二分段/記憶體

222．．．晶片記憶體

230．．．第三分段

250．．．輸出緩衝器電路

280．．．解碼器與開關控制電路

282．．．陣列

283．．．開關

300．．．數位至類比轉換器

R,R_U．．．單位電阻器

R₀~R_N．．．電阻性電路元件

R_I,R_II．．．雙子分段電阻

SW_II-Up,SW_II-Dn．．．開關

SW_III-Up,SW_IUI-Dn．．．無切換

V₀~V_N-1．．．節點

V1_W~VN_W,V1_T~VN_T．．．電壓

本發明前述內容和其它目標、特色與優勢係業已自前述本發明較佳實施例並伴隨後附圖式的更詳細說明中所理解，其中類似的元件符號係參照遍及不同視圖的部件。該等圖式係未必以比例繪製，反而以例示本發明原則作強調。

圖1係一簡易電阻串式(R-string)DAC。

圖2係在各分段間使用緩衝器的一示範性分段型DAC。

圖3係一未緩衝之分段型DAC的一實例。

圖4係以經串聯連接之多晶矽電阻器所建構的一子分段區之一實例。各電阻性元件係具有在底下的擴散井和在上部的金屬板以提供整個電阻的控制。

圖5係一分段型DAC的一方塊圖，所顯示一輔助性DAC係包含一參考電壓產生器和交叉點開關以在讀取自一非揮發性記體時施加該參考電壓。

圖6係圖6交叉點開關的一更詳細視圖。

圖7A、7B和7C係例示能被用來提供電阻性元件之各種類型的結構。

圖8A、8B和8C係更詳細例示兩個不同結構的電阻性MOS電晶體。

20．．．多晶矽電阻器/電阻性區域

21．．．金屬板

22．．．(下部)擴散井

24．．．(上部)金屬板

V1_W~VN_W,V1_T~VN_T．．．電壓

Claims (21)

1. 一種數位至類比轉換器裝置，其係包括：複數個電阻性元件，其等係經連接成一串；複數個電場應用器電路，各者係被耦合至該等電阻性元件中一對應者，使得至少兩個電阻性元件具有與之耦合的一電場應用器電路，該等電場應用器電路係響應一對應控制電壓來產生一電場以調整一電壓係數、且因此用於調整分別經過耦合之電阻性元件的電阻值；一控制電壓產生器，用於將多個控制電壓施加至該複數個電場應用器電路，使得各控制電壓係彼此相獨立，其中該控制電壓產生器係進一步包括：一記憶體，用於儲存用以表示該等控制電壓之數位資訊；以及一輔助性的數位至類比轉換器，經耦合以自該記憶體接收該數位資訊、且為各別電壓源中各者產生該等控制電壓。
2. 如申請專利範圍第1項之數位至類比轉換器裝置，其中該等電阻性元件各者係包括多晶矽電阻器分段、且該等電場應用器電路係包括：一擴散井，設置在複數個多晶矽電阻器分段各者的下方；以及一金屬井，設置在該等多晶矽電阻器分段各者的上方。
3. 如申請專利範圍第2項之數位至類比轉換器裝置，其中該擴散井係一N型井或一P型井。
4. 如申請專利範圍第1項之數位至類比轉換器裝置，其中該等電阻性元件各者係包括多晶矽電阻器分段、且該等電場應用器電路係包括：一第二多晶矽分段，設置在複數個多晶矽電阻器分段各者的下方；以及一金屬井，設置在該等多晶矽電阻器分段各者的上方。
5. 如申請專利範圍第1項之數位至類比轉換器裝置，其中該等電阻性元件各者係包括多晶矽電阻器分段、且該等電場應用器電路係包括：一擴散井，設置在複數個多晶矽電阻器分段各者的下方；以及一第二組多晶矽分段，設置在該等多晶矽電阻器分段各者的上方。
6. 如申請專利範圍第5項之數位至類比轉換器裝置，其中該擴散井係一N型井或一P型井。
7. 如申請專利範圍第1項之數位至類比轉換器裝置，其中該數位至類比轉換器係一電阻器串、經分段之緩衝型R-DAC、經分段之未緩衝型R-DAC、或R2R DAC。
8. 如申請專利範圍第1項之數位至類比轉換器裝置，其中數位至類比轉換器係分段型R-DAC且僅有第一分段之電阻性元件被耦合至電場應用器電路以供調整其電阻值。
9. 如申請專利範圍第1項之數位至類比轉換器裝置，其中電阻性元件更包括部分的金氧半導體(MOS)電晶體。
10. 如申請專利範圍第9項之數位至類比轉換器裝置，其中的電阻性元件係進一步包括：一場效氧化物區域及/或淺溝渠隔離(STI)區域中至少一者，以在該MOS電晶體的一閘極底下形成一空乏區。
11. 如申請專利範圍第9項之數位至類比轉換器裝置，其中的電阻性元件係進一步包括：一場效氧化物層，放置在一P型井內側所形成的一NMOS型電晶體上。
12. 如申請專利範圍第9項之數位至類比轉換器裝置，其中的電阻性元件係進一步包括：一場效氧化物層，放置在一PMOS型電晶體上。
13. 如申請專利範圍第1項之數位至類比轉換器裝置，其係另外包括：控制電路系統，以在一製造測試程序期間決定用來代表該等控制電壓的數位資訊。
14. 如申請專利範圍第1項之數位至類比轉換器裝置，其係另外包括：控制電路系統，以在該數位至類比轉換器運作期間決定用來代表該等控制電壓的數位資訊。
15. 一種用於操作一數位至類比轉換器裝置之方法，其係包括：將複數個電場施加至複數個電阻性元件中一對應者，使得至少兩個電阻性元件具有所隨附施加的一電場；響應一對應控制電壓來產生該等電場以獨立調整該等電阻性元件中各者的電壓係數；將表示控制電壓之數位資訊儲存在一記憶體中：以及將記憶體中所儲存資訊從所導出的控制電壓轉換成多個類比電壓。
16. 如申請專利範圍第15項之方法，其中該儲存資訊之步驟係被實行在一製造測試程序期間，且該記憶體係一非揮發性記憶體。
17. 如申請專利範圍第15項之方法，其中該儲存資訊之步驟係被實行在該數位至類比轉換器運作期間，且該記憶體係一揮發性記憶體。
18. 如申請專利範圍第15項之方法，其中該儲存資訊之步驟係被實行在該數位至類比轉換器運作期間，且該記憶體係一非揮發性記憶體。
19. 如申請專利範圍第15項之方法，其中該將所儲存資訊轉換成一控制電壓之步驟係進一步包括：經由一開關矩陣來挑選控制電壓。
20. 如申請專利範圍第15項之方法，其中該轉換所儲存資訊之步驟係包括：依據周圍溫度來調整該等控制電壓。
21. 如申請專利範圍第15項之方法，其中該數位至類比轉換器係分段型R-DAC、且僅有第一分段之電阻性元件係受到該施加複數個電場之步驟的影響。