WO2006106571A1 - 半導体装置及び基準電圧生成方法 - Google Patents

半導体装置及び基準電圧生成方法 Download PDF

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Yoshihiro Tsukidate
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Spansion Llc
Spansion Japan Limited
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators

Definitions

  • the present invention relates to a semiconductor device, and in particular, a semiconductor device that generates a reference level at the time of reading or writing by using a reference cell provided separately from a memory cell, and performs writing of data to the memory cell and determination of read data. About.
  • reading is performed separately from the memory cell, and a memory cell for reference at the time of reading the memory cell is provided.
  • a core cell, a first internal reference cell, and a second internal reference cell are provided in the core cell region for storing data, and the reference voltage is output from the outputs of the first internal reference cell and the second internal reference cell.
  • the core cell force is read and the reference data is compared with the read data to determine whether the data is 0 or 1.
  • the core cell is deteriorated by rewriting or erasing data.
  • a flash memory since information is stored according to the amount of charge stored in the charge storage layer, there is a deterioration phenomenon that the charge is lost over time. Therefore, by providing a reference cell in the core cell region, the data deterioration characteristics of the core cell data and the reference cell data can be made the same.
  • the reference cell erased together with the core cell is reset after erasure.
  • FIG. 1 shows threshold voltage distributions of the first internal reference cell and the second internal reference cell. Since there are multiple first and second reference cells, the threshold value has a certain width. Therefore, the reference voltage Vr ef generated from the average current when these are read out also has a certain width. Therefore, the reference voltage Vref can be made the same as the amount of change in the threshold voltage due to the deterioration of the core cell, but the read margin (A MGO, A MGl) is reduced.
  • an external reference cell 104 is further provided as shown in FIG. 2, so that the first and second internal reference cells 102 and 103 and the external reference cell 104 are connected.
  • the force also generates the reference voltage Vref. Since the external reference cell 104 does not rewrite data, it does not change with time. Moreover, since this is composed of one memory cell, the threshold does not have a distribution width. Therefore, by setting the average of the outputs of these three internal reference cells to the reference voltage Vref, it is possible to narrow the distribution of threshold voltages of virtual reference cells and to read data correctly.
  • the virtual reference cell threshold voltage distribution is the sum of the voltage distributions of all reference cells used to generate the reference voltage, and is considered to be the threshold voltage distribution of one virtual reference cell. is there.
  • Patent Document 1 Japanese Patent Publication No. 2004-110881
  • the reference voltage Vref also generates the output of the external reference cell that does not change with time, and the output and force of the first reference cell and the second reference cell that change with time. Due to the change over time due to rewriting of the first reference cell and the second reference cell, the reference cell of '0' data approaches the voltage output by the external reference cell by AV2, and the reference cell of '1' data When the power is moved away from the voltage output by the external reference cell by ⁇ VI, the virtual reference cell distribution is
  • the present invention has been made in view of the above circumstances, and a semiconductor device and a reference voltage that can set an optimum reference voltage in accordance with the amount of change with time of an internal reference cell.
  • An object is to provide a pressure generation method.
  • the semiconductor device of the present invention includes at least one reference cell and at least two current mirror circuits, and at least a voltage depending on a current flowing through the at least one reference cell is reduced.
  • the cascode circuit that outputs to one output path, and a switch that selectively connects the at least two output paths to a predetermined output end.
  • a semiconductor device includes at least one internal reference cell provided in a core cell region, at least one external reference cell provided outside the core cell region, and at least two current mirror circuits.
  • a first cascode circuit that outputs a first voltage dependent on a current flowing through the at least one internal reference cell to at least two first output paths, and the selected first voltage is defined.
  • a first switch that selectively connects the at least two first output paths to the predetermined output terminal, and a current flowing through the at least one external reference cell.
  • a second cascode circuit for converting to the second voltage.
  • the second cascode circuit includes at least two power lent mirror circuits, generates the second voltage from a current flowing through the at least one external reference cell, and Output second voltage to at least two second output paths
  • the semiconductor device may include a second switch that selectively connects the at least two second output paths and the predetermined output end. Therefore, it is possible to increase or decrease the number of voltage outputs without increasing the number of external reference cells.
  • the at least two first output paths and the at least two second output paths are short-circuited! Since these output paths are short-circuited, the output force of these paths can also generate a reference voltage.
  • the at least one internal reference cell includes a first internal reference cell having a data 0 state and a second internal reference cell having a data 1 state,
  • One external reference cell may have an intermediate state between data 0 and data 1. Therefore, the data written in the core cell can be read with high accuracy.
  • the semiconductor device having the above configuration includes a sense amplifier that compares an output from the core cell with a reference voltage that is an average of outputs from the predetermined output terminals, and reads data stored in the core cell. It is good to have. Therefore, it is possible to accurately determine the data read from the core cell force.
  • the semiconductor device having the above configuration may include a control circuit that controls the first switch and the second switch and changes the reference voltage to compensate for secular change. Therefore, it is possible to generate a reference voltage corresponding to the change characteristics of the reference cell over time.
  • the reference voltage generation method of the present invention includes a step of generating a voltage from a current flowing in the reference cell and outputting the voltage to at least two output paths, and at least two output paths for obtaining the reference voltage. Selectively connecting to a predetermined output. Therefore, the reference voltage obtained from these voltages can be easily adjusted, and reading can be performed without reducing the margin when reading data from the core cell. The invention's effect
  • FIG. 1 is a diagram showing a change in threshold distribution of a virtual reference cell that generates a reference voltage in a conventional nonvolatile memory.
  • FIG. 2 is a configuration diagram showing a configuration of a conventional nonvolatile memory device.
  • FIG. 3 is a diagram showing a change in threshold distribution of a virtual reference cell that generates a reference voltage in a conventional nonvolatile memory.
  • FIG. 4 is a diagram showing a configuration of a semiconductor device of the present invention.
  • FIG. 5 is a diagram showing a configuration of a cascode circuit.
  • FIG. 6 is a diagram showing another configuration of the cascode circuit.
  • FIG. 7 is a diagram showing a change in threshold distribution of a virtual reference cell that generates a reference voltage in the semiconductor device of the present invention.
  • FIG. 8 is a flowchart showing an operation procedure.
  • the semiconductor device 1 of the present embodiment is a nonvolatile semiconductor device in which two reference cell regions are provided in the core cell region 2 and one reference cell is provided outside the core cell region as shown in FIG.
  • the memory cell in the core cell region 2 is a virtual ground type memory array, and includes an array of memory cells, a lead line, a bit line, and the like, and each memory cell stores 2-bit data.
  • a film in which an oxide film, nitride film, and oxide film are stacked in this order is formed between the control gate and the substrate, and the threshold value is changed by trapping charges in this nitride film to change the data "0" Distinguish from “1 '.”
  • the trap layer such as nitride film is an insulating film, so the charge does not move.
  • a method of recording 2 bits in a cell is sometimes called a mirror bit method, and the cell array 5 may be a memory cell using a floating gate having a polycrystalline silicon force as a charge storage layer.
  • the structure of the memory cell described here is an example, and can be widely applied to semiconductor devices having a configuration in which data of a core cell is determined and read using a reference cell.
  • the first internal reference cell 4 has a data 0 state, for example, and the second internal reference cell 5 has a data 1 state.
  • the external reference cell has an intermediate state between data 0 and data 1! /.
  • the semiconductor device 1 is provided with a reference voltage generation circuit 10, cascode circuits 7 and 8, and a sense amplifier 9.
  • a reference voltage generation circuit 10 selection circuits 11 and 20, cascode circuits 15 and 16, and a control circuit 17 are provided.
  • the cascode circuit 16 (First voltage) is generated. Similarly, the cascode circuit 16 generates a voltage (first voltage) corresponding to the current flowing through the second internal reference cell 5. The cascode circuit 8 generates a voltage (second voltage) corresponding to the current flowing through the external reference cell 6.
  • the output voltage of the cascode circuit 15 is output to the output paths 51 and 52 (first output path). These output paths 51 and 52 are provided with a switch SWAR1 (21) and a switch SWAR2 (22) (first switch), respectively.
  • the switch SWAR1 (21) and the switch SWAR2 (22) are turned on / off by the control circuit 17 and output to the output voltage output terminal 27 of the cascode circuit 15.
  • a switch is provided for each of the output paths 51 and 52.
  • a switch may be provided for only one of the paths.
  • the output voltage of the cascode circuit 16 is output to output paths 53 and 54 (first output path). These output paths 53 and 54 are provided with a switch SWBR1 (23) and a switch SWBR2 (24) (first switch), respectively.
  • the switch SWBR1 (23) and the switch SWBR2 (24) are turned on / off by the control circuit 17 and output to the output voltage force output terminal 27 of the cascode circuit 16. It should be noted that a switch may be provided on only one of the paths in which the output paths 53 and 54 are each provided with a switch.
  • the output voltage of the cascode circuit 8 is output to the output paths 55 and 56 (second output path).
  • These output paths 55 and 56 are each provided with a switch SWXR1 (25) and a switch SWXR2 (26) (second switch).
  • a switch may be provided for only one of the V and shift paths.
  • Cascode circuits 15, 16, 8 by turning on switches SWAR1 (21), SWAR2 (22), SWBR1 (23), SW BR2 (24), SWXR1 (25), SWXR2 (26) in selection circuit 20 Is short-circuited, and a voltage is output to the specified output terminal 27.
  • the reference voltage Vref is generated from the average value of the voltage output to the output terminal 27.
  • the control circuit 17 includes, for example, a non-volatile trimming memory cell, and presets the information in the trimming memory cell in accordance with the deterioration characteristics of the memory cell obtained at the time of product evaluation.
  • the switches SWAX12, SWAB13, SWBX14 in the selection circuit 11 and the switches SWAR1, SWAR2, SWAR1, SWAR2, SWXR1, SWXR2 in the selection circuit 20 are controlled to be turned on / off. Therefore, after the product is shipped, the on / off state of the predetermined switch is determined by the trimming memory cell.
  • a part of the core cell may be used as the trimming memory cell.
  • the sense amplifier 9 is a signal obtained by converting the reference voltage Vref from the reference voltage generation circuit 10 and the data output (current) from the core cell 3 into current-voltage converted by the cascode circuit 7 (any memory cell power in the core cell 3). Compared with the read data voltage (voltage determined by the threshold value of the memory cell from which data is read), it is determined whether the read data output from the core cell 3 is “0” or “1”. To do.
  • FIG. 5 shows the configuration of the cascode circuit 15. Since the other cascode circuits 8 and 16 have the same configuration as the cascode circuit 15, their description is omitted.
  • the cascode circuit 15 includes a p-channel MOS transistor 30 and an n-channel MOS transistor 31 connected in series, and a first internal reference cell 4 connected to the source side of the nMOS transistor! / RU Further, the gate electrode of the p-channel MOS transistor 33 and the gate electrode of the pMOS transistor 34 are connected to the gate electrode of the p-channel MOS transistor 30 to constitute a current mirror circuit.
  • the voltage of the node 35 which is the connection point between the p-channel MOS transistor 30 and the n-channel MOS transistor 31, varies depending on the current I flowing through the internal reference cell. That is, When the current I flowing through the internal reference cell increases, the voltage at the node 35 decreases, and when the current amount I flowing through the internal reference cell decreases, the voltage at the node 35 increases.
  • This voltage change at node 35 is transmitted to SA1 and SA2 on the drain side of ⁇ -channel MOS transistors 33 and 34 by a current mirror circuit.
  • a constant current source of IL is connected to SA1 and SA2 as a load.
  • the constant current source is a resistor having a polysilicon force, for example.
  • a switch SWAR1 controlled by the control circuit 17 is placed between the SA1 and the output terminal, and a switch SWAR2 controlled by the control circuit 17 is placed between the SA2 and the output terminal.
  • a switch SWAR1 and SWAR2 By closing switches SWAR1 and SWAR2, the output of other cascode circuits 16 and 8 and the averaged reference voltage Vref are output to sense amplifier 9. Note that only one of the switches SWAR1 and SWA R2 may be formed.
  • the reference voltage Vref corresponding to the characteristics of the internal reference cell can be created by switching on / off the switches SWAR1, SWAR2, SWBR1, SWBR2, SWXRl, and SWXR2. For example, by turning on the switches SWAR1, SWAR2, SWBR1, and SWBR2 and the switch SWXR1 of the external reference cell, twice the current that flows in the first reference cell 4 and twice that that flows in the second reference cell 5 A reference voltage Vref is generated, which is the current and a current that is 1x the current that flows to the external reference cell.
  • FIG. 6 shows a modification of the cascode circuit 15.
  • MOS transistors 36, 37, 38, and 39 are provided on the Vcc power supply side of the p-channel MOS transistors 33 and 34 and the Vss power supply side of the constant current source IL. These MOS transistors have the same function as switches SWAR1 and SWAR2. In this configuration, since the parasitic capacitance caused by the switch is not attached to the node of the reference voltage Vref, a highly accurate Vref can be generated.
  • the MOS transistor may be formed only on either the SA1 side or the SA2 side.
  • the reference voltage Vref can be easily adjusted according to the degree of deterioration of the first internal reference cell 4 and the second internal reference cell 5 due to changes over time. Therefore, the reference voltage Vref without increasing the number of reference cells can be changed with time, and reading can be performed without reducing the margin.
  • the control circuit 17 selects and turns on the switch to be turned on among the switches of the selection circuit 20 according to the deterioration characteristics of the memory cell obtained at the time of product evaluation.
  • the first and second internal reference cells 4 and 5 and the external reference cell 6 are selected to pass a cell current (step S2), and this current is passed through the cascode circuits 15, 16, and 8, respectively. Convert to voltage (step S3).
  • the switch-on path is connected to the output terminal 27 shown in FIG. 4, and the reference voltage Vref is generated from the outputs of the first and second internal reference cells 4 and 5 and the external reference cell 6 (step S4). .
  • the reference voltage Vref is compared with the voltage converted value of the current flowing through the core cell 3, and the data written in the core cell 3 is determined (step S5).

Landscapes

  • Read Only Memory (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

　本発明の半導体装置は、第１の内部リファレンスセル４、第２の内部リファレンスセル５、外部リファレンスセル６と、少なくとも２つのカレントミラー回路を備え、リファレンスセルに流れる電流から、該電流に応じた基準電圧を少なくとも２つの出力経路に出力するカスコード回路１５、１６、８と、少なくとも２つの出力経路のそれぞれに設けられ、基準電圧を出力する出力経路を選択するスイッチＳＷＡＲ１，ＳＷＡＲ２，ＳＷＢＲ１，ＳＷＢＲ２，ＳＷＸＲ１，ＳＷＸＲ２とを有している。従って、リファレンスセルを増やすことなく、基準電圧の出力数を増やしたり、減らしたりすることができる。このため、これらの基準電圧から求める判定電圧の調整が容易となり、コアセル３からのデータの読み出しのときに、マージンを減らすことなく読み出しを行うことができる。

Description

半導体装置及び基準電圧生成方法
技術分野
[0001] 本発明は半導体装置に関し、特にメモリセルとは別に設けたリファレンスセルにより 読み出し時や書き込み時の基準レベルを作成し、メモリセルへのデータの書き込み や読み出したデータの判定を行う半導体装置に関する。
背景技術
[0002] 半導体装置、特に不揮発性メモリの場合、メモリセルとは別に読み出し、メモリセル の読み出し時のリファレンス用のメモリセルが設けられている。例えば、データを記憶 するコアセル領域内に、コアセルと、第 1の内部リファレンスセルと第 2の内部リファレ ンスセルとを設け、第 1の内部リファレンスセルと第 2の内部リファレンスセルとの出力 から基準電圧を生成し、コアセル力 読み出したデータとこの基準電圧とを比較する ことで、データが 0であるの力、 1であるのかを判定している。
[0003] コアセルは、データの書き換えや消去によって劣化が起こる。フラッシュメモリの場 合は、電荷蓄積層に蓄えられた電荷の量によって情報を記憶するため、経時的に電 荷が抜けてしまうという劣化現象がある。よって、コアセル領域にリファレンスセルを設 けることで、コアセルのデータとリファレンセルのデータのデータ劣化特性を同じにす ることができる。コアセルと一緒に消去されたリファレンスセルは、消去後に再設定さ れる。
[0004] 図 1に第 1の内部リファレンスセルと第 2の内部リファレンスセルとの閾値電圧の分布 を示す。第 1と第 2のリファレンスセルはそれぞれ複数あるため、閾値に一定の幅を持 つことになる。よって、これらを読み出したときの平均電流から生成される基準電圧 Vr efも同様に一定の幅を持つことになる。従って、基準電圧 Vrefは、コアセルの劣化に よる閾値電圧の変動量と同様にできる反面、読み出しマージン（A MGO、 A MGl) が少なくなつてしまう。
[0005] そこで、特許文献 1では、図 2に示すように外部リファレンスセル 104をさらに設けて 、第 1及び第 2の内部リファレンスセル 102、 103と、外部リファレンスセル 104との出 力力も基準電圧 Vrefを生成して 、る。外部リファレンスセル 104ではデータの書き換 えが行われないので、経時変化を起こさない。また、これは一つのメモリセルによって 構成するため、閾値に分布幅を持たない。従って、これら 3つの内部リファレンスセル の出力の平均を基準電圧 Vrefとすることで、仮想的なリファレンスセルの閾値電圧の 分布を狭くすることができ、データを正しく読み出すことができるとしている。なお、仮 想的なリファレンスセルの閾値電圧の分布とは、基準電圧の生成に使用するすべて のリファレンスセルの電圧分布をまとめて 1つの仮想的なリファレンスセルの閾値電圧 の分布に見立てたものである。
[0006] 特許文献 1 :日本国特許公開公報 特開 2004— 110881号公報
発明の開示
発明が解決しょうとする課題
[0007] し力しながら、リファレンスセルごとの経時変化による変動量は一定ではないため、 外部リファレンスセルを設けても読み出し時のマージンが減ってしまうという問題は依 然として残っている。
[0008] 基準電圧 Vrefは、経時変化のない外部リファレンスセルの出力と、経時変化の起こ る第 1のリファレンスセル及び第 2のリファレンスセルの出力と力も生成される。第 1のリ ファレンスセルと第 2のリファレンスセルの書き換えによる経時変化によって、 '0，のデ ータのリファレンスセルが AV2だけ外部リファレンスセルの出力する電圧に近づき、 ' 1 'のデータのリファレンスセルが Δ VIだけ外部リファレンスセルの出力する電圧から 遠ざ力つた場合、仮想的なリファレンスセルの分布は、
AV3= ( AVl + AV2) /3
だけ劣化する。
[0009] ここで、図 3に示すように AV2の変動が大きかった場合、仮想的なリファレンスセル の分布は、外部リファレンスセルの電圧の影響によって余り大きな変動をしないので 、 '0，のデータのリファレンスセルの分布が仮想的なリファレンスセルの分布に近づき 、これらの間のマージン（図 3に示す A MGO)が無くなってしまうという問題が生じる。
[0010] 本発明は上記事情に鑑みてなされたものであり、内部リファレンスセルの経時変化 の変動量に応じて最適な基準電圧を設定することができる半導体装置及び基準電 圧生成方法を提供することを目的とする。
課題を解決するための手段
[0011] かかる目的を達成するために本発明の半導体装置は、少なくとも 1つのリファレンス セルと、少なくとも 2つのカレントミラー回路を備え、前記少なくとも 1つのリファレンス セルに流れる電流に依存する電圧を少なくも 2つの出力経路に出力するカスコード 回路と、前記少なくとも 2つの出力経路を、定められた出力端に選択的に接続するス イッチとを有する構成としている。このように本発明は、リファレンスセルを増やすこと なぐ電圧の出力数を増やしたり、減らしたりすることができる。従って、これらの電圧 力 求める基準電圧の調整が容易となり、コアセルからのデータの読み出しのときに 、マージンを減らすことなく読み出しを行うことができる。
[0012] 本発明の半導体装置は、コアセルの領域内に設けられた少なくとも 1つの内部リフ アレンスセルと、前記コアセルの領域外に設けられた少なくとも 1つの外部リファレンス セルと、少なくとも 2つのカレントミラー回路を備え、前記少なくとも 1つの内部リファレ ンスセルに流れる電流に依存する第 1の電圧を少なくも 2つの第 1の出力経路に出力 する第 1のカスコード回路と、選択された前記第 1の電圧を前記定められた出力端に 出力するため、前記少なくとも 2つの第 1の出力経路を、前記定められた出力端に選 択的に接続する第 1のスィッチと、前記少なくとも 1つの外部リファレンスセルに流れる 電流を第 2の電圧に変換する第 2のカスコード回路とを有する構成としている。このよ うに本発明は、内部リファレンスセルや外部リファレンスセルを増やすことなぐ電圧の 出力数を増やしたり減らしたりすることができる。内部リファレンスセルは経時変化に よって劣化する力 リファレンスセルによって劣化度合いが異なるため、リファレンスセ ルから読み出される電圧も変動する。このため、複数のリファレンスセル力ゝらの電圧か ら生成される基準電圧も一定しない。そのため、電圧の出力数を増やしたり減らしたり して基準電圧を調整することで、コアセル力ものデータの読み出しのときに、マージン を減らすことなく読み出しを行うことができる。
[0013] 上記構成の半導体装置において、前記第 2のカスコード回路は、少なくとも 2つの力 レントミラー回路を備え、前記少なくも 1つの外部リファレンスセルに流れる電流から 前記第 2の電圧を生成し、前記第 2の電圧を少なくとも 2つの第 2の出力経路に出力 し、前記半導体装置は、前記少なくとも 2つの第 2の出力経路と、前記定められた出 力端とを選択的に接続する第 2のスィッチを備えているとよい。従って、外部リファレ ンスセルを増やすことなぐ電圧の出力数を増やしたり減らしたりすることができる。
[0014] 上記半導体装置において、前記少なくとも 2つの前記第 1の出力経路と、前記少な くとも 2つの前記第 2の出力経路とは短絡されて!、るとよ!、。これらの出力経路が短絡 されていることで、これらの経路の出力力も基準電圧を生成することができる。
[0015] 上記半導体装置において、前記少なくとも 1つの内部リファレンスセルは、データ 0 の状態を有する第 1の内部リファレンスセルと、データ 1の状態を有する第 2の内部リ ファレンスセルとを含み、前記少なくとも 1つの外部リファレンスセルは、データ 0とデ ータ 1との中間の状態を有しているとよい。従って、コアセルに書き込まれたデータを 精度よく読み出すことができる。
[0016] 上記構成の半導体装置において、前記コアセルからの出力と、前記定められた出 力端の出力の平均である基準電圧とを比較し、前記コアセルに格納されたデータを 読み出すセンスアンプを備えているとよい。従って、コアセル力 読み出したデータの 判定を精度よく行うことができる。
[0017] 上記構成の半導体装置において、前記第 1のスィッチと前記第 2のスィッチとを制 御し、経年変化を補償するため前記基準電圧を変更する制御回路を有しているとよ い。従って、リファレンスセルの経時変化の特性に応じた基準電圧を生成することが できる。
[0018] 本発明の基準電圧生成方法は、リファレンスセルに流れる電流カゝら電圧を生成して 少なくとも 2つの出力経路に出力するステップと、基準電圧を得るために、前記少なく とも 2つの出力経路を定められた出力端に選択的に接続するステップとを備えている 。従って、これらの電圧から求める基準電圧の調整が容易となり、コアセルからのデ ータの読み出しのときに、マージンを減らすことなく読み出しを行うことができる。 発明の効果
[0019] 本発明は、内部リファレンスセルの経時変化に応じて最適な判定電圧を設定するこ とがでさる。
図面の簡単な説明 [0020] [図 1]従来の不揮発性メモリにおいて、基準電圧を発生する仮想的なリファレンスセ ルの閾値分布の変化を示す図である。
[図 2]従来の不揮発性メモリ装置の構成を示す構成図である。
[図 3]従来の不揮発性メモリにお ヽて、基準電圧を発生する仮想的なリファレンスセ ルの閾値分布の変化を示す図である。
[図 4]本発明の半導体装置の構成を示す図である。
[図 5]カスコード回路の構成を示す図である。
[図 6]カスコード回路の他の構成を示す図である。
[図 7]本発明の半導体装置において、基準電圧を発生する仮想的なリファレンスセル の閾値分布の変化を示す図である。
[図 8]動作手順を示すフローチャートである。
発明を実施するための最良の形態
[0021] 添付図面を参照しながら本発明を実施するための最良の形態について説明する。
実施例
[0022] まず、図 4を参照しながら本実施例の構成を説明する。本実施例の半導体装置 1は 、図 4に示すようにコアセル領域 2に 2つのリファレンスセル領域を設けると共に、コア セルの領域外に 1つのリファレンスセルを設けた不揮発性の半導体装置である。コア セル領域 2のメモリセルは、仮想接地型のメモリアレイであり、メモリセルの配列、ヮー ド線、ビット線等を含み、各メモリセルに 2ビットのデータを記憶する。コントロールゲー トと基板との間に、酸化膜、窒化膜、酸ィ匕膜の順に積層した膜を形成し、この窒化膜 に電荷をトラップさせることでしきい値を変化させて、データ" 0"ど '1"とを区別する。 窒化膜等のトラップ層は絶縁膜のため、電荷は移動しない。トラップ層の両端に電荷 を蓄えることで 1セルに 2ビットを記録することができる。 1セルに 2ビットを記録する方 式をミラービット方式と呼ぶこともある。また、セルアレイ 5は、電荷を蓄える層として、 多結晶シリコン力もなるフローティングゲートを用いるメモリセルであっても良い。なお 、ここに挙げたメモリセルの構造は、一例であってリファレンスセルを用いてコアセル のデータを判定して読み出す構成の半導体装置に対して幅広く適用することができ る。 [0023] 第 1の内部リファレンスセル 4は、例えばデータ 0の状態を有しており、第 2の内部リ ファレンスセル 5は、データ 1の状態を有している。また外部リファレンスセルは、デー タ 0とデータ 1との中間の状態を有して!/、る。
[0024] また、この半導体装置 1には、基準電圧発生回路 10と、カスコード回路 7、 8と、セン スアンプ 9とが設けられている。基準電圧発生回路 10内には、選択回路 11、 20と、 カスコード回路 15、 16と、制御回路 17とが設けられている。
[0025] 選択回路 11におけるスィッチ SWAX12, SWAB 13, SWBX14をオンすることで、 第 1の内部リファレンスセル 4、第 2の内部リファレンスセル 5、外部リファレンスセル 6 の出力（電流）がそれぞれカスコード回路 15、 16、 8に出力される。
[0026] カスコード回路 15では、第 1の内部リファレンスセル 4に流れる電流に対応する電圧
(第 1の電圧）を生成する。同様にカスコード回路 16は、第 2の内部リファレンスセル 5 に流れる電流に対応する電圧 (第 1の電圧）を生成する。またカスコード回路 8は、外 部リファレンスセル 6に流れる電流に対応する電圧 (第 2の電圧）を生成する。
[0027] カスコード回路 15の出力電圧は、出力経路 51、 52 (第 1の出力経路）に出力される 。これらの出力経路 51、 52には、スィッチ SWAR1 (21)、スィッチ SWAR2 (22) (第 1のスィッチ）がそれぞれ設けられている。スィッチ SWAR1 (21)、スィッチ SWAR2 ( 22)のオン、オフを制御回路 17で制御することで、カスコード回路 15の出力電圧力 出力端 27に出力される。なお、本実施例では、出力経路 51、 52のそれぞれにスイツ チを設けて 、るが、 、ずれか一方の経路だけにスィッチを設けるものであってもよ 、。
[0028] カスコード回路 16の出力電圧は、出力経路 53、 54 (第 1の出力経路）に出力される 。これらの出力経路 53、 54には、スィッチ SWBR1 (23)、スィッチ SWBR2 (24) (第 1のスィッチ）がそれぞれ設けられている。スィッチ SWBR1 (23)、スィッチ SWBR2 ( 24)のオン、オフを制御回路 17で制御することで、カスコード回路 16の出力電圧力 出力端 27に出力される。なお、出力経路 53、 54のそれぞれにスィッチを設けている 力 いずれか一方の経路だけにスィッチを設けるものであってもよい。
[0029] カスコード回路 8の出力電圧は、出力経路 55、 56 (第 2の出力経路）に出力される。
これらの出力経路 55、 56には、スィッチ SWXR1 (25)、スィッチ SWXR2 (26) (第 2 のスィッチ）がそれぞれ設けられている。スィッチ SWXR1 (25)、スィッチ SWXR2 (2 6)のオン、オフを制御回路 17で制御することで、カスコード回路 8の出力電圧力 出 力端 27に出力される。なお、出力経路 55、 56のそれぞれにスィッチを設けているが 、 V、ずれか一方の経路だけにスィッチを設けるものであってもよ 、。
[0030] 選択回路 20におけるスィッチ SWAR1 (21) , SWAR2 (22) , SWBR1 (23) , SW BR2 (24) , SWXR1 (25) , SWXR2 (26)をオンすることでカスコード回路 15、 16、 8の出力が短絡され、定められた出力端 27に電圧が出力される。出力端 27に出力さ れた電圧の平均値カゝら基準電圧 Vrefが生成される。
[0031] 制御回路 17は、例えば不揮発性のトリミング用メモリセルを含んで、製品評価時に 得たメモリセルの劣化特性に応じて、このトリミング用メモリセルに当該情報を予め設 定しておき、選択回路 11におけるスィッチ SWAX12, SWAB13、 SWBX14および 選択回路 20におけるスィッチ SWAR1、 SWAR2, SWAR1, SWAR2, SWXR1, SWXR2のオン、オフ制御を行うものである。従って、製品出荷後はこのトリミング用メ モリセルによって、所定のスィッチのオン、オフが決定されることになる。尚、トリミング 用メモリセルとして、コアセルの一部を利用しても良い。
[0032] センスアンプ 9は、基準電圧発生回路 10からの基準電圧 Vrefと、コアセル 3からの データ出力（電流)をカスコード回路 7で電流 電圧変換した信号 (コアセル 3内の任 意のメモリセル力 読み出されたデータ電圧 (データを読み出すメモリセルの閾値に よって決まる電圧）とを比較することで、コアセル 3からの読み出しデータ出力が『0』 であるか、或いは『1』であるかを判定する。
[0033] 図 5に、カスコード回路 15の構成を示す。なお、他のカスコード回路 8、 16もカスコ ード回路 15と同様な構成を備えているため、これらの説明は省略する。カスコード回 路 15は、図 5に示すように pチャネル MOSトランジスタ 30と nチャネル MOSトランジス タ 31とを直列に接続し、 nMOSトランジスタのソース側に第 1の内部リファレンスセル 4を接続して!/、る。また pチャネル MOSトランジスタ 30のゲート電極に pチャネル MO Sトランジスタ 33のゲート電極と、 pMOSトランジスタ 34のゲート電極とを接続し、カレ ントミラー回路を構成している。
[0034] pチャネル MOSトランジスタ 30と nチャネル MOSトランジスタ 31との接続点であるノ ード 35の電圧は、内部リファレンスセルに流れる電流 Iによって変動する。すなわち、 内部リファレンスセルに流れる電流 Iが多くなるとノード 35の電圧が下がり、内部リファ レンスセルに流れる電流量 Iが少なくなるとノード 35の電圧が上がる。このノード 35の 電圧の変化をカレントミラー回路によって ρチャネル MOSトランジスタ 33、 34のドレイ ン側の SA1、 SA2に伝える。 SA1と SA2には負荷として ILの定電流源が接続されて いる。定電流源は、例えばポリシリコン力もなる抵抗である。 SA1と出力端との間には 、制御回路 17によってコントロールされるスィッチ SWAR1が置かれ、 SA2と出力端 との間には、制御回路 17によってコントロールされるスィッチ SWAR2が置かれる。ス イッチ SWAR1, SWAR2を閉じることで、他のカスコード回路 16、 8の出力と平均さ れた基準電圧 Vrefとしてセンスアンプ 9に出力される。尚、スィッチ SWAR1, SWA R2は、どちらか一方のみ形成しても良い。
[0035] 本実施例は、スィッチ SWAR1, SWAR2, SWBR1, SWBR2, SWXRl, SWXR 2のオン/オフを切り換えることによって、内部リファレンスセルの特性に応じた基準 電圧 Vrefを作り出すことができる。例えば、スィッチ SWAR1, SWAR2, SWBR1, SWBR2と、外部リファレンスセルのスィッチ SWXR1をオンにすることで、第 1のリファ レンスセル 4に流れる 2倍の電流と、第 2のリファレンスセル 5に流れる 2倍の電流と、 外部リファレンスセルに流れる 1倍の電流力 なる基準電圧 Vrefが生成される。
[0036] 図 6に、カスコード回路 15の変形例を示す。 pチャネル MOSトランジスタ 33、 34の Vcc電源側と定電流源 ILの Vss電源側に、これらを流れる電流パスをカットできる M OSトランジスタ 36、 37、 38、 39が設けられている。これらの MOSトランジスタは、ス イッチ SWAR1, SWAR2と同じ機能をする。この構成では、基準電圧 Vrefのノード にスィッチに起因する寄生容量がつかな 、ため、精度の高 ヽ Vrefを生成することが できる。尚、 MOSトランジスタは SA1側または SA2側のどちらか一方のみに形成し ても良い。
[0037] 図 7を参照しながら本実施例の作用について詳細に説明する。図 7に示すように第 1のリファレンスセル 4と、第 2のリファレンスセル 5の書き換えによる経時変化によって 、 '0，データのリファレンスセルが AV2だけ外部リファレンスセルの出力する電圧に 近づき、 ' 1，データのリファレンスセルが Δ VIだけ外部リファレンスセルの出力する 電圧から遠ざかり、仮想的なリファレンスセルの分布が ΔΥ3だけ劣化したとする。 [0038] このとき、図 4に示すスィッチ SWAR1, SWAR2, SWBR1, SWBR2, SWXR1を オンさせていると（以下、この状態を状態 Aと呼ぶ）、仮想的なリファレンスセルの分布 の劣化は、厶¥3 = 2 5 （厶¥1 +厶¥2)となる（図7 (8)参照）。また、スィッチ SW AR1, SWBR1, SWXR1をオンさせた場合（以下、この状態を状態 Bと呼ぶ）、仮想 的なリファレンスセルの分布の劣化は、 AV3 = 1/3 X ( AV1 + AV2)となる。また、 図 4に示すスィッチ SWAR1, SWBR1, SWXR1, SWXR2をオンさせると（以下、こ の状態を状態 Cと呼ぶ）、仮想的なリファレンスセルの分布の劣化は、 AV3 = lZ4 X ( Δνΐ+ AV2)となる。従って、状態 Αでは、基準電圧 Vrefを（AV1 + AV2)の 2 Ζ5にすることができ、状態 Βでは、（AV1 + AV2)の 1Z3にすることができ、状態 C では、（Δ VI + AV2)の 1/4にすることができる。
[0039] 従って、第 1の内部リファレンスセル 4と第 2の内部リファレンスセル 5の経時変化に よる劣化の度合いに応じて、基準電圧 Vrefを簡単に調整することができる。従って、 リファレンスセルを増やすことなぐ基準電圧 Vrefに経時変化を持たせることが可能と なり、マージンを減らすことなく読み出しができる。
[0040] 次に、図 8に示すフローチャートを参照しながら本実施例の動作手順を説明する。
制御回路 17は、製品評価時に得たメモリセルの劣化特性に応じて選択回路 20のス イッチのうち、オンさせるスィッチを選択してオンする。
[0041] 次に、第 1及び第 2の内部リファレンスセル 4、 5と外部リファレンスセル 6とを選択し てセル電流を流し (ステップ S2)、この電流をそれぞれのカスコード回路 15、 16、 8で 電圧に変換する (ステップ S3)。スィッチがオンされた経路を図 4に示す出力端 27に 接続し、第 1及び第 2の内部リファレンスセル 4、 5と、外部リファレンスセル 6の出力か ら基準電圧 Vrefを生成する（ステップ S4)。この基準電圧 Vrefと、コアセル 3に流れ る電流を電圧変換した値とを比較しコアセル 3に書き込まれたデータを判定する (ス テツプ S5)。
[0042] 上述した実施例は本発明の好適な実施例である。但しこれに限定されるものではな く、本発明の要旨を逸脱しな 、範囲内にお 、て種々変形実施可能である。

Claims

請求の範囲
[1] 少なくとも 1つのリファレンスセルと、
少なくとも 2つのカレントミラー回路を備え、前記少なくとも 1つのリファレンスセルに 流れる電流に依存する電圧を少なくも 2つの出力経路に出力するカスコード回路と、 前記少なくとも 2つの出力経路を、定められた出力端に選択的に接続するスィッチ と、を有することを特徴とする半導体装置。
[2] コアセルの領域内に設けられた少なくとも 1つの内部リファレンスセルと、
前記コアセルの領域外に設けられた少なくとも 1つの外部リファレンスセルと、 少なくとも 2つのカレントミラー回路を備え、前記少なくとも 1つの内部リファレンスセ ルに流れる電流に依存する第 1の電圧を少なくも 2つの第 1の出力経路に出力する 第 1のカスコード回路と、
選択された前記第 1の電圧を前記定められた出力端に出力するため、前記少なくと も 2つの第 1の出力経路を、前記定められた出力端に選択的に接続する第 1のスイツ チと、
前記少なくとも 1つの外部リファレンスセルに流れる電流を第 2の電圧に変換する第 2のカスコード回路と、
を有することを特徴とする半導体装置。
[3] 前記第 2のカスコード回路は、少なくとも 2つのカレントミラー回路を備え、前記少な くも 1つの外部リファレンスセルに流れる電流力 前記第 2の電圧を生成し、前記第 2 の電圧を少なくとも 2つの第 2の出力経路に出力し、
前記半導体装置は、前記少なくとも 2つの第 2の出力経路と、前記定められた出力 端とを選択的に接続する第 2のスィッチを備えることを特徴とする請求項 2記載の半 導体装置。
[4] 前記少なくとも 2つの前記第 1の出力経路と、前記少なくとも 2つの前記第 2の出力 経路とは短絡されていることを特徴とする請求項 3記載の半導体装置。
[5] 前記少なくとも 1つの内部リファレンスセルは、データ 0の状態を有する第 1の内部リ ファレンスセルと、データ 1の状態を有する第 2の内部リファレンスセルとを含み、前記 少なくとも 1つの外部リファレンスセルは、データ 0とデータ 1との中間の状態を有する ことを特徴とする請求項 2記載の半導体装置。
[6] 前記コアセルからの出力と、前記定められた出力端の出力の平均である基準電圧 とを比較し、前記コアセルに格納されたデータを読み出すセンスアンプを備えること を特徴とする請求項 2から 5のいずれか 1項記載の半導体装置。
[7] 前記第 1のスィッチと前記第 2のスィッチとを制御し、経年変化を補償するため前記 基準電圧を変更する制御回路を有することを特徴とする請求項 6記載の半導体装置
[8] リファレンスセルに流れる電流力 電圧を生成して少なくとも 2つの出力経路に出力 するステップと、
基準電圧を得るために、前記少なくとも 2つの出力経路を定められた出力端に選択 的に接続するステップとを有することを特徴とする基準電圧生成方法。
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