JP2001094055A - 半導体装置およびその基準電位調整方法 - Google Patents

Abstract

(57)【要約】 【課題】半導体装置の内部で発生する低電源電位依存
性、低温度依存性を有する基準電位を、外部からの制御
により、あるいは、電源投入後に自動的に、使用素子の
バラツキの影響が少ない基準電位となるように調整で
き、調整用の外付素子の不要化、テストコストの削減、
低消費電力化、チップ面積の削減を図る。 【解決手段】互いに特性の異なる第１の基準電位発生回
路10および第２の基準電位発生回路20と、通常動作状態
とそれ以外の特殊動作状態を制御する制御回路30と、制
御回路により制御され、特殊動作状態においては第２の
基準電位発生回路の出力電位を参照して第１の基準電位
発生回路の出力電位を調整して出力し、通常動作状態で
は第１の基準電位発生回路の出力電位を出力する基準電
位調整回路40とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その基準電位調整方法に係り、特に調整機能付き基準電
位発生回路を具備した半導体装置およびその基準電位調
整方法に関するもので、例えばアナログ回路を内蔵する
半導体装置に使用されるものである。

【０００２】

【従来の技術】最近のＬＳＩは、高速動作を目的として
クロックの倍周や整形を行うＰＬＬ（Phase Locked Loo
p）回路や、チップ安定動作を目的とした内部電源回路
などのアナログ回路を内蔵するものが多い。さらに、ア
ナログ入力を扱うＡ／Ｄコンバータや、アナログ出力を
扱うＤ／Ａコンバータを内蔵するＬＳＩもある。さら
に、高速の入出力端子を実現するために入出力回路のイ
ンピーダンスマッチング回路を具備するＬＳＩがある。

【０００３】これらアナログ回路の多くで必要とされる
基準電位を発生するために基準電位発生回路が内蔵され
ているが、この基準電位発生回路の出力電位の精度とし
て、１ｍＶから数十ｍＶを保証することが要求される。

【０００４】しかし、基準電位発生回路から発生する基
準電位は、一般に、ＬＳＩの製造工程における素子のバ
ラツキの影響を受け、設定電位からずれることがあり、
調整を必要とする。

【０００５】個々のＬＳＩチップに対して基準電位を調
整するために、テスト工程でフューズ素子を溶断制御し
たり、実装時に外付素子を追加する手法が用いられてい
るが、いずれの手法を用いても、個々のチップの基準電
位を調整することはＬＳＩの製造コストの上昇をまね
く。

【０００６】即ち、フューズ溶断による調整は、テスト
コストの増加をまねくことになり、外付素子の追加はそ
れ自体でコストの増加をまねくことになる。また、半導
体メモリの製造に際しては、テスト工程が長時間に及ぶ
ので、多数個のチップの同時テストが実施されている。
この場合、個々のチップに対して異なるテスト信号を入
力することができないので、個々のチップの基準電位を
調整することと、多数個チップの同時テストを実施する
ことの両立が難しい。

【０００７】

【発明が解決しようとする課題】上記したように従来の
半導体装置は、内部で発生する基準電位が製造工程にお
ける素子のバラツキの影響によって設定電位からずれる
ことを調整するために、テスト工程でフューズ素子を溶
断制御したり、実装時に外付素子を追加する手法を採用
しているが、製造コストの上昇をまねくという問題があ
った。

【０００８】また、従来の半導体メモリの製造に際して
多数個チップの同時テストを実施する時、個々のチップ
における基準電位を調整することが困難であるという問
題があった。

【０００９】本発明は上記の問題点を解決すべくなされ
たもので、内部で発生する低電源電位依存性、低温度依
存性を有する基準電位を、使用素子のバラツキの影響が
少ない基準電位となるように調整でき、調整用の外付素
子の不要化、テストコストの削減、低消費電力化、チッ
プ面積の削減を図り得る半導体装置およびその基準電位
調整方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明の半導体装置は、
第１の基準電位発生回路および第２の基準電位発生回路
と、通常動作状態とそれ以外の特殊動作状態を選択制御
する制御回路と、前記制御回路により制御され、特殊動
作状態において前記第２の基準電位発生回路の出力電位
を基準として第１の基準電位発生回路の出力電位を調整
して出力し、通常動作状態では前記第１の基準電位発生
回路の前記調整された出力電位を出力する基準電位調整
回路とを具備することを特徴とする。

【００１１】本発明の半導体装置の基準電位調整方法
は、電源電位の影響や周辺温度の影響が比較的少ない第
１の基準電位を発生する第１の基準電位発生回路と、電
源電位の影響や周辺温度の影響は受けるが、使用素子の
バラツキの影響が比較的小さい第２の基準電位を発生す
る第２の基準電位発生回路と、前記第１の基準電位発生
回路の出力電位を調整して半導体装置の内部で使用する
基準電位として出力するための基準電位調整回路とを半
導体装置の内部に設けておき、前記第２の基準電位発生
回路を動作させ、その出力電位を参照して前記基準電位
調整回路で第１の基準電位発生回路の出力電位を調整
し、この調整済みの出力電位を半導体装置の内部で使用
する基準電位として出力させることを特徴とする。

【００１２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１３】まず、本発明の概要を説明する。

【００１４】電源電位の影響や周辺温度の影響が比較的
少ない第１の基準電位発生回路と、電源電位の影響や周
辺温度の影響は受けるが、使用素子のバラツキの影響が
比較的小さい第２の基準電位発生回路と、前記第１の基
準電位発生回路の出力電位を調整して半導体装置の内部
で使用する基準電位として出力するための基準電位調整
回路とを半導体装置の内部に設けておく。

【００１５】そして、半導体装置の内部で使用する基準
電位の調整を必要とする場合に、前記第２の基準電位発
生回路を動作させ、その出力電位を参照して前記基準電
位調整回路で第１の基準電位発生回路の出力電位を調整
し、以後の通常動作状態では、調整済みの出力電位を半
導体装置の内部で使用する基準電位として出力させる。

【００１６】＜第１の実施の形態＞図１は、本発明の半
導体装置に形成された調整機能付き基準電位発生回路の
第１の実施の形態を示している。

【００１７】この調整機能付き基準電位発生回路におい
て、第１の基準電位発生回路10および第２の基準電位発
生回路20は、互いに特性が異なるものである。本例で
は、第１の基準電位発生回路10は、電源電位依存性およ
び温度依存性は低いが、素子の製造バラツキの影響を顕
著に受けるという特徴を有する。

【００１８】これに対して、第２の基準電位発生回路20
は、電源電位の依存性は大きいが、長所として素子の製
造バラツキの影響を受け難いという特徴を有する。

【００１９】制御回路30は、通常動作状態とそれ以外の
特殊動作状態（例えばチップテスト状態）を制御するも
のである。

【００２０】基準電位調整回路40は、前記制御回路30に
より制御され、チップテスト状態においては第２の基準
電位発生回路20の出力電位を基準として第１の基準電位
発生回路10の出力電位を調整して基準電位Ｖref として
出力し、通常動作状態では第１の基準電位発生回路10の
前記調整された出力電位を基準電位Ｖref として出力す
るものである。

【００２１】図２は、図１中の第１の基準電位発生回路
10の一例として、band-gap reference（バンドギャップ
レファレンス）回路を示している。

【００２２】このband-gap reference回路は、電源電位
ＶCCが与えられるＶCCノードにソースが接続されたＰＭ
ＯＳトランジスタP3と、このＰＭＯＳトランジスタP3の
ドレインと接地電位ＶSSが与えられるＶSSノードとの間
に直列に接続された第１の抵抗素子R1、第２の抵抗素子
R2および第１のダイオードD1と、同じく前記ＰＭＯＳト
ランジスタP3のドレインとＶSSノードとの間に直列に接
続された第３の抵抗素子R3および第２のダイオードD2
と、前記第１の抵抗素子R1および第２の抵抗素子R2の直
列接続ノードの電位Ａと前記第３の抵抗素子R3および第
２のダイオードD2の直列接続ノードの電位Ｂが入力し、
出力電位により前記ＰＭＯＳトランジスタP3のゲートを
制御する差動アンプDAとからなる。そして、ＰＭＯＳト
ランジスタP3のドレインの電位が第１の基準電位Ｖbgr
として取り出される。

【００２３】なお、上記差動アンプDAは、前記電位Ａ、
Ｂが入力する差動対をなす２個のＮＭＯＳトランジスタ
N1、N2と、この差動対トランジスタN1、N2とＶSSノード
との間に接続された電流源となるドレイン・ゲートが接
続されたＮＭＯＳトランジスタN3と、前記差動対トラン
ジスタN1、N2とＶCCノードとの間に接続された負荷とな
るカレントミラー接続された２個のＰＭＯＳトランジス
タP2、P3とからなる。

【００２４】上記回路構成において、第２の抵抗素子R2
の抵抗値に対して、第１の抵抗素子の抵抗値R1および第
３の抵抗素子R3の抵抗値はそれぞれ例えば１０倍に設定
されている。また、第２のダイオードD2のパターン面積
に対して、第１のダイオードD1のパターン面積は例えば
１０倍に設定されている。

【００２５】このband-gap reference回路は、供給され
る電源電位ＶCCが２．５Ｖであると、出力電位（基準電
位Ｖbgr）が１．２５Ｖ程度となり、上記基準電位Ｖbgr
の電源電位依存性および温度依存性が低いという特徴が
ある。

【００２６】一般に、チップの通常動作状態では、チッ
プの消費電流が増加し、電源配線に寄生する抵抗の影響
により、電源の電圧降下が発生したり、さらに、消費電
流によりチップが発熱し、チップの温度も不安定にな
る。このような環境下においても、図２のband-gap ref
erence回路によれば、安定した出力電位（第１の基準電
位Ｖbgr）を発生することが可能である。

【００２７】また、図２のband-gap reference回路の出
力電位Ｖbgrは、素子の製造バラツキの影響を顕著に受
けるという特徴を有する。即ち、回路の構成素子である
ダイオードD1、D2の熱電圧ＶT のバラツキ、２つのダイ
オードD1、D2の順方向電圧Ｖfの一致性、２つの抵抗比R
1/R2、R1/R3の一致性および差動アンプDAを構成するNMO
SトランジスタN1、N2、PMOSトランジスタP2、P3の閾値
Ｖtの一致性の影響を受ける。このうち、PMOSトランジ
スタまたはNMOSトランジスタのＶtのバラツキの影響が
支配的であり、対になる２つのトランジスタN1、N2ある
いはP2、P3のＶtの差が１０ｍＶ存在すると、出力電位
Ｖbgrは１００ｍＶ以上も設計値からずれる。したがっ
て、図２に示したband-gap reference回路の出力電位Ｖ
bgrに対して、後述するように電位調整を行う。

【００２８】図３は、図１中の第２の基準電位発生回路
20の一例を示している。

【００２９】この第２の基準電位発生回路20は、ＶCCノ
ードとＶSSノードとの間に、２個の抵抗素子R4およびR5
と１個のＮＭＯＳトランジスタN4が直列に接続されてな
り、上記２個の抵抗素子R4、R5の直列接続ノードの電位
が第２の基準電位Ｖdiv として取り出される。

【００３０】この第２の基準電位発生回路20は、ＮＭＯ
ＳトランジスタN4がオフ状態の時は貫通電流が流れない
が、ＮＭＯＳトランジスタN4がオン状態に制御された状
態の時は、供給される電源電位ＶCCを単純に抵抗R4、R5
で分割して基準電位Ｖdiv を発生する。したがって、基
準電位Ｖdivは、電源電位ＶCCに比例した特性を有する
ので、供給される電源電位ＶCCが正確に制御されている
状態では正確な基準電位Ｖdivを得ることができる。

【００３１】ここで、２個の抵抗素子R4、R5の抵抗値が
それぞれＲであり、ＮＭＯＳトランジスタN4の相互コン
ダクタンスｇｍとの関係が、Ｒ》１／ｇｍに設定されて
いると、供給される電源電位ＶCCが２．５Ｖであると、
抵抗分割により得られる基準電位Ｖdivは１．２５Ｖに
なる。

【００３２】さらに、回路の構成素子である抵抗素子R
4、R5の局所的なバラツキを１％程度に抑えることは比
較的容易であるので、基準電位Ｖdivの精度は１ｍＶ以
下になることが期待できる。

【００３３】しかし、前述したように、チップの通常動
作状態では消費電流と電源配線の寄生抵抗の影響により
電源電位ＶCCは安定しない。したがって、図３に示した
第２の基準電位発生回路20の出力電位Ｖdivは、通常動
作状態で使用することができない。

【００３４】図４は、図１中の基準電位調整回路40の一
例を示している。

【００３５】この基準電位調整回路40は、第１の基準電
位Ｖbgrから帰還制御用の差動増幅回路41と電圧分割用
の抵抗素子によって複数の基準電位Ｖref1、Ｖref3、Ｖ
ref5、Ｖref7を生成し、これらの複数の基準電位Ｖref
1、Ｖref3、Ｖref5、Ｖref7のうちで第２の基準電位Ｖd
ivと最も近いものを選択して調整済みの基準電位Ｖref
として出力する。

【００３６】即ち、電源電位ＶCCが与えられるＶCCノー
ドと接地電位ＶSSが与えられるＶSSノードとの間に、Ｐ
ＭＯＳトランジスタP4および８個の抵抗素子R41 〜R48
が直列に接続されている。

【００３７】上記抵抗素子R41〜R48の接続ノードの基準
電位Ｖref1〜Ｖref7のうち、例えば基準電位Ｖref5と前
記第１の基準電位Ｖbgrとは差動増幅回路41に入力し、
この差動増幅回路41の出力電位が前記ＰＭＯＳトランジ
スタP4のゲートに供給される。これにより、基準電位Ｖ
ref5が第１の基準電位Ｖbgrと等しくなるように帰還制
御が行われる。

【００３８】前記基準電位Ｖref1〜Ｖref7のうちのＶre
f1、Ｖref3、Ｖref5、Ｖref7のノードは、それぞれ対応
して選択スイッチ用のＮＭＯＳトランジスタNS0 〜NS3
の各一端に接続されており、このＮＭＯＳトランジスタ
NS0 〜NS3 の各他端は一括して調整済みの基準電位Ｖre
fの出力ノードに接続されている。

【００３９】そして、前記基準電位Ｖref1、Ｖref3、Ｖ
ref5、Ｖref7のうちで第２の基準電位Ｖdivと最も近い
ものを判定し、この判定結果に応じて選択スイッチ用の
ＮＭＯＳトランジスタNS0 〜NS3 を選択的にオン状態に
設定するための選択信号SELECT<0>〜SELECT<3>を生成す
る選択信号生成回路42が設けられている。

【００４０】この選択信号生成回路42は、基準電位Ｖre
f2、Ｖref4、Ｖref6のそれぞれと第２の基準電位Ｖdiv
とを比較するための差動型の電圧比較回路430〜432と、
この電圧比較回路430〜432の比較出力をそれぞれ対応し
て取り出す第１のバッファ回路440〜第３のバッファ回
路442と、この第１のバッファ回路440〜第３のバッファ
回路442が入力し、前記比較結果に基づいて基準電位Ｖr
ef1、Ｖref3、Ｖref5、Ｖref7のうちで第２の基準電位
Ｖdivに最も近いものを判定し、４つの判定信号H0〜H3
のうちの１個を選択的に活性化（出力）する判定回路45
と、セット信号SETが“Ｈ”の時に上記判定回路45から
出力する４つの判定信号H0〜H3をラッチし、セット信号
SETが“Ｌ”の時はその状態を保持するラッチ回路（レ
ジスタ回路）460〜463とを具備する。このラッチ回路46
0〜463の各出力は対応して前記選択信号SELECT<1>〜SEL
ECT<3>となり、それぞれ対応して前記選択スイッチ用の
ＮＭＯＳトランジスタNS0〜NS3のゲートに供給される。
なお、前記セット信号SETは、図１中のテスト制御回路3
0で生成される。

【００４１】上記電圧比較回路430〜432は、それぞれ対
応して一方の入力である基準電位Ｖref2、Ｖref4、Ｖre
f6よりも他方の入力である第２の基準電位Ｖdivが低い
場合には、比較出力が“Ｈ”レベルになり、それぞれ対
応して一方の入力である基準電位Ｖref2、Ｖref4、Ｖre
f6よりも他方の入力である第２の基準電位Ｖdivが高い
場合には、比較出力が“Ｌ”レベルになる。

【００４２】前記判定回路45は、前記第１のバッファ回
路440の出力を反転させるインバータ回路450と、上記イ
ンバータ回路450の出力および前記第２のバッファ回路4
41の出力が入力する負論理の二入力の第１のナンドゲー
ト（正論理では二入力のノアゲート）451と、前記イン
バータ回路450の出力と前記第１のナンドゲート451の出
力と前記第３のバッファ回路442の出力が入力する負論
理の三入力の第２のナンドゲート（正論理では三入力の
ノアゲート）452と、前記インバータ回路450の出力と前
記第１のナンドゲート451の出力と前記第２のナンドゲ
ート452の出力が入力する負論理の三入力の第３のナン
ドゲート（正論理では三入力のノアゲート）453とから
なる。

【００４３】次に、図４の基準電位調整回路による基準
電位調整動作を説明する。

【００４４】この基準電位調整動作は、例えばチップの
テスト状態で実施される。この際、図１中のテスト制御
回路30は、前記セット信号SETを活性状態（“Ｈ”レベ
ル）に設定することにより、図１中の第２の基準電位発
生回路20を動作させるとともに、図４中のラッチ回路46
0〜463を入力可能な状態に設定する。

【００４５】ここで、チップのテスト状態とは、生産ラ
インにおけるチップの動作評価工程であってもよいし、
実装後のボード上で行われるのチップの動作評価であっ
てもよい。いずれの場合も、チップの消費電流は抑えら
れ、供給電源の電位を一定に保つことが比較的容易であ
る。

【００４６】いま、第２の基準電位Ｖdivが基準電位Ｖr
ef2よりも低い場合には、電圧比較回路430〜432の各比
較出力はそれぞれ“Ｈ”になる。これにより、第１のバ
ッファ回路440〜第３のバッファ回路442の各出力はそれ
ぞれ“Ｌ”になる。これにより、インバータ回路450の
出力は“Ｈ”になり、第１のナンドゲート451〜第３の
ナンドゲート453の各出力はそれぞれ“Ｌ”になる。

【００４７】したがって、判定回路45は、４つの判定信
号H0〜H3のうちの１個の判定信号H0を選択的に活性化す
る。そして、この４つの判定信号H0〜H3がラッチ回路46
0〜463にラッチされると、選択信号SELECT<0>〜SELECT<
3>のうちの選択信号SELECT<0>が選択的に活性化される
ことになり、選択スイッチ用のＮＭＯＳトランジスタNS
0〜NS3のうちのNS0が選択される。結果として、基準電
位Ｖref1、Ｖref3、Ｖref5、Ｖref7のうちで第２の基準
電位Ｖdivに最も近いＶref1が選択されて調整済み基準
電位Ｖrefとして出力される。

【００４８】これに対して、第２の基準電位ＶdivがＶr
ef2とＶref4の間である場合には、電圧比較回路430の比
較出力は“Ｌ”になり、電圧比較回路431〜432の各比較
出力はそれぞれ“Ｈ”になる。これにより、第１のバッ
ファ回路440の出力は“Ｈ”になり、第２のバッファ回
路441〜第３のバッファ回路442の各出力はそれぞれ
“Ｌ”になる。これにより、インバータ回路450の出力
は“Ｌ”になり、第１のナンドゲート451の出力は
“Ｈ”になり、第２のナンドゲート451〜第３のナンド
ゲート452の各出力はそれぞれ“Ｌ”になる。

【００４９】したがって、判定回路45は、４つの判定信
号H0〜H3のうちの判定信号H1を選択的に活性化する。そ
して、この４つの判定信号H0〜H3がラッチ回路460〜463
にラッチされると、選択信号SELECT<0>〜SELECT<3>のう
ちの選択信号SELECT<1>が選択的に活性化されることに
なり、選択スイッチ用のＮＭＯＳトランジスタNS0〜NS3
のうちのNS1が選択される。結果として、基準電位Ｖref
1、Ｖref3、Ｖref5、Ｖref7のうちで第２の基準電位Ｖd
ivに最も近いＶref3が選択されて調整済み基準電位Ｖre
fとして出力される。

【００５０】これに対して、第２の基準電位ＶdivがＶr
ef4とＶref6の間である場合には、電圧比較回路430〜43
1の各比較出力はそれぞれ“Ｌ”になり、電圧比較回路4
32の比較出力は“Ｈ”になる。これにより、第１のバッ
ファ回路440〜第２のバッファ回路441の各出力はそれぞ
れ“Ｈ”になり、第３のバッファ回路442の出力は
“Ｌ”になる。これにより、インバータ回路の出力450
は“Ｌ”になり、第１のナンドゲートの出力451は
“Ｌ”になり、第２のナンドゲートの出力452は“Ｈ”
になり、第３のナンドゲート453の出力は“Ｌ”にな
る。

【００５１】したがって、判定回路45は、４つの判定信
号H0〜H3のうちの判定信号H2を選択的に活性化する。そ
して、この４つの判定信号H0〜H3がラッチ回路460〜463
にラッチされると、選択信号SELECT<0>〜SELECT<3>のう
ちの選択信号SELECT<2>が選択的に活性化されることに
なり、選択スイッチ用のＮＭＯＳトランジスタNS0〜NS3
のうちのNS2が選択される。結果として、基準電位Ｖref
1、Ｖref3、Ｖref5、Ｖref7のうちで第２の基準電位Ｖd
ivに最も近いＶref5が選択されて調整済み基準電位Ｖre
fとして出力される。

【００５２】これに対して、第２の基準電位ＶdivがＶr
ef6より高い場合には、電圧比較回路430〜432の各比較
出力はそれぞれ“Ｌ”になる。これにより、第１のバッ
ファ回路440〜第３のバッファ回路442の各出力はそれぞ
れ“Ｈ”になる。これにより、インバータ回路450の出
力は“Ｌ”になり、第１のナンドゲート451〜第２のナ
ンドゲート452の各出力は“Ｌ”になり、第３のナンド
ゲート453の出力は“Ｈ”になる。

【００５３】したがって、判定回路45は、４つの判定信
号H0〜H3のうちの判定信号H3を選択的に活性化する。そ
して、この４つの判定信号H0〜H3がラッチ回路460〜463
にラッチされると、選択信号SELECT<0>〜SELECT<3>のう
ちの選択信号SELECT<3>が選択的に活性化されることに
なり、選択スイッチ用のＮＭＯＳトランジスタNS0〜NS3
のうちのNS3が選択される。結果として、基準電位Ｖref
1、Ｖref3、Ｖref5、Ｖref7のうちで第２の基準電位Ｖd
ivに最も近いＶref7が選択されて調整済み基準電位Ｖre
fとして出力される。

【００５４】即ち、上記した第１の実施の形態によれ
ば、外部からの制御により基準電位の調整を行う際は、
低電源電位依存性、低温度依存性という特徴を有する第
１の基準電位Ｖbgrに仮に素子の製造バラツキの影響に
よりバラツキが発生しても、素子の製造バラツキによる
影響が少ない第２の基準電位Ｖdivを参照して、第１の
基準電位Ｖbgrを自動的に調整（本例では複数の基準電
位の中からＶdivに最も近い基準電位を選択）すること
が可能である。

【００５５】このように出力電位を調整した後、チップ
を通常動作状態にすると、設計値通りに調整済みの基準
電位Ｖrefをチップ内部の回路へ供給することが可能に
なり、チップが高速動作している状態においても、調整
済みの基準電位Ｖref が有する低電源電位依存性、低温
度依存性という特徴により、安定した動作が得られるよ
うになる。

【００５６】さらに、上記第１の実施の形態によれば、
以下に述べる効果が得られる。

【００５７】（１）調整用の外付素子の不要化。

【００５８】通常動作状態で使用される第１の基準電位
Ｖbgrを調整する回路40が内蔵されているので、調整用
の外付素子を必要としない。

【００５９】（２）テストコストの削減。

【００６０】内蔵された基準電位調整回路40は、ともに
内蔵された第２の基準電位発生回路20から発生された第
２の基準電位Ｖdivを参照して動作するので、外部から
個々のチップに対して異なる調整信号を入力する必要が
なく、テストの容易化が可能である。このことは、例え
ば半導体メモリの多数個チップの同時テストを可能に
し、テストコストの削減に効果がある。

【００６１】（３）低消費電力化。

【００６２】一般に、基準電位発生回路の出力電位は素
子の製造バラツキの影響を受けるが、回路の消費電流を
大きく設定することによりその影響を抑えることができ
る場合がある。この点に着目し、低消費電流が求められ
る通常動作状態では、製造バラツキは多少あるが、消費
電力が小さな第１の基準電位発生回路10を使用し、比較
的低消費電流が求められない電源投入時においては、消
費電力は大きいが製造バラツキが小さな第２の基準電位
発生回路20を参照して第１の基準電位発生回路10の出力
電位を調整する。これにより、素子バラツキの影響が小
さく、かつ、消費電力が小さい基準電位発生回路を構築
でき、半導体装置の低消費電力化を図ることができる。

【００６３】（４）チップ面積の削減。

【００６４】最近の集積回路に対する高速動作の要求に
より、チップの消費電力の増加は著しい。消費電流が大
きいと、たとえ接地電位線においてもチップ内に電位勾
配を生じる。また、高速に動作するデジタル信号がノイ
ズを発生する。このようなチップにおいては、基準電位
発生回路を複数個分散配置することが必要となり、その
面積を無視することができない。この場合、一般に、出
力電位の精度が高く、外乱、つまり、電源電位や周辺温
度の影響を受けない基準電位発生回路は面積が大きい。

【００６５】そこで、特性は劣るが面積の小さい回路を
第１の基準電位発生回路10としてチップ内に複数分散配
置し、面積が大きいが特性の良い第２の基準電位発生回
路20を１つ配置する。そして、チップの消費電流が少な
い状態で、第２の基準電位Ｖdivを参照して第１の基準
電位発生回路10の出力電位の調整を実施する。

【００６６】このようにすれば、チップ内に生じる電位
勾配の影響やノイズの影響を受けることはない。これに
より、基準電位発生回路をチップ内に複数配置する必要
がある場合、チップ面積を削減することができる。

【００６７】＜第１の実施の形態の変形例＞前記第１の
実施の形態では、基準電位調整回路40と第１の基準電位
発生回路10とは別個に設けられたが、図２に示した基準
電位調整回路40の一部と図４に示した第１の基準電位発
生回路10の一部を共用するように構成を変形することも
可能であり、その一例を図５に示す。

【００６８】図５に示す第１の基準電位発生回路10aお
よび基準電位調整回路40aは、図２に示した第１の基準
電位発生回路の抵抗素子R3が複数の抵抗素子R51〜R58に
分割されており、この分割された複数の抵抗素子R51〜R
58が図４に示した基準電位調整回路の直列接続された複
数の抵抗素子R41〜R48を兼用しており、図４中の41に相
当する基準電位調整回路における帰還制御用の差動増幅
回路41が省略されている。その他の部分は、図２に示し
た基準電位調整回路40および図４に示した第１の基準電
位発生回路10と同じ符号を付している。

【００６９】即ち、第１の基準電位発生回路10aにおけ
る分割された複数の抵抗素子R51〜R58の各接続ノードの
基準電位Ｖref1〜Ｖref7が第２の基準電位Ｖdivと比較
されている。

【００７０】上記した第１の実施の形態の変形例によれ
ば、第１の実施の形態と比べて、基本的に同様の動作に
より同様な効果が得られるとともに、構成を簡略化する
が可能である。

【００７１】＜第２の実施の形態＞第２の実施の形態で
は、第１の実施の形態において、さらに、第１の基準電
位Ｖbgrと第２の基準電位Ｖdivの電位差情報をチップ外
へ出力する手段と、第１の基準電位Ｖbgrの出力レベル
の初期値をプログラムする手段を、チップに追加したも
のである。

【００７２】図６に示す調整機能付き基準電位発生回路
は、図１を参照して前述した第１の実施の形態に係る調
整機能付き基準電位発生回路と比べて、第１の基準電位
Ｖbgrと第２の基準電位Ｖdivの電位差を検出した結果を
出力パッド60を介してチップ外へ出力するための出力回
路61と、電源投入動作中にプログラム内容が参照され、
第１の基準電位Ｖbgrの出力レベルの初期値を基準電位
調整回路40bに設定するための基準電位調整用のプログ
ラム手段62が付加されている点が異なり、その他は同じ
である。

【００７３】上記基準電位調整回路40bは、図４に示し
た基準電位調整回路40あるいは図５中に示した基準電位
調整回路40aと比べて、テスト制御信号により基準電位
調整用のプログラム手段62からの出力信号を取り込んで
ラッチして選択信号SELECT<0>〜SELECT<3>を生成するよ
うに変更されたものである。

【００７４】前記第１の基準電位Ｖbgrと第２の基準電
位Ｖdivの電位差を検出するための回路として、図４に
示した基準電位調整回路40あるいは図５中に示した基準
電位調整回路40aあるいは図６中に示した基準電位調整
回路40bを用いることができる。

【００７５】前記したような基準電位調整回路40、40
a、40bは、第１の基準電位Ｖbgrから作られた複数の基
準電位Ｖref1、Ｖref3、Ｖref5、Ｖref7と第２の基準電
位Ｖdivとの比較を行い、第２の基準電位Ｖdivに最も近
いものを選択する。したがって、どの基準電位を選択し
たかを示す情報（複数の選択信号選択信号SELECT<0>〜S
ELECT<3>のうちで択一的に活性化される選択信号）が電
位差検出信号に相当することになる。

【００７６】なお、上記した第１の基準電位Ｖbgrと第
２の基準電位Ｖdivの電位差を検出する電位差検出回路
は、電位差（アナログ値）を複数の選択信号のうちで択
一的に活性化される選択信号（デジタル値）に変換する
Ａ／Ｄ変換回路とみなすことができるので、さまざまな
形態のＡ／Ｄ変換回路により構成可能である。

【００７７】図７（ａ）は、図６中の基準電位調整用の
プログラム手段62の一例を示しており、その動作波形の
一例を図７（ｂ）に示す。

【００７８】図７（ａ）のプログラム手段は、３個のフ
ューズ素子F1〜F3と、セット・リセット機能付きの３個
のラッチ回路LT1〜LT3と、３個のインバータ回路IV1〜I
V3と、三入力の１個のノア回路NORからなり、図２に示
した第１の基準電位発生回路で生成される４つの基準電
位Ｖref1、Ｖref3、Ｖref5、Ｖref7のうちの１つを選択
制御するための４ビットの信号Default<0>〜Default<3>
を発生するように構成されている。

【００７９】即ち、セット・リセット機能付きのラッチ
回路LT1〜LT3のそれぞれは、電源ノードにソースが接続
され、ゲートにリセット信号FCLRnが入力するリセット
用のＰＭＯＳトランジスタ71と、このＰＭＯＳトランジ
スタ71のドレインにドレインが接続され、ゲートにセッ
ト信号FSETpが入力するセット用のＮＭＯＳトランジス
タ72と、前記リセット信号FCLRnによりリセットされ、
前記リセット用のＰＭＯＳトランジスタ71とセット用の
ＮＭＯＳトランジスタ72のドレイン相互接続ノードの電
位をラッチするラッチ回路73からなる。

【００８０】上記ラッチ回路LT1〜LT3の後段には対応し
て前記インバータ回路IV1〜IV3が接続されており、上記
ラッチ回路LT1〜LT3のセット用のＮＭＯＳトランジスタ
72のソースとＶSSノードとの間には対応して前記フュー
ズ素子F1〜F3が設けられ、このフューズ素子F1〜F3が必
要に応じて溶断される。そして、前記インバータ回路IV
1〜IV3の各出力が前記ノア回路NORに入力している。

【００８１】次に、上記構成のセット・リセット機能付
きラッチ回路LT1〜LT3のうちの代表的にラッチ回路LT1
の動作について、図７（ｂ）を参照して説明する。

【００８２】電源電位ＶCCが０Ｖから回路の動作可能電
位に上昇した後、リセット信号FCLRnが“Ｌ”の時は、
ラッチ回路73は“Ｌ”を出力するようにリセットされ
る。そして、フューズ素子F1の状態を蓄えるための上記
リセット信号FCLRnが“Ｈ”レベルになった後、フュー
ズ素子F1の状態をラッチ回路73に伝達するためのセット
信号FSETpが“Ｌ”→“Ｈ”→“Ｌ”と遷移する。この
時、フューズ素子F1が溶断状態の場合は、ラッチ回路73
は“Ｈ”を出力するようにセットされ、フューズ素子F1
が溶断状態でない場合、ラッチ回路73は“Ｌ”を出力す
るようにセットされる。

【００８３】したがって、図７（ａ）のプログラム手段
において、フューズ素子F1〜F3のうちのF1のみが溶断さ
れている場合には、４ビットの信号Default<0>〜Defaul
t<3>のうちのDefault<0>のみ“Ｈ”になる。

【００８４】これに対して、フューズ素子F1〜F3のうち
のF2のみが溶断されている場合には、４ビットの信号De
fault<0>〜Default<3>のうちのDefault<1>のみ“Ｈ”に
なる。

【００８５】これに対して、全てのフューズ素子F1〜F3
が溶断されていない場合（プログラムの初期状態）に
は、４ビットの信号Default<0>〜Default<3>のうちのDe
fault<2>のみ“Ｈ”になる。

【００８６】これに対して、フューズ素子F1〜F3のうち
のF3のみが溶断されている場合には、４ビットの信号De
fault<0>〜Default<3>のうちのDefault<3>のみ“Ｈ”に
なる。

【００８７】したがって、テスト制御信号に基づいて前
記４ビットの信号Default<0>〜Default<3>を前記基準電
位調整回路40bでラッチして選択信号SELECT<0>〜SELECT
<3>を生成するようにすれば、前記第１の基準電位Ｖbgr
から作られた複数の基準電位Ｖref1、Ｖref3、Ｖref5、
Ｖref7のうちから択一的に出力することが可能になる。

【００８８】図８は、図６中の基準電位調整回路40bと
して、電源投入時の初期値設定機能を有した基準電位調
整回路を構成した例を示している。

【００８９】この初期値設定機能を有した基準電位調整
回路は、図４を参照して前述した基準電位調整回路40と
比べて、（１）インバータ回路450および第１のノアゲ
ート451〜第３のノアゲート453の各出力ノードとラッチ
回路460〜463の入力ノードとの間にそれぞれ対応してマ
ルチプレクサ回路80〜83が挿入されている点、 （２）
上記マルチプレクサ回路80〜83は、前記セット信号SET
を受けた時には前記判定回路45からの判定信号H0〜H3を
選択するように制御されるが、電源が投入されたことを
示す信号CHRDYpがインバータ回路84により反転された信
号を受けた時には前記信号Default<0>〜Default<3>を選
択するように制御される点、（３）前記セット信号SET
および前記信号CHRDYpの反転信号が二入力のオアゲート
85に入力し、このオアゲート85の出力がラッチ回路460
〜463 のセット入力となる点が異なり、その他は同じで
ある。

【００９０】前記マルチプレクサ回路80〜83のそれぞれ
は、前記信号CHRDYpの反転信号が一方の入力となり、前
記信号Default<0>〜Default<3>のうちの１つが他方の入
力となる二入力の第１のアンドゲート86と、前記セット
信号SET が一方の入力となり、前記判定回路45から出力
する判定信号H0〜H3のうちの１つが他方の入力となる二
入力の第２のアンドゲート87と、上記２つのアンドゲー
ト86，87の各出力が入力する二入力のオアゲート88から
なる。そして、上記オアゲート88の各出力が対応してラ
ッチ回路460〜463に入力する。

【００９１】上記構成において、電源が投入されたこと
を示す信号CHRDYpは、図７に示したプログラム手段から
フューズF1〜F3にプログラムされた情報が信号Default<
0>〜Default<3>として出力されるのを待って“Ｌ”から
“Ｈ”へと遷移する。

【００９２】したがって、上記信号CHRDYpが“Ｌ”（そ
の反転信号が“Ｈ”）の時には、マルチプレクサ回路80
〜83は図７に示したプログラム手段からの信号Default<
0>〜Default<3>を選択し、それをラッチ回路460〜463が
ラッチする。そして、前記信号CHRDYpが“Ｈ”（その反
転信号が“Ｌ”）になると、ラッチ回路460〜463はラッ
チ状態を保持する。

【００９３】なお、図４を参照して前述した基準電位調
整回路40と同様に、セット信号SETが“Ｈ”になると、
マルチプレクサ回路80〜83は判定回路45から出力する判
定信号H0〜H3を選択し、それをラッチ回路460〜463がラ
ッチする。そして、前記セット信号SETが“Ｌ”になる
と、ラッチ回路460〜463はラッチ状態を保持する。

【００９４】したがって、図７に示したプログラム手段
にプログラムが施されたチップは、電源投入動作中にプ
ログラム手段のプログラム内容を参照し、基準電位調整
回路の出力レベルの初期値を設定することが可能にな
る。

【００９５】＜第２の実施の形態に係る調整機能付き基
準電位発生回路を備えた半導体装置における基準電位調
整方法の一例＞次に、上記したような第２の実施の形態
に係る調整機能付き基準電位発生回路を備えた半導体装
置の製造工程におけるチップの出荷テスト工程で基準電
位の調整を行う方法の一例について、図９に示すフロー
チャートを参照しながら説明する。

【００９６】まず、ウエハ状態において、第１の基準電
位Ｖbgrの出力レベルを第２の基準電位Ｖdivを参照して
調整する。この際、第１の基準電位Ｖbgrの出力レベル
の調整方法は第１の実施の形態で前述した方法と同様で
あるので説明を省略する。この時、第１の基準電位Ｖbg
rと第２の基準電位Ｖdivとの電位差を検出した情報を出
力し、これを外部で取得しておく。

【００９７】その後、上記調整済みの第１の基準電位Ｖ
bgrの出力レベル（製造バラツキの影響が抑えられた基
準電位Ｖref）を使用してチップの動作テストを実施す
る。このチップの動作テストは、通常動作状態またはそ
れに準ずる状態で実施される。

【００９８】したがって、従来のように第１の基準電位
Ｖbgrのまま（つまり、本例の調整済みの基準電位Ｖref
を使用しない）でチップの動作テストを実施する場合に
比べて、多数のチップが正常に動作することが期待され
る。なお、チップの動作テストにおいて、動作が不良の
チップは廃棄される。

【００９９】また、実使用に近い状態でチップの動作テ
ストを実施するためには、第２の基準電位Ｖdivは電源
電位ＶCCの影響を受けるのでその使用は望ましくなく、
調整済みの第１の基準電位Ｖbgrを用いて実施すること
が望ましい。つまり、チップが動作している状態では、
その消費電力の影響により、電源電位ＶCCを一定に保つ
ことが難しい。したがって、第２の基準電位Ｖdivを用
いた状態では、チップの動作テストを正確に実施するこ
とができない。

【０１００】次に、前記電位差情報に基づいて基準電位
調整用のプログラム手段にプログラムを施す工程へ移
る。

【０１０１】このプログラム工程の実施により、フュー
ズ素子の溶断工程が製造工程に追加されることになる
が、半導体記憶装置の製造工程においては、欠陥メモリ
素子を救済するためのプログラム工程（フューズ素子の
溶断工程）が既に存在するので、それと同時に前記調整
プログラムを実施すれば、工程数は増加しない。

【０１０２】次に、ウエハからのチップの切出しおよび
パッケージング工程（例えば樹脂封入工程）を経てチッ
プの最終動作テストが実施される。この時、既に前述し
たように基準電位調整用のプログラム手段に対してプロ
グラムが実施されているので、電源を投入するだけで第
１の基準電位Ｖbgrの出力レベルは調整済みの状態にな
る。即ち、チップの最終動作テスト段階においては、第
１の基準電位Ｖbgrを調整する手順を必要としない。

【０１０３】上記したように第１の基準電位Ｖbgrの出
力レベルをプログラムする機能を具備した第２の実施の
形態に係る半導体装置によれば、その実使用時におい
て、第２の基準電位Ｖdivを参照した第１の基準電位Ｖb
grの調整動作が不要になる。つまり、電源を投入すれば
通常動作が可能となるので、使い勝手が良いものにな
る。また、フューズ素子として、電気的なフューズやＰ
ＲＯＭなどを用いても構わない。この場合、欠陥メモリ
素子を救済するためのプログラム工程で用いるフューズ
素子と同じ構成のフューズ素子を用いれば、工程数を増
加させることなく第１の基準電位Ｖbgrの出力レベルを
プログラムすることが可能になる。

【０１０４】＜第３の実施の形態＞基準電位Ｖrefを必
要とするアナログ回路がチップ内に点在する場合、チッ
プ中の一個所で基準電位Ｖrefを生成し、それを点在す
るアナログ回路へ分配する手法が考えられるが、この手
法には問題がある。

【０１０５】即ち、高速に動作する半導体装置は、概し
て消費電力が大きく、電源配線の抵抗により電圧勾配が
発生するので、基準電位Ｖrefを接地電位ＶSSとの電位
差として正確に発生できたとしても、その電位を正確に
伝達することができない。

【０１０６】さらに、基準電位Ｖrefは高インピーダン
スの信号線により伝達されるが、チップ内には高速で動
作するデジタル配線が多数存在し、これらがノイズ源に
なり、基準電位Ｖrefの伝達はノイズの影響を受け易
い。

【０１０７】これら問題を解決するため、基準電位発生
回路をアナログ回路の近傍に配置することが望ましい。
しかし、このような構成では、チップ内に点在した複数
の基準電位発生回路を如何に調整するかが問題となる。

【０１０８】この問題を解決するために、第３の実施の
形態に係る半導体装置では、図１０に示すように、チッ
プ内に第１の基準電位発生回路を複数設けた。

【０１０９】図１０において、複数の第１の基準電位発
生回路10は、それぞれ図２を参照して前述したようなba
nd-gap reference回路を用いている。これに対して、１
個の第２の基準電位発生回路90は、図３を参照して前述
したような供給電源電位依存性をもつ回路を用いてもよ
いが、本例では、第１の基準電位発生回路と同様の回路
構成を有し、素子特性のバラツキが少なくなるように実
現されたband-gap reference回路と、その動作を制御す
るために上記band-gap reference回路と電源供給ノード
との間に挿入されたスイッチ用PMOSトランジスタ91と、
前記テスト制御回路30から供給される制御信号を反転さ
せて前記スイッチ用PMOSトランジスタ91のゲートに供給
するインバータ回路92からなる。

【０１１０】即ち、第１の基準電位発生回路10と第２の
基準電位発生回路90は、それぞれ図２に示したband-gap
reference回路と同様の回路構成であっても、素子定数
の設定により特性の異なるものとなる。

【０１１１】一般に、素子特性のバラツキはその面積の
平方根に反比例することが知られている。例えば、ＭＯ
Ｓトランジスタのチャネル長Ｌおよびチャネル幅Ｗを大
きく設定と、その閾値Ｖtのバラツキは（ＷＬ）^1/2 に
反比例して小さくなる。図２に示したband-gap referen
ce回路において、差動アンプを構成するＭＯＳトランジ
スタのチャネル長Ｌおよびチャネル幅Ｗを大きく設定す
ることにより、素子のバラツキは小さくなり、基準電位
の精度が向上することが期待できる。

【０１１２】抵抗素子についても、上記と同様な効果が
期待できるほか、その種類に複数の選択肢が用意される
場合がある。面積は大きいが製造バラツキの少ないwell
抵抗や製造バラツキは大きいが面積が小さい拡散抵抗や
ポリシリコン抵抗などが考えられる。

【０１１３】そこで、高精度であることが要求される第
２の基準電位発生回路90については、面積は大きいが製
造バラツキの小さな素子を使用して図２に示したband-g
ap reference回路を実現する。この場合、第２の基準電
位発生回路90はチップ内に１個しか存在しないので、少
々の面積増加は許容される。

【０１１４】これに対して、チップ内に多数内蔵される
第１の電源電位発生回路10については、面積に対する要
求が厳しいので、製造バラツキは多少あっても面積の小
さな素子を使用して図２に示したband-gap reference回
路を実現する。

【０１１５】このようにすれば、第１の基準電位発生回
路10から発生する第１の基準電位Ｖbgr1に生じる製造バ
ラツキの影響は、第２の基準電位発生回路90から発生す
る第２の基準電位Ｖbgr2を参照して調整可能である。

【０１１６】＜第３の実施の形態に係る調整機能付き基
準電位発生回路を備えた半導体装置における基準電位調
整方法の一例＞第３の実施の形態に係る半導体装置にお
ける基準電位発生回路の調整動作は次のように行う。

【０１１７】まず、チップ全体をテスト状態にすると、
チップ全体の消費電流は抑えられ、電源配線の電位勾配
は殆んど無視できる状態になる。さらに、チップは殆ん
ど動作していないので、デジタル配線から生じるノイズ
も小さくなる。つまり、第２の基準電位Ｖbgr2をチップ
全体へ伝達するための環境が整ったことになる。

【０１１８】この状態で、テスト制御回路30から電位調
整状態を示す信号を第２の基準電位発生回路90に入力し
てその動作を開始させると、製造バラツキの影響が殆ん
どない第２の基準電位Ｖbgr2が発生する。

【０１１９】チップ内に複数存在する第１の基準電位発
生回路10にそれぞれ対応して設けられている基準電位調
整回路40は、第２の基準電位発生回路90から伝達された
第２の基準電位Ｖbgr2を参照してそれぞれの第１の基準
電位Ｖbgr1を調整し、その後位はその状態を保持する。
この後、チップを通常動作状態にすると、チップ内の個
々のアナログ回路は、それぞれの近傍に配置された第１
の基準電位発生回路10から出力される調整済みの正確な
基準電位Ｖrefを参照するので、電源配線に生じる電位
勾配の影響を受けず、さらにノイズの影響も受けない安
定した正常な動作が可能となる。

【０１２０】なお、一般に、アナログ回路の場合、消費
電流を大きくすることによって精度を高めることができ
る。例えば、図２に示したband-gap reference回路にお
いて、差動アンプDAに流す電流を１００μＡ程度に設定
したり、ダイオードに流れる電流を１００μＡ程度に設
定することにより、素子の製造バラツキの影響の少ない
出力電位を得ることが期待できる。

【０１２１】通常動作状態においては、第２の基準電位
Ｖbgr2は必要なく、第２の基準電位発生回路90の動作を
停止することができるので、第２の基準電位発生回路90
に上記程度の電流を設定することは許容される。

【０１２２】したがって、上記第３の実施の形態によれ
ば、消費電力を削減でき、かつ、製造バラツキ影響の少
ない高精度な基準電位を得ることができる。

【０１２３】一方で、チップ内に複数存在する第１の基
準電位発生回路10は、通常動作状態で動作し続けるの
で、その消費電力を抑えることが求められる。特に、Ｃ
ＭＯＳ半導体装置の場合、殆んどの回路が動作していな
いスタンドバイ状態において、チップ全体での消費電力
は数十μＡ程度になる。

【０１２４】このようなチップにおいては、第１の基準
電位発生回路10で消費される電流を１μＡ程度に抑える
ことを要求され、この要求を満たすには、素子の製造バ
ラツキの影響を抑えることができないので、第１の基準
電位発生回路10に対応して基準電位調整回路40を設ける
ことが有効となる。

【０１２５】＜第３の実施の形態の変形例１＞第３の実
施の形態においては、第２の基準電位Ｖbgr2を複数の第
１の基準電位発生回路10の近傍まで伝達し、そこで両者
を比較しているが、これに限らず、例えばパターンレイ
アウトの都合によって、例えば次のように構成を変更す
ることが可能である。

【０１２６】即ち、複数の基準電位調整回路40c は、そ
れぞれ前記基準電位調整回路のうちの複数の基準電位生
成用の抵抗素子Ｒ41〜Ｒ48、帰還制御用の演算増幅回路
41、ＰＭＯＳトランジスタＰ4 、選択回路（ラッチ回路
460 〜463 、選択スイッチ用ＭＯＳトランジスタＮＳ0
〜ＮＳ3 を含む）100 を残したものに、複数の基準電位
を比較のために取り出す基準電位セレクタ回路101 を付
加したものである。

【０１２７】この複数の基準電位調整回路40c は、複数
の第１の基準電位発生回路10に対応してそれぞれの近傍
に設けられており、それぞれ対応する第１の基準電位発
生回路10から入力する第１の基準電位Ｖbgr11 〜Ｖbgr1
n を受けてそれぞれ複数の基準電位を生成する。

【０１２８】基準電位比較回路103 は、前記複数の基準
電位調整回路40cに対して共通に設けられており、前記
基準電位調整回路のうちの電圧比較回路（430 〜432 ）
および選択信号生成回路（判定回路440 〜442 、450 〜
453 を含む）104 を分離したものであり、第２の基準電
位発生回路90の近傍に設けられている。

【０１２９】さらに、前記複数の基準電位調整回路40c
と基準電位比較回路103 との間には、基準電位伝達配線
群105 が共通に形成されている。

【０１３０】テストに際して、複数の基準電位調整回路
40c は、テスト制御回路30c により順次選択されて制御
される。そして、選択された基準電位調整回路40c の基
準電位セレクタ回路101 から取り出された比較用の複数
の基準電位は前記基準電位伝達配線群105 を経て基準電
位比較回路103 に入力する。

【０１３１】基準電位比較回路103 では、伝達された複
数の基準電位を電圧比較回路（430〜433 ）で第２の基
準電位Ｖbgr2と比較し、比較結果に基づいて選択信号生
成回路104 で生成した選択信号により、現在選択中の基
準電位調整回路40c の選択回路100 を選択制御して出力
を制御する。なお、この選択回路100 内のラッチ回路
は、前記テスト制御回路30cによラッチ制御が行われ
る。

【０１３２】このような制御動作を複数の基準電位調整
回路40c に対して順次実施することにより、第１の基準
電位Ｖbgr11 〜Ｖbgr1n のそれぞれの出力レベルを調整
することが可能になる。

【０１３３】このような構成によれば、第３の実施の形
態と同様の効果が得られるが、基準電位比較回路103 を
全体で使用するので、全体のパターン面積の縮小を図
り、あるいはパターンレイアウトの柔軟性を持たせるこ
とが可能になる。

【０１３４】また、第３の実施の形態においては、半導
体装置内部の基準電位をテスト制御入力時に調整する例
を示したが、さらに、前述した第２の実施の形態と同様
に、第１の基準電位と第２の基準電位の電位差を検出し
た情報を外部へ出力し、その情報に基づいてフューズ溶
断などの手法によりプログラムを実施することにより、
自動的に基準電位を調整することが可能である。

【０１３５】

【発明の効果】上述したように本発明によれば、内部で
発生する低電源電位依存性、低温度依存性を有する基準
電位を、使用素子のバラツキの影響が少ない基準電位と
なるように調整でき、調整用の外付素子の不要化、テス
トコストの削減、低消費電力化、チップ面積の削減を図
り得る半導体装置およびその基準電位調整方法を提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の半導体装置に形成された調整機能付き
基準電位発生回路の第１の実施の形態を示すブロック
図。

【図２】図１中の第１の基準電位発生回路の一例として
band-gap reference 回路を示す回路図。

【図３】図１中の第２の基準電位発生回路の一例を示す
回路図。

【図４】図１中の基準電位調整回路の一例を示す回路
図。

【図５】第１の実施の形態の変形例として基準電位調整
回路の一部と第１の基準電位発生回路の一部を共用した
一例を示す回路図。

【図６】本発明の半導体装置に形成された調整機能付き
基準電位発生回路の第２の実施の形態を示すブロック
図。

【図７】図６中の基準電位調整用のプログラム手段の構
成の一例および動作波形の一例を示す図。

【図８】図６中の基準電位調整回路として電源投入時の
初期値設定機能を有した基準電位調整回路を構成した例
を示す回路図。

【図９】第２の実施の形態に係る調整機能付き基準電位
発生回路を備えた半導体装置の製造工程におけるチップ
の出荷テスト工程で基準電位の調整を行う方法の一例を
示すフローチャート。

【図１０】本発明の半導体装置に形成された調整機能付
き基準電位発生回路の第３の実施の形態を示すブロック
図。

【図１１】図１０の基準電位発生回路の変形例を示す回
路図。

【符号の説明】

10…第１の基準電位発生回路、 20…第２の基準電位発生回路、 30…制御回路、 40…基準電位調整回路。

フロントページの続き Ｆターム(参考） 5F038 AV15 AZ08 BB04 BB08 DF07 DF08 DF11 DF16 DT02 DT18 EZ20 5H420 BB02 BB03 BB12 CC02 DD02 EA14 EA18 EA24 EA47 EB01 EB37 GG01 GG03 GG06 LL08 NA12 NA16 NA17 NA28 NB02 NB12 NB18 NB25 NC02 NC06 NC15 NC35 NE23 NE26 NE28

Claims (17)

【特許請求の範囲】
1. 【請求項１】 第１の基準電位発生回路および第２の基
   準電位発生回路と、 通常動作状態とそれ以外の特殊動作状態を選択制御する
   制御回路と、 前記制御回路により制御され、特殊動作状態において前
   記第２の基準電位発生回路の出力電位を基準として第１
   の基準電位発生回路の出力電位を調整して出力し、通常
   動作状態では前記第１の基準電位発生回路の前記調整さ
   れた出力電位を出力する基準電位調整回路とを具備する
   ことを特徴とする半導体装置。
2. 【請求項２】 前記特殊動作状態において前記第１の基
   準電位発生回路の出力電位と前記第２の基準電位発生回
   路の出力電位を比較し、その電位差情報を半導体チップ
   外へ出力する手段をさらに具備することを特徴とする請
   求項１記載の半導体装置。
3. 【請求項３】 前記特殊動作状態は、電源投入時の動作
   状態であることを特徴とする請求項１または２記載の半
   導体装置。
4. 【請求項４】 前記特殊動作状態は、テストモードであ
   ることを特徴とする請求項１または２記載の半導体装
   置。
5. 【請求項５】 前記第２の基準電位発生回路は、前記通
   常動作状態においては動作を停止するように制御される
   ことを特徴とする請求項１乃至４のいずれか１項に記載
   の半導体装置。
6. 【請求項６】 前記第２の基準電位発生回路は、外部入
   力電位に依存する特性を持つことを特徴とする請求項１
   乃至５のいずれか１項に記載の半導体装置。
7. 【請求項７】 前記第２の基準電位発生回路は、電源電
   位依存性を持つことを特徴とする請求項１乃至５のいず
   れか１項に記載の半導体装置。
8. 【請求項８】 前記第１の基準電位発生回路は、バンド
   ギャップレファレンス（band-gap reference）回路から
   構成されることを特徴とする請求項１乃至７のいずれか
   １項に記載の半導体装置。
9. 【請求項９】 前記第１の基準電位発生回路の出力電位
   を外部から調整するためのプログラム手段をさらに具備
   することを特徴とする請求項１乃至７のいずれか１項に
   記載の半導体装置。
10. 【請求項１０】 前記プログラム手段は、欠陥メモリ素
    子を救済するためのプログラム手段に用いられたフュー
    ズ素子を有することを特徴とする請求項９記載の半導体
    装置。
11. 【請求項１１】 前記第１の基準電位発生回路は複数存
    在し、前記複数の第１の基準電位発生回路にそれぞれ対
    応して前記基準電位調整回路が設けられていることを特
    徴とする請求項１乃至１０のいずれか１項に記載の半導
    体装置。
12. 【請求項１２】 前記基準電位調整回路は、前記第１の
    基準電位発生回路の出力電位から複数の基準電位を生成
    し、これらの複数の基準電位のうちで前記第２の基準電
    位発生回路の出力電位に最も近いものを選択して出力す
    ることを特徴とする請求項１乃至１１のいずれか１項に
    記載の半導体装置。
13. 【請求項１３】 電源電位の影響や周辺温度の影響が比
    較的少ない第１の基準電位を発生する第１の基準電位発
    生回路と、電源電位の影響や周辺温度の影響は受ける
    が、使用素子のバラツキの影響が比較的小さい第２の基
    準電位を発生する第２の基準電位発生回路と、前記第１
    の基準電位発生回路の出力電位を調整して半導体装置の
    内部で使用する基準電位として出力するための基準電位
    調整回路とを半導体装置の内部に設けておき、 前記第２の基準電位発生回路を動作させ、その出力電位
    を参照して前記基準電位調整回路で第１の基準電位発生
    回路の出力電位を調整し、この調整済みの出力電位を半
    導体装置の内部で使用する基準電位として出力させるこ
    とを特徴とする半導体装置の基準電位調整方法。
14. 【請求項１４】 前記第２の基準電位発生回路は、通常
    動作状態においては動作を停止するように制御されるこ
    とを特徴とする請求項１３記載の基準電位調整方法。
15. 【請求項１５】 前記第２の基準電位発生回路は、外部
    入力電位に依存する特性を持つことを特徴とする請求項
    １３または１４に記載の基準電位調整方法。
16. 【請求項１６】 前記第２の基準電位発生回路は、電源
    電位依存性を持つことを特徴とする請求項１３乃至１５
    のいずれか１項に記載の基準電位調整方法。
17. 【請求項１７】 前記第１の基準電位発生回路は、バン
    ドギャップレファレンス（band-gap reference）回路か
    ら構成されることを特徴とする請求項１３乃至１６のい
    ずれか１項に記載の基準電位調整方法。