JP2001094055A - 半導体装置およびその基準電位調整方法 - Google Patents
半導体装置およびその基準電位調整方法Info
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Abstract
性、低温度依存性を有する基準電位を、外部からの制御
により、あるいは、電源投入後に自動的に、使用素子の
バラツキの影響が少ない基準電位となるように調整で
き、調整用の外付素子の不要化、テストコストの削減、
低消費電力化、チップ面積の削減を図る。 【解決手段】互いに特性の異なる第1の基準電位発生回
路10および第2の基準電位発生回路20と、通常動作状態
とそれ以外の特殊動作状態を制御する制御回路30と、制
御回路により制御され、特殊動作状態においては第2の
基準電位発生回路の出力電位を参照して第1の基準電位
発生回路の出力電位を調整して出力し、通常動作状態で
は第1の基準電位発生回路の出力電位を出力する基準電
位調整回路40とを具備する。
Description
その基準電位調整方法に係り、特に調整機能付き基準電
位発生回路を具備した半導体装置およびその基準電位調
整方法に関するもので、例えばアナログ回路を内蔵する
半導体装置に使用されるものである。
クロックの倍周や整形を行うPLL(Phase Locked Loo
p)回路や、チップ安定動作を目的とした内部電源回路
などのアナログ回路を内蔵するものが多い。さらに、ア
ナログ入力を扱うA/Dコンバータや、アナログ出力を
扱うD/Aコンバータを内蔵するLSIもある。さら
に、高速の入出力端子を実現するために入出力回路のイ
ンピーダンスマッチング回路を具備するLSIがある。
基準電位を発生するために基準電位発生回路が内蔵され
ているが、この基準電位発生回路の出力電位の精度とし
て、1mVから数十mVを保証することが要求される。
準電位は、一般に、LSIの製造工程における素子のバ
ラツキの影響を受け、設定電位からずれることがあり、
調整を必要とする。
整するために、テスト工程でフューズ素子を溶断制御し
たり、実装時に外付素子を追加する手法が用いられてい
るが、いずれの手法を用いても、個々のチップの基準電
位を調整することはLSIの製造コストの上昇をまね
く。
コストの増加をまねくことになり、外付素子の追加はそ
れ自体でコストの増加をまねくことになる。また、半導
体メモリの製造に際しては、テスト工程が長時間に及ぶ
ので、多数個のチップの同時テストが実施されている。
この場合、個々のチップに対して異なるテスト信号を入
力することができないので、個々のチップの基準電位を
調整することと、多数個チップの同時テストを実施する
ことの両立が難しい。
半導体装置は、内部で発生する基準電位が製造工程にお
ける素子のバラツキの影響によって設定電位からずれる
ことを調整するために、テスト工程でフューズ素子を溶
断制御したり、実装時に外付素子を追加する手法を採用
しているが、製造コストの上昇をまねくという問題があ
った。
多数個チップの同時テストを実施する時、個々のチップ
における基準電位を調整することが困難であるという問
題があった。
たもので、内部で発生する低電源電位依存性、低温度依
存性を有する基準電位を、使用素子のバラツキの影響が
少ない基準電位となるように調整でき、調整用の外付素
子の不要化、テストコストの削減、低消費電力化、チッ
プ面積の削減を図り得る半導体装置およびその基準電位
調整方法を提供することを目的とする。
第1の基準電位発生回路および第2の基準電位発生回路
と、通常動作状態とそれ以外の特殊動作状態を選択制御
する制御回路と、前記制御回路により制御され、特殊動
作状態において前記第2の基準電位発生回路の出力電位
を基準として第1の基準電位発生回路の出力電位を調整
して出力し、通常動作状態では前記第1の基準電位発生
回路の前記調整された出力電位を出力する基準電位調整
回路とを具備することを特徴とする。
は、電源電位の影響や周辺温度の影響が比較的少ない第
1の基準電位を発生する第1の基準電位発生回路と、電
源電位の影響や周辺温度の影響は受けるが、使用素子の
バラツキの影響が比較的小さい第2の基準電位を発生す
る第2の基準電位発生回路と、前記第1の基準電位発生
回路の出力電位を調整して半導体装置の内部で使用する
基準電位として出力するための基準電位調整回路とを半
導体装置の内部に設けておき、前記第2の基準電位発生
回路を動作させ、その出力電位を参照して前記基準電位
調整回路で第1の基準電位発生回路の出力電位を調整
し、この調整済みの出力電位を半導体装置の内部で使用
する基準電位として出力させることを特徴とする。
施の形態を詳細に説明する。
少ない第1の基準電位発生回路と、電源電位の影響や周
辺温度の影響は受けるが、使用素子のバラツキの影響が
比較的小さい第2の基準電位発生回路と、前記第1の基
準電位発生回路の出力電位を調整して半導体装置の内部
で使用する基準電位として出力するための基準電位調整
回路とを半導体装置の内部に設けておく。
電位の調整を必要とする場合に、前記第2の基準電位発
生回路を動作させ、その出力電位を参照して前記基準電
位調整回路で第1の基準電位発生回路の出力電位を調整
し、以後の通常動作状態では、調整済みの出力電位を半
導体装置の内部で使用する基準電位として出力させる。
導体装置に形成された調整機能付き基準電位発生回路の
第1の実施の形態を示している。
て、第1の基準電位発生回路10および第2の基準電位発
生回路20は、互いに特性が異なるものである。本例で
は、第1の基準電位発生回路10は、電源電位依存性およ
び温度依存性は低いが、素子の製造バラツキの影響を顕
著に受けるという特徴を有する。
は、電源電位の依存性は大きいが、長所として素子の製
造バラツキの影響を受け難いという特徴を有する。
特殊動作状態(例えばチップテスト状態)を制御するも
のである。
より制御され、チップテスト状態においては第2の基準
電位発生回路20の出力電位を基準として第1の基準電位
発生回路10の出力電位を調整して基準電位Vref として
出力し、通常動作状態では第1の基準電位発生回路10の
前記調整された出力電位を基準電位Vref として出力す
るものである。
10の一例として、band-gap reference(バンドギャップ
レファレンス)回路を示している。
VCCが与えられるVCCノードにソースが接続されたPM
OSトランジスタP3と、このPMOSトランジスタP3の
ドレインと接地電位VSSが与えられるVSSノードとの間
に直列に接続された第1の抵抗素子R1、第2の抵抗素子
R2および第1のダイオードD1と、同じく前記PMOSト
ランジスタP3のドレインとVSSノードとの間に直列に接
続された第3の抵抗素子R3および第2のダイオードD2
と、前記第1の抵抗素子R1および第2の抵抗素子R2の直
列接続ノードの電位Aと前記第3の抵抗素子R3および第
2のダイオードD2の直列接続ノードの電位Bが入力し、
出力電位により前記PMOSトランジスタP3のゲートを
制御する差動アンプDAとからなる。そして、PMOSト
ランジスタP3のドレインの電位が第1の基準電位Vbgr
として取り出される。
Bが入力する差動対をなす2個のNMOSトランジスタ
N1、N2と、この差動対トランジスタN1、N2とVSSノード
との間に接続された電流源となるドレイン・ゲートが接
続されたNMOSトランジスタN3と、前記差動対トラン
ジスタN1、N2とVCCノードとの間に接続された負荷とな
るカレントミラー接続された2個のPMOSトランジス
タP2、P3とからなる。
の抵抗値に対して、第1の抵抗素子の抵抗値R1および第
3の抵抗素子R3の抵抗値はそれぞれ例えば10倍に設定
されている。また、第2のダイオードD2のパターン面積
に対して、第1のダイオードD1のパターン面積は例えば
10倍に設定されている。
る電源電位VCCが2.5Vであると、出力電位(基準電
位Vbgr)が1.25V程度となり、上記基準電位Vbgr
の電源電位依存性および温度依存性が低いという特徴が
ある。
プの消費電流が増加し、電源配線に寄生する抵抗の影響
により、電源の電圧降下が発生したり、さらに、消費電
流によりチップが発熱し、チップの温度も不安定にな
る。このような環境下においても、図2のband-gap ref
erence回路によれば、安定した出力電位(第1の基準電
位Vbgr)を発生することが可能である。
力電位Vbgrは、素子の製造バラツキの影響を顕著に受
けるという特徴を有する。即ち、回路の構成素子である
ダイオードD1、D2の熱電圧VT のバラツキ、2つのダイ
オードD1、D2の順方向電圧Vfの一致性、2つの抵抗比R
1/R2、R1/R3の一致性および差動アンプDAを構成するNMO
SトランジスタN1、N2、PMOSトランジスタP2、P3の閾値
Vtの一致性の影響を受ける。このうち、PMOSトランジ
スタまたはNMOSトランジスタのVtのバラツキの影響が
支配的であり、対になる2つのトランジスタN1、N2ある
いはP2、P3のVtの差が10mV存在すると、出力電位
Vbgrは100mV以上も設計値からずれる。したがっ
て、図2に示したband-gap reference回路の出力電位V
bgrに対して、後述するように電位調整を行う。
20の一例を示している。
ードとVSSノードとの間に、2個の抵抗素子R4およびR5
と1個のNMOSトランジスタN4が直列に接続されてな
り、上記2個の抵抗素子R4、R5の直列接続ノードの電位
が第2の基準電位Vdiv として取り出される。
SトランジスタN4がオフ状態の時は貫通電流が流れない
が、NMOSトランジスタN4がオン状態に制御された状
態の時は、供給される電源電位VCCを単純に抵抗R4、R5
で分割して基準電位Vdiv を発生する。したがって、基
準電位Vdivは、電源電位VCCに比例した特性を有する
ので、供給される電源電位VCCが正確に制御されている
状態では正確な基準電位Vdivを得ることができる。
それぞれRであり、NMOSトランジスタN4の相互コン
ダクタンスgmとの関係が、R》1/gmに設定されて
いると、供給される電源電位VCCが2.5Vであると、
抵抗分割により得られる基準電位Vdivは1.25Vに
なる。
4、R5の局所的なバラツキを1%程度に抑えることは比
較的容易であるので、基準電位Vdivの精度は1mV以
下になることが期待できる。
作状態では消費電流と電源配線の寄生抵抗の影響により
電源電位VCCは安定しない。したがって、図3に示した
第2の基準電位発生回路20の出力電位Vdivは、通常動
作状態で使用することができない。
例を示している。
位Vbgrから帰還制御用の差動増幅回路41と電圧分割用
の抵抗素子によって複数の基準電位Vref1、Vref3、V
ref5、Vref7を生成し、これらの複数の基準電位Vref
1、Vref3、Vref5、Vref7のうちで第2の基準電位Vd
ivと最も近いものを選択して調整済みの基準電位Vref
として出力する。
ドと接地電位VSSが与えられるVSSノードとの間に、P
MOSトランジスタP4および8個の抵抗素子R41 〜R48
が直列に接続されている。
電位Vref1〜Vref7のうち、例えば基準電位Vref5と前
記第1の基準電位Vbgrとは差動増幅回路41に入力し、
この差動増幅回路41の出力電位が前記PMOSトランジ
スタP4のゲートに供給される。これにより、基準電位V
ref5が第1の基準電位Vbgrと等しくなるように帰還制
御が行われる。
f1、Vref3、Vref5、Vref7のノードは、それぞれ対応
して選択スイッチ用のNMOSトランジスタNS0 〜NS3
の各一端に接続されており、このNMOSトランジスタ
NS0 〜NS3 の各他端は一括して調整済みの基準電位Vre
fの出力ノードに接続されている。
ref5、Vref7のうちで第2の基準電位Vdivと最も近い
ものを判定し、この判定結果に応じて選択スイッチ用の
NMOSトランジスタNS0 〜NS3 を選択的にオン状態に
設定するための選択信号SELECT<0>〜SELECT<3>を生成す
る選択信号生成回路42が設けられている。
f2、Vref4、Vref6のそれぞれと第2の基準電位Vdiv
とを比較するための差動型の電圧比較回路430〜432と、
この電圧比較回路430〜432の比較出力をそれぞれ対応し
て取り出す第1のバッファ回路440〜第3のバッファ回
路442と、この第1のバッファ回路440〜第3のバッファ
回路442が入力し、前記比較結果に基づいて基準電位Vr
ef1、Vref3、Vref5、Vref7のうちで第2の基準電位
Vdivに最も近いものを判定し、4つの判定信号H0〜H3
のうちの1個を選択的に活性化(出力)する判定回路45
と、セット信号SETが“H”の時に上記判定回路45から
出力する4つの判定信号H0〜H3をラッチし、セット信号
SETが“L”の時はその状態を保持するラッチ回路(レ
ジスタ回路)460〜463とを具備する。このラッチ回路46
0〜463の各出力は対応して前記選択信号SELECT<1>〜SEL
ECT<3>となり、それぞれ対応して前記選択スイッチ用の
NMOSトランジスタNS0〜NS3のゲートに供給される。
なお、前記セット信号SETは、図1中のテスト制御回路3
0で生成される。
応して一方の入力である基準電位Vref2、Vref4、Vre
f6よりも他方の入力である第2の基準電位Vdivが低い
場合には、比較出力が“H”レベルになり、それぞれ対
応して一方の入力である基準電位Vref2、Vref4、Vre
f6よりも他方の入力である第2の基準電位Vdivが高い
場合には、比較出力が“L”レベルになる。
路440の出力を反転させるインバータ回路450と、上記イ
ンバータ回路450の出力および前記第2のバッファ回路4
41の出力が入力する負論理の二入力の第1のナンドゲー
ト(正論理では二入力のノアゲート)451と、前記イン
バータ回路450の出力と前記第1のナンドゲート451の出
力と前記第3のバッファ回路442の出力が入力する負論
理の三入力の第2のナンドゲート(正論理では三入力の
ノアゲート)452と、前記インバータ回路450の出力と前
記第1のナンドゲート451の出力と前記第2のナンドゲ
ート452の出力が入力する負論理の三入力の第3のナン
ドゲート(正論理では三入力のノアゲート)453とから
なる。
電位調整動作を説明する。
テスト状態で実施される。この際、図1中のテスト制御
回路30は、前記セット信号SETを活性状態(“H”レベ
ル)に設定することにより、図1中の第2の基準電位発
生回路20を動作させるとともに、図4中のラッチ回路46
0〜463を入力可能な状態に設定する。
インにおけるチップの動作評価工程であってもよいし、
実装後のボード上で行われるのチップの動作評価であっ
てもよい。いずれの場合も、チップの消費電流は抑えら
れ、供給電源の電位を一定に保つことが比較的容易であ
る。
ef2よりも低い場合には、電圧比較回路430〜432の各比
較出力はそれぞれ“H”になる。これにより、第1のバ
ッファ回路440〜第3のバッファ回路442の各出力はそれ
ぞれ“L”になる。これにより、インバータ回路450の
出力は“H”になり、第1のナンドゲート451〜第3の
ナンドゲート453の各出力はそれぞれ“L”になる。
号H0〜H3のうちの1個の判定信号H0を選択的に活性化す
る。そして、この4つの判定信号H0〜H3がラッチ回路46
0〜463にラッチされると、選択信号SELECT<0>〜SELECT<
3>のうちの選択信号SELECT<0>が選択的に活性化される
ことになり、選択スイッチ用のNMOSトランジスタNS
0〜NS3のうちのNS0が選択される。結果として、基準電
位Vref1、Vref3、Vref5、Vref7のうちで第2の基準
電位Vdivに最も近いVref1が選択されて調整済み基準
電位Vrefとして出力される。
ef2とVref4の間である場合には、電圧比較回路430の比
較出力は“L”になり、電圧比較回路431〜432の各比較
出力はそれぞれ“H”になる。これにより、第1のバッ
ファ回路440の出力は“H”になり、第2のバッファ回
路441〜第3のバッファ回路442の各出力はそれぞれ
“L”になる。これにより、インバータ回路450の出力
は“L”になり、第1のナンドゲート451の出力は
“H”になり、第2のナンドゲート451〜第3のナンド
ゲート452の各出力はそれぞれ“L”になる。
号H0〜H3のうちの判定信号H1を選択的に活性化する。そ
して、この4つの判定信号H0〜H3がラッチ回路460〜463
にラッチされると、選択信号SELECT<0>〜SELECT<3>のう
ちの選択信号SELECT<1>が選択的に活性化されることに
なり、選択スイッチ用のNMOSトランジスタNS0〜NS3
のうちのNS1が選択される。結果として、基準電位Vref
1、Vref3、Vref5、Vref7のうちで第2の基準電位Vd
ivに最も近いVref3が選択されて調整済み基準電位Vre
fとして出力される。
ef4とVref6の間である場合には、電圧比較回路430〜43
1の各比較出力はそれぞれ“L”になり、電圧比較回路4
32の比較出力は“H”になる。これにより、第1のバッ
ファ回路440〜第2のバッファ回路441の各出力はそれぞ
れ“H”になり、第3のバッファ回路442の出力は
“L”になる。これにより、インバータ回路の出力450
は“L”になり、第1のナンドゲートの出力451は
“L”になり、第2のナンドゲートの出力452は“H”
になり、第3のナンドゲート453の出力は“L”にな
る。
号H0〜H3のうちの判定信号H2を選択的に活性化する。そ
して、この4つの判定信号H0〜H3がラッチ回路460〜463
にラッチされると、選択信号SELECT<0>〜SELECT<3>のう
ちの選択信号SELECT<2>が選択的に活性化されることに
なり、選択スイッチ用のNMOSトランジスタNS0〜NS3
のうちのNS2が選択される。結果として、基準電位Vref
1、Vref3、Vref5、Vref7のうちで第2の基準電位Vd
ivに最も近いVref5が選択されて調整済み基準電位Vre
fとして出力される。
ef6より高い場合には、電圧比較回路430〜432の各比較
出力はそれぞれ“L”になる。これにより、第1のバッ
ファ回路440〜第3のバッファ回路442の各出力はそれぞ
れ“H”になる。これにより、インバータ回路450の出
力は“L”になり、第1のナンドゲート451〜第2のナ
ンドゲート452の各出力は“L”になり、第3のナンド
ゲート453の出力は“H”になる。
号H0〜H3のうちの判定信号H3を選択的に活性化する。そ
して、この4つの判定信号H0〜H3がラッチ回路460〜463
にラッチされると、選択信号SELECT<0>〜SELECT<3>のう
ちの選択信号SELECT<3>が選択的に活性化されることに
なり、選択スイッチ用のNMOSトランジスタNS0〜NS3
のうちのNS3が選択される。結果として、基準電位Vref
1、Vref3、Vref5、Vref7のうちで第2の基準電位Vd
ivに最も近いVref7が選択されて調整済み基準電位Vre
fとして出力される。
ば、外部からの制御により基準電位の調整を行う際は、
低電源電位依存性、低温度依存性という特徴を有する第
1の基準電位Vbgrに仮に素子の製造バラツキの影響に
よりバラツキが発生しても、素子の製造バラツキによる
影響が少ない第2の基準電位Vdivを参照して、第1の
基準電位Vbgrを自動的に調整(本例では複数の基準電
位の中からVdivに最も近い基準電位を選択)すること
が可能である。
を通常動作状態にすると、設計値通りに調整済みの基準
電位Vrefをチップ内部の回路へ供給することが可能に
なり、チップが高速動作している状態においても、調整
済みの基準電位Vref が有する低電源電位依存性、低温
度依存性という特徴により、安定した動作が得られるよ
うになる。
以下に述べる効果が得られる。
Vbgrを調整する回路40が内蔵されているので、調整用
の外付素子を必要としない。
内蔵された第2の基準電位発生回路20から発生された第
2の基準電位Vdivを参照して動作するので、外部から
個々のチップに対して異なる調整信号を入力する必要が
なく、テストの容易化が可能である。このことは、例え
ば半導体メモリの多数個チップの同時テストを可能に
し、テストコストの削減に効果がある。
子の製造バラツキの影響を受けるが、回路の消費電流を
大きく設定することによりその影響を抑えることができ
る場合がある。この点に着目し、低消費電流が求められ
る通常動作状態では、製造バラツキは多少あるが、消費
電力が小さな第1の基準電位発生回路10を使用し、比較
的低消費電流が求められない電源投入時においては、消
費電力は大きいが製造バラツキが小さな第2の基準電位
発生回路20を参照して第1の基準電位発生回路10の出力
電位を調整する。これにより、素子バラツキの影響が小
さく、かつ、消費電力が小さい基準電位発生回路を構築
でき、半導体装置の低消費電力化を図ることができる。
より、チップの消費電力の増加は著しい。消費電流が大
きいと、たとえ接地電位線においてもチップ内に電位勾
配を生じる。また、高速に動作するデジタル信号がノイ
ズを発生する。このようなチップにおいては、基準電位
発生回路を複数個分散配置することが必要となり、その
面積を無視することができない。この場合、一般に、出
力電位の精度が高く、外乱、つまり、電源電位や周辺温
度の影響を受けない基準電位発生回路は面積が大きい。
第1の基準電位発生回路10としてチップ内に複数分散配
置し、面積が大きいが特性の良い第2の基準電位発生回
路20を1つ配置する。そして、チップの消費電流が少な
い状態で、第2の基準電位Vdivを参照して第1の基準
電位発生回路10の出力電位の調整を実施する。
勾配の影響やノイズの影響を受けることはない。これに
より、基準電位発生回路をチップ内に複数配置する必要
がある場合、チップ面積を削減することができる。
実施の形態では、基準電位調整回路40と第1の基準電位
発生回路10とは別個に設けられたが、図2に示した基準
電位調整回路40の一部と図4に示した第1の基準電位発
生回路10の一部を共用するように構成を変形することも
可能であり、その一例を図5に示す。
よび基準電位調整回路40aは、図2に示した第1の基準
電位発生回路の抵抗素子R3が複数の抵抗素子R51〜R58に
分割されており、この分割された複数の抵抗素子R51〜R
58が図4に示した基準電位調整回路の直列接続された複
数の抵抗素子R41〜R48を兼用しており、図4中の41に相
当する基準電位調整回路における帰還制御用の差動増幅
回路41が省略されている。その他の部分は、図2に示し
た基準電位調整回路40および図4に示した第1の基準電
位発生回路10と同じ符号を付している。
る分割された複数の抵抗素子R51〜R58の各接続ノードの
基準電位Vref1〜Vref7が第2の基準電位Vdivと比較
されている。
ば、第1の実施の形態と比べて、基本的に同様の動作に
より同様な効果が得られるとともに、構成を簡略化する
が可能である。
は、第1の実施の形態において、さらに、第1の基準電
位Vbgrと第2の基準電位Vdivの電位差情報をチップ外
へ出力する手段と、第1の基準電位Vbgrの出力レベル
の初期値をプログラムする手段を、チップに追加したも
のである。
は、図1を参照して前述した第1の実施の形態に係る調
整機能付き基準電位発生回路と比べて、第1の基準電位
Vbgrと第2の基準電位Vdivの電位差を検出した結果を
出力パッド60を介してチップ外へ出力するための出力回
路61と、電源投入動作中にプログラム内容が参照され、
第1の基準電位Vbgrの出力レベルの初期値を基準電位
調整回路40bに設定するための基準電位調整用のプログ
ラム手段62が付加されている点が異なり、その他は同じ
である。
た基準電位調整回路40あるいは図5中に示した基準電位
調整回路40aと比べて、テスト制御信号により基準電位
調整用のプログラム手段62からの出力信号を取り込んで
ラッチして選択信号SELECT<0>〜SELECT<3>を生成するよ
うに変更されたものである。
位Vdivの電位差を検出するための回路として、図4に
示した基準電位調整回路40あるいは図5中に示した基準
電位調整回路40aあるいは図6中に示した基準電位調整
回路40bを用いることができる。
a、40bは、第1の基準電位Vbgrから作られた複数の基
準電位Vref1、Vref3、Vref5、Vref7と第2の基準電
位Vdivとの比較を行い、第2の基準電位Vdivに最も近
いものを選択する。したがって、どの基準電位を選択し
たかを示す情報(複数の選択信号選択信号SELECT<0>〜S
ELECT<3>のうちで択一的に活性化される選択信号)が電
位差検出信号に相当することになる。
2の基準電位Vdivの電位差を検出する電位差検出回路
は、電位差(アナログ値)を複数の選択信号のうちで択
一的に活性化される選択信号(デジタル値)に変換する
A/D変換回路とみなすことができるので、さまざまな
形態のA/D変換回路により構成可能である。
プログラム手段62の一例を示しており、その動作波形の
一例を図7(b)に示す。
ューズ素子F1〜F3と、セット・リセット機能付きの3個
のラッチ回路LT1〜LT3と、3個のインバータ回路IV1〜I
V3と、三入力の1個のノア回路NORからなり、図2に示
した第1の基準電位発生回路で生成される4つの基準電
位Vref1、Vref3、Vref5、Vref7のうちの1つを選択
制御するための4ビットの信号Default<0>〜Default<3>
を発生するように構成されている。
回路LT1〜LT3のそれぞれは、電源ノードにソースが接続
され、ゲートにリセット信号FCLRnが入力するリセット
用のPMOSトランジスタ71と、このPMOSトランジ
スタ71のドレインにドレインが接続され、ゲートにセッ
ト信号FSETpが入力するセット用のNMOSトランジス
タ72と、前記リセット信号FCLRnによりリセットされ、
前記リセット用のPMOSトランジスタ71とセット用の
NMOSトランジスタ72のドレイン相互接続ノードの電
位をラッチするラッチ回路73からなる。
て前記インバータ回路IV1〜IV3が接続されており、上記
ラッチ回路LT1〜LT3のセット用のNMOSトランジスタ
72のソースとVSSノードとの間には対応して前記フュー
ズ素子F1〜F3が設けられ、このフューズ素子F1〜F3が必
要に応じて溶断される。そして、前記インバータ回路IV
1〜IV3の各出力が前記ノア回路NORに入力している。
きラッチ回路LT1〜LT3のうちの代表的にラッチ回路LT1
の動作について、図7(b)を参照して説明する。
位に上昇した後、リセット信号FCLRnが“L”の時は、
ラッチ回路73は“L”を出力するようにリセットされ
る。そして、フューズ素子F1の状態を蓄えるための上記
リセット信号FCLRnが“H”レベルになった後、フュー
ズ素子F1の状態をラッチ回路73に伝達するためのセット
信号FSETpが“L”→“H”→“L”と遷移する。この
時、フューズ素子F1が溶断状態の場合は、ラッチ回路73
は“H”を出力するようにセットされ、フューズ素子F1
が溶断状態でない場合、ラッチ回路73は“L”を出力す
るようにセットされる。
において、フューズ素子F1〜F3のうちのF1のみが溶断さ
れている場合には、4ビットの信号Default<0>〜Defaul
t<3>のうちのDefault<0>のみ“H”になる。
のF2のみが溶断されている場合には、4ビットの信号De
fault<0>〜Default<3>のうちのDefault<1>のみ“H”に
なる。
が溶断されていない場合(プログラムの初期状態)に
は、4ビットの信号Default<0>〜Default<3>のうちのDe
fault<2>のみ“H”になる。
のF3のみが溶断されている場合には、4ビットの信号De
fault<0>〜Default<3>のうちのDefault<3>のみ“H”に
なる。
記4ビットの信号Default<0>〜Default<3>を前記基準電
位調整回路40bでラッチして選択信号SELECT<0>〜SELECT
<3>を生成するようにすれば、前記第1の基準電位Vbgr
から作られた複数の基準電位Vref1、Vref3、Vref5、
Vref7のうちから択一的に出力することが可能になる。
して、電源投入時の初期値設定機能を有した基準電位調
整回路を構成した例を示している。
回路は、図4を参照して前述した基準電位調整回路40と
比べて、(1)インバータ回路450および第1のノアゲ
ート451〜第3のノアゲート453の各出力ノードとラッチ
回路460〜463の入力ノードとの間にそれぞれ対応してマ
ルチプレクサ回路80〜83が挿入されている点、 (2)
上記マルチプレクサ回路80〜83は、前記セット信号SET
を受けた時には前記判定回路45からの判定信号H0〜H3を
選択するように制御されるが、電源が投入されたことを
示す信号CHRDYpがインバータ回路84により反転された信
号を受けた時には前記信号Default<0>〜Default<3>を選
択するように制御される点、(3)前記セット信号SET
および前記信号CHRDYpの反転信号が二入力のオアゲート
85に入力し、このオアゲート85の出力がラッチ回路460
〜463 のセット入力となる点が異なり、その他は同じで
ある。
は、前記信号CHRDYpの反転信号が一方の入力となり、前
記信号Default<0>〜Default<3>のうちの1つが他方の入
力となる二入力の第1のアンドゲート86と、前記セット
信号SET が一方の入力となり、前記判定回路45から出力
する判定信号H0〜H3のうちの1つが他方の入力となる二
入力の第2のアンドゲート87と、上記2つのアンドゲー
ト86,87の各出力が入力する二入力のオアゲート88から
なる。そして、上記オアゲート88の各出力が対応してラ
ッチ回路460〜463に入力する。
を示す信号CHRDYpは、図7に示したプログラム手段から
フューズF1〜F3にプログラムされた情報が信号Default<
0>〜Default<3>として出力されるのを待って“L”から
“H”へと遷移する。
の反転信号が“H”)の時には、マルチプレクサ回路80
〜83は図7に示したプログラム手段からの信号Default<
0>〜Default<3>を選択し、それをラッチ回路460〜463が
ラッチする。そして、前記信号CHRDYpが“H”(その反
転信号が“L”)になると、ラッチ回路460〜463はラッ
チ状態を保持する。
整回路40と同様に、セット信号SETが“H”になると、
マルチプレクサ回路80〜83は判定回路45から出力する判
定信号H0〜H3を選択し、それをラッチ回路460〜463がラ
ッチする。そして、前記セット信号SETが“L”になる
と、ラッチ回路460〜463はラッチ状態を保持する。
にプログラムが施されたチップは、電源投入動作中にプ
ログラム手段のプログラム内容を参照し、基準電位調整
回路の出力レベルの初期値を設定することが可能にな
る。
準電位発生回路を備えた半導体装置における基準電位調
整方法の一例>次に、上記したような第2の実施の形態
に係る調整機能付き基準電位発生回路を備えた半導体装
置の製造工程におけるチップの出荷テスト工程で基準電
位の調整を行う方法の一例について、図9に示すフロー
チャートを参照しながら説明する。
位Vbgrの出力レベルを第2の基準電位Vdivを参照して
調整する。この際、第1の基準電位Vbgrの出力レベル
の調整方法は第1の実施の形態で前述した方法と同様で
あるので説明を省略する。この時、第1の基準電位Vbg
rと第2の基準電位Vdivとの電位差を検出した情報を出
力し、これを外部で取得しておく。
bgrの出力レベル(製造バラツキの影響が抑えられた基
準電位Vref)を使用してチップの動作テストを実施す
る。このチップの動作テストは、通常動作状態またはそ
れに準ずる状態で実施される。
Vbgrのまま(つまり、本例の調整済みの基準電位Vref
を使用しない)でチップの動作テストを実施する場合に
比べて、多数のチップが正常に動作することが期待され
る。なお、チップの動作テストにおいて、動作が不良の
チップは廃棄される。
ストを実施するためには、第2の基準電位Vdivは電源
電位VCCの影響を受けるのでその使用は望ましくなく、
調整済みの第1の基準電位Vbgrを用いて実施すること
が望ましい。つまり、チップが動作している状態では、
その消費電力の影響により、電源電位VCCを一定に保つ
ことが難しい。したがって、第2の基準電位Vdivを用
いた状態では、チップの動作テストを正確に実施するこ
とができない。
調整用のプログラム手段にプログラムを施す工程へ移
る。
ズ素子の溶断工程が製造工程に追加されることになる
が、半導体記憶装置の製造工程においては、欠陥メモリ
素子を救済するためのプログラム工程(フューズ素子の
溶断工程)が既に存在するので、それと同時に前記調整
プログラムを実施すれば、工程数は増加しない。
パッケージング工程(例えば樹脂封入工程)を経てチッ
プの最終動作テストが実施される。この時、既に前述し
たように基準電位調整用のプログラム手段に対してプロ
グラムが実施されているので、電源を投入するだけで第
1の基準電位Vbgrの出力レベルは調整済みの状態にな
る。即ち、チップの最終動作テスト段階においては、第
1の基準電位Vbgrを調整する手順を必要としない。
力レベルをプログラムする機能を具備した第2の実施の
形態に係る半導体装置によれば、その実使用時におい
て、第2の基準電位Vdivを参照した第1の基準電位Vb
grの調整動作が不要になる。つまり、電源を投入すれば
通常動作が可能となるので、使い勝手が良いものにな
る。また、フューズ素子として、電気的なフューズやP
ROMなどを用いても構わない。この場合、欠陥メモリ
素子を救済するためのプログラム工程で用いるフューズ
素子と同じ構成のフューズ素子を用いれば、工程数を増
加させることなく第1の基準電位Vbgrの出力レベルを
プログラムすることが可能になる。
要とするアナログ回路がチップ内に点在する場合、チッ
プ中の一個所で基準電位Vrefを生成し、それを点在す
るアナログ回路へ分配する手法が考えられるが、この手
法には問題がある。
て消費電力が大きく、電源配線の抵抗により電圧勾配が
発生するので、基準電位Vrefを接地電位VSSとの電位
差として正確に発生できたとしても、その電位を正確に
伝達することができない。
スの信号線により伝達されるが、チップ内には高速で動
作するデジタル配線が多数存在し、これらがノイズ源に
なり、基準電位Vrefの伝達はノイズの影響を受け易
い。
回路をアナログ回路の近傍に配置することが望ましい。
しかし、このような構成では、チップ内に点在した複数
の基準電位発生回路を如何に調整するかが問題となる。
形態に係る半導体装置では、図10に示すように、チッ
プ内に第1の基準電位発生回路を複数設けた。
生回路10は、それぞれ図2を参照して前述したようなba
nd-gap reference回路を用いている。これに対して、1
個の第2の基準電位発生回路90は、図3を参照して前述
したような供給電源電位依存性をもつ回路を用いてもよ
いが、本例では、第1の基準電位発生回路と同様の回路
構成を有し、素子特性のバラツキが少なくなるように実
現されたband-gap reference回路と、その動作を制御す
るために上記band-gap reference回路と電源供給ノード
との間に挿入されたスイッチ用PMOSトランジスタ91と、
前記テスト制御回路30から供給される制御信号を反転さ
せて前記スイッチ用PMOSトランジスタ91のゲートに供給
するインバータ回路92からなる。
基準電位発生回路90は、それぞれ図2に示したband-gap
reference回路と同様の回路構成であっても、素子定数
の設定により特性の異なるものとなる。
平方根に反比例することが知られている。例えば、MO
Sトランジスタのチャネル長Lおよびチャネル幅Wを大
きく設定と、その閾値Vtのバラツキは(WL)1/2 に
反比例して小さくなる。図2に示したband-gap referen
ce回路において、差動アンプを構成するMOSトランジ
スタのチャネル長Lおよびチャネル幅Wを大きく設定す
ることにより、素子のバラツキは小さくなり、基準電位
の精度が向上することが期待できる。
期待できるほか、その種類に複数の選択肢が用意される
場合がある。面積は大きいが製造バラツキの少ないwell
抵抗や製造バラツキは大きいが面積が小さい拡散抵抗や
ポリシリコン抵抗などが考えられる。
2の基準電位発生回路90については、面積は大きいが製
造バラツキの小さな素子を使用して図2に示したband-g
ap reference回路を実現する。この場合、第2の基準電
位発生回路90はチップ内に1個しか存在しないので、少
々の面積増加は許容される。
第1の電源電位発生回路10については、面積に対する要
求が厳しいので、製造バラツキは多少あっても面積の小
さな素子を使用して図2に示したband-gap reference回
路を実現する。
路10から発生する第1の基準電位Vbgr1に生じる製造バ
ラツキの影響は、第2の基準電位発生回路90から発生す
る第2の基準電位Vbgr2を参照して調整可能である。
準電位発生回路を備えた半導体装置における基準電位調
整方法の一例>第3の実施の形態に係る半導体装置にお
ける基準電位発生回路の調整動作は次のように行う。
チップ全体の消費電流は抑えられ、電源配線の電位勾配
は殆んど無視できる状態になる。さらに、チップは殆ん
ど動作していないので、デジタル配線から生じるノイズ
も小さくなる。つまり、第2の基準電位Vbgr2をチップ
全体へ伝達するための環境が整ったことになる。
整状態を示す信号を第2の基準電位発生回路90に入力し
てその動作を開始させると、製造バラツキの影響が殆ん
どない第2の基準電位Vbgr2が発生する。
生回路10にそれぞれ対応して設けられている基準電位調
整回路40は、第2の基準電位発生回路90から伝達された
第2の基準電位Vbgr2を参照してそれぞれの第1の基準
電位Vbgr1を調整し、その後位はその状態を保持する。
この後、チップを通常動作状態にすると、チップ内の個
々のアナログ回路は、それぞれの近傍に配置された第1
の基準電位発生回路10から出力される調整済みの正確な
基準電位Vrefを参照するので、電源配線に生じる電位
勾配の影響を受けず、さらにノイズの影響も受けない安
定した正常な動作が可能となる。
電流を大きくすることによって精度を高めることができ
る。例えば、図2に示したband-gap reference回路にお
いて、差動アンプDAに流す電流を100μA程度に設定
したり、ダイオードに流れる電流を100μA程度に設
定することにより、素子の製造バラツキの影響の少ない
出力電位を得ることが期待できる。
Vbgr2は必要なく、第2の基準電位発生回路90の動作を
停止することができるので、第2の基準電位発生回路90
に上記程度の電流を設定することは許容される。
ば、消費電力を削減でき、かつ、製造バラツキ影響の少
ない高精度な基準電位を得ることができる。
準電位発生回路10は、通常動作状態で動作し続けるの
で、その消費電力を抑えることが求められる。特に、C
MOS半導体装置の場合、殆んどの回路が動作していな
いスタンドバイ状態において、チップ全体での消費電力
は数十μA程度になる。
電位発生回路10で消費される電流を1μA程度に抑える
ことを要求され、この要求を満たすには、素子の製造バ
ラツキの影響を抑えることができないので、第1の基準
電位発生回路10に対応して基準電位調整回路40を設ける
ことが有効となる。
施の形態においては、第2の基準電位Vbgr2を複数の第
1の基準電位発生回路10の近傍まで伝達し、そこで両者
を比較しているが、これに限らず、例えばパターンレイ
アウトの都合によって、例えば次のように構成を変更す
ることが可能である。
れぞれ前記基準電位調整回路のうちの複数の基準電位生
成用の抵抗素子R41〜R48、帰還制御用の演算増幅回路
41、PMOSトランジスタP4 、選択回路(ラッチ回路
460 〜463 、選択スイッチ用MOSトランジスタNS0
〜NS3 を含む)100 を残したものに、複数の基準電位
を比較のために取り出す基準電位セレクタ回路101 を付
加したものである。
の第1の基準電位発生回路10に対応してそれぞれの近傍
に設けられており、それぞれ対応する第1の基準電位発
生回路10から入力する第1の基準電位Vbgr11 〜Vbgr1
n を受けてそれぞれ複数の基準電位を生成する。
電位調整回路40cに対して共通に設けられており、前記
基準電位調整回路のうちの電圧比較回路(430 〜432 )
および選択信号生成回路(判定回路440 〜442 、450 〜
453 を含む)104 を分離したものであり、第2の基準電
位発生回路90の近傍に設けられている。
と基準電位比較回路103 との間には、基準電位伝達配線
群105 が共通に形成されている。
40c は、テスト制御回路30c により順次選択されて制御
される。そして、選択された基準電位調整回路40c の基
準電位セレクタ回路101 から取り出された比較用の複数
の基準電位は前記基準電位伝達配線群105 を経て基準電
位比較回路103 に入力する。
数の基準電位を電圧比較回路(430〜433 )で第2の基
準電位Vbgr2と比較し、比較結果に基づいて選択信号生
成回路104 で生成した選択信号により、現在選択中の基
準電位調整回路40c の選択回路100 を選択制御して出力
を制御する。なお、この選択回路100 内のラッチ回路
は、前記テスト制御回路30cによラッチ制御が行われ
る。
回路40c に対して順次実施することにより、第1の基準
電位Vbgr11 〜Vbgr1n のそれぞれの出力レベルを調整
することが可能になる。
態と同様の効果が得られるが、基準電位比較回路103 を
全体で使用するので、全体のパターン面積の縮小を図
り、あるいはパターンレイアウトの柔軟性を持たせるこ
とが可能になる。
体装置内部の基準電位をテスト制御入力時に調整する例
を示したが、さらに、前述した第2の実施の形態と同様
に、第1の基準電位と第2の基準電位の電位差を検出し
た情報を外部へ出力し、その情報に基づいてフューズ溶
断などの手法によりプログラムを実施することにより、
自動的に基準電位を調整することが可能である。
発生する低電源電位依存性、低温度依存性を有する基準
電位を、使用素子のバラツキの影響が少ない基準電位と
なるように調整でき、調整用の外付素子の不要化、テス
トコストの削減、低消費電力化、チップ面積の削減を図
り得る半導体装置およびその基準電位調整方法を提供す
ることができる。
基準電位発生回路の第1の実施の形態を示すブロック
図。
band-gap reference 回路を示す回路図。
回路図。
図。
回路の一部と第1の基準電位発生回路の一部を共用した
一例を示す回路図。
基準電位発生回路の第2の実施の形態を示すブロック
図。
成の一例および動作波形の一例を示す図。
初期値設定機能を有した基準電位調整回路を構成した例
を示す回路図。
発生回路を備えた半導体装置の製造工程におけるチップ
の出荷テスト工程で基準電位の調整を行う方法の一例を
示すフローチャート。
き基準電位発生回路の第3の実施の形態を示すブロック
図。
路図。
Claims (17)
- 【請求項1】 第1の基準電位発生回路および第2の基
準電位発生回路と、 通常動作状態とそれ以外の特殊動作状態を選択制御する
制御回路と、 前記制御回路により制御され、特殊動作状態において前
記第2の基準電位発生回路の出力電位を基準として第1
の基準電位発生回路の出力電位を調整して出力し、通常
動作状態では前記第1の基準電位発生回路の前記調整さ
れた出力電位を出力する基準電位調整回路とを具備する
ことを特徴とする半導体装置。 - 【請求項2】 前記特殊動作状態において前記第1の基
準電位発生回路の出力電位と前記第2の基準電位発生回
路の出力電位を比較し、その電位差情報を半導体チップ
外へ出力する手段をさらに具備することを特徴とする請
求項1記載の半導体装置。 - 【請求項3】 前記特殊動作状態は、電源投入時の動作
状態であることを特徴とする請求項1または2記載の半
導体装置。 - 【請求項4】 前記特殊動作状態は、テストモードであ
ることを特徴とする請求項1または2記載の半導体装
置。 - 【請求項5】 前記第2の基準電位発生回路は、前記通
常動作状態においては動作を停止するように制御される
ことを特徴とする請求項1乃至4のいずれか1項に記載
の半導体装置。 - 【請求項6】 前記第2の基準電位発生回路は、外部入
力電位に依存する特性を持つことを特徴とする請求項1
乃至5のいずれか1項に記載の半導体装置。 - 【請求項7】 前記第2の基準電位発生回路は、電源電
位依存性を持つことを特徴とする請求項1乃至5のいず
れか1項に記載の半導体装置。 - 【請求項8】 前記第1の基準電位発生回路は、バンド
ギャップレファレンス(band-gap reference)回路から
構成されることを特徴とする請求項1乃至7のいずれか
1項に記載の半導体装置。 - 【請求項9】 前記第1の基準電位発生回路の出力電位
を外部から調整するためのプログラム手段をさらに具備
することを特徴とする請求項1乃至7のいずれか1項に
記載の半導体装置。 - 【請求項10】 前記プログラム手段は、欠陥メモリ素
子を救済するためのプログラム手段に用いられたフュー
ズ素子を有することを特徴とする請求項9記載の半導体
装置。 - 【請求項11】 前記第1の基準電位発生回路は複数存
在し、前記複数の第1の基準電位発生回路にそれぞれ対
応して前記基準電位調整回路が設けられていることを特
徴とする請求項1乃至10のいずれか1項に記載の半導
体装置。 - 【請求項12】 前記基準電位調整回路は、前記第1の
基準電位発生回路の出力電位から複数の基準電位を生成
し、これらの複数の基準電位のうちで前記第2の基準電
位発生回路の出力電位に最も近いものを選択して出力す
ることを特徴とする請求項1乃至11のいずれか1項に
記載の半導体装置。 - 【請求項13】 電源電位の影響や周辺温度の影響が比
較的少ない第1の基準電位を発生する第1の基準電位発
生回路と、電源電位の影響や周辺温度の影響は受ける
が、使用素子のバラツキの影響が比較的小さい第2の基
準電位を発生する第2の基準電位発生回路と、前記第1
の基準電位発生回路の出力電位を調整して半導体装置の
内部で使用する基準電位として出力するための基準電位
調整回路とを半導体装置の内部に設けておき、 前記第2の基準電位発生回路を動作させ、その出力電位
を参照して前記基準電位調整回路で第1の基準電位発生
回路の出力電位を調整し、この調整済みの出力電位を半
導体装置の内部で使用する基準電位として出力させるこ
とを特徴とする半導体装置の基準電位調整方法。 - 【請求項14】 前記第2の基準電位発生回路は、通常
動作状態においては動作を停止するように制御されるこ
とを特徴とする請求項13記載の基準電位調整方法。 - 【請求項15】 前記第2の基準電位発生回路は、外部
入力電位に依存する特性を持つことを特徴とする請求項
13または14に記載の基準電位調整方法。 - 【請求項16】 前記第2の基準電位発生回路は、電源
電位依存性を持つことを特徴とする請求項13乃至15
のいずれか1項に記載の基準電位調整方法。 - 【請求項17】 前記第1の基準電位発生回路は、バン
ドギャップレファレンス(band-gap reference)回路か
ら構成されることを特徴とする請求項13乃至16のい
ずれか1項に記載の基準電位調整方法。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004146783A (ja) * | 2002-08-28 | 2004-05-20 | Fujitsu Ltd | 半導体集積回路装置、および半導体集積回路装置の調整方法 |
WO2006106571A1 (ja) * | 2005-03-31 | 2006-10-12 | Spansion Llc | 半導体装置及び基準電圧生成方法 |
JP2008048214A (ja) * | 2006-08-17 | 2008-02-28 | Toshiba Corp | 半導体装置 |
JP2009033754A (ja) * | 2002-08-28 | 2009-02-12 | Fujitsu Microelectronics Ltd | 半導体集積回路装置、および半導体集積回路装置の調整方法 |
JP2009157702A (ja) * | 2007-12-27 | 2009-07-16 | Mitsubishi Electric Corp | 基準電源装置及び制御装置 |
-
1999
- 1999-09-24 JP JP26991299A patent/JP3875434B2/ja not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004146783A (ja) * | 2002-08-28 | 2004-05-20 | Fujitsu Ltd | 半導体集積回路装置、および半導体集積回路装置の調整方法 |
US7459960B2 (en) | 2002-08-28 | 2008-12-02 | Fujitsu Limited | Semiconductor integrated circuit device, and adjustment method of semiconductor integrated circuit device |
JP2009033754A (ja) * | 2002-08-28 | 2009-02-12 | Fujitsu Microelectronics Ltd | 半導体集積回路装置、および半導体集積回路装置の調整方法 |
WO2006106571A1 (ja) * | 2005-03-31 | 2006-10-12 | Spansion Llc | 半導体装置及び基準電圧生成方法 |
US7321513B2 (en) | 2005-03-31 | 2008-01-22 | Spansion Llc | Semiconductor device and method of generating a reference voltage therefor |
JP2008048214A (ja) * | 2006-08-17 | 2008-02-28 | Toshiba Corp | 半導体装置 |
JP2009157702A (ja) * | 2007-12-27 | 2009-07-16 | Mitsubishi Electric Corp | 基準電源装置及び制御装置 |
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