CN1340829A - 半导体设备及其制造方法 - Google Patents

半导体设备及其制造方法 Download PDF

Info

Publication number
CN1340829A
CN1340829A CN01125139A CN01125139A CN1340829A CN 1340829 A CN1340829 A CN 1340829A CN 01125139 A CN01125139 A CN 01125139A CN 01125139 A CN01125139 A CN 01125139A CN 1340829 A CN1340829 A CN 1340829A
Authority
CN
China
Prior art keywords
resistance
thin film
semiconductor equipment
polyresistor
film resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN01125139A
Other languages
English (en)
Other versions
CN1307719C (zh
Inventor
椎木美香
鹰巢博昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN1340829A publication Critical patent/CN1340829A/zh
Application granted granted Critical
Publication of CN1307719C publication Critical patent/CN1307719C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0802—Resistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Abstract

提供了一种分压电阻电路,它具有准确的分压比、小的电阻值温度系数、和高的精度,并提供了一种采用这种分压电阻电路的具有高精度和小温度系数的半导体设备,例如电压探测器或电压调整器。在采用薄膜电阻器的分压电阻电路中,位于薄膜电阻器上方和下方的导体,被制作成具有与薄膜电阻器基本上相同的电位。而且,当多晶硅被用于薄膜电阻器时,多晶硅薄膜电阻器的膜厚被减薄,且引入到多晶硅薄膜电阻器中的杂质被设定为P型。于是抑制了电阻值的变化,并使电阻值的温度依赖性小。

Description

半导体设备及其制造方法
发明的背景
1.发明领域
本发明涉及到半导体设备，确切地说是涉及到采用薄膜电阻器的分压电阻电路、具有分压电阻电路的半导体设备、及其制造方法。
2.相关技术的描述
常规地说，采用薄膜电阻器的分压电阻电路被应用于许多情况下。但对位于薄膜电阻器上方布线的电位以及位于薄膜电阻器下方的导体的电位并未加以注意。于是已知具有不同安排的电路。此外多晶硅常常被用作薄膜电阻器材料。在MOS类型的晶体管被组合在单个芯片上的情况下，已知薄膜厚度相同的多晶硅被用作MOS类型晶体管的栅电极。
然而，存在着一个问题，即在采用薄膜电阻器的常规分压电阻电路中，分压比常常变得不准确。而且，在MOS类型晶体管被组合在单个芯片上的常规分压电阻电路的情况下，在具有1kΩ/□或以上的薄膜电阻值的区域中，由温度引起的多晶硅薄膜电阻器电阻值的改变(电阻值的温度系数)大。于是，为了在宽广的温度范围内获得高的分压精度，必须设定低的薄膜电阻值。因此，存在着一个问题，即要求兆欧姆数量级或以上的高电阻值的被分压电阻电路占据的区域，被整个扩展。
发明的概述
为了解决上述问题，完成了本发明，因此，本发明的目的是提供一种分压电阻电路，它具有准确的分压比、小的电阻值温度系数、以及高的精度，并提供一种采用这种分压电阻电路的具有高的精度和小的温度系数的半导体设备，诸如电压探测器或电压调整器。
为了达到上述目的，用于本发明的半导体设备中的第一装置的特征在于，在采用薄膜电阻器的分压电阻电路中，位于薄膜电阻器上方的布线的电位和位于薄膜电阻器下方的导体的电位，被设定为基本上相同于薄膜电阻器的电位。这来自于下面的事实，即根据本发明人的实验，在采用薄膜电阻器(特别是多晶硅薄膜电阻器)的分压电阻电路中，薄膜电阻器的电阻值变得显然被位于其上方的布线和位于其下的导体的电位改变。
为了达到上述目的，用于本发明的半导体设备中的第二装置的特征在于，分压电阻电路中的多晶硅薄膜电阻器的膜厚被制作成比组合在单个芯片上的MOS类型晶体管的栅电极的厚度更薄。这来自于下面的事实，即根据本发明人的实验，即使在薄膜电阻相同的情况下，当薄膜电阻器(特别是多晶硅薄膜电阻器)的膜厚更薄时，也显而易见电阻值的变化变得更小，且电阻值的温度依赖性变得更小。
为了达到上述目的，用于本发明的半导体设备中的第三装置的特征在于，引入到分压电阻电路中的多晶硅薄膜电阻器中的杂质被定为P型。这来自于下面的事实，即根据本发明人的实验，即使在薄膜电阻相同的情况下，若引入到当薄膜电阻器中的杂质为P型，也显而易见电阻值的变化变得更小，且电阻值的温度依赖性变得更小。
根据本发明的半导体设备，在采用薄膜电阻器的分压电阻电路中，位于薄膜电阻器上方的布线的电位和位于薄膜电阻器下方的导体的电位，被设定为基本上相同于薄膜电阻器的电位。于是，能够实现具有准确的分压比和高的精度的分压电阻电路。特别是当多晶硅被用于薄膜电阻器时，根据本发明，分压电阻电路中的多晶硅薄膜电阻器的膜厚被设定得薄，而且，借助于将P型杂质引入到多晶硅中，能够抑制电阻值的变化。而且，能够降低电阻值的温度依赖性。
因此，能够得到具有高精度和小温度系数的采用这种分压电阻电路的半导体设备，例如电压探测器或电压调整器。
附图的简要说明
在附图中：
图1是示意性剖面图，表示了本发明的半导体设备中的分压电阻电路区域的一个实施例；
图2是示意性剖面图，表示了本发明的半导体设备中的分压电阻电路区域的另一个实施例；
图3是示意性剖面图，表示了一个实施例，其中本发明的半导体设备中的分压电阻电路区域的一部分被放大了；
图4示出了在O-5V的电位被施加到位于薄膜电阻为10千欧的多晶硅电阻器上的铝布线的情况下，多晶硅电阻器的电阻值偏离与多晶硅电阻器的膜厚之间的关系；
图5是分压电阻电路的电路图，示出了本发明的一个实施例；
图6示出了膜厚为1000而薄膜电阻为10kΩ/□的构成分压电路的P型和N型多晶硅薄膜电阻器的长度与分压输出误差之间的关系；
图7是示意性剖面图，示出了本发明的半导体设备的另一个实施例；
图8示出了薄膜电阻为10kΩ/□的分压电阻电路的多晶硅薄膜电阻器的电阻值温度系数(TC)与多晶硅薄膜电阻器的膜厚之间的关系；
图9示出了对于膜厚为1000的多晶硅薄膜，在BF2被用作P型杂质而磷被用作N型杂质的情况下，薄膜电阻值与温度系数(TC)之间的关系；
图10是示意性剖面图，示出了本发明的半导体设备的另一个实施例；
图11是示意性剖面图，示出了本发明的半导体设备的另一个实施例；
图12是采用根据本发明的分压电阻电路的电压探测器的实施例的方框图；
图13是采用根据本发明的分压电阻电路的电压调整器的实施例的方框图；
图14A-14F是示意性剖面图，示出了根据本发明的半导体设备制造方法的一个实施例；而
图15A-15F是示意性剖面图，示出了根据本发明的半导体设备制造方法的另一个实施例。
优选实施例的详细描述
以下参照附图来描述本发明的优选实施例。图1是示意性剖面图，示出了本发明的半导体设备中的分压电阻电路区域的一个实施例。
分隔开的P型阱区域301、202、和303，被制作在具有N型低掺杂杂质浓度的硅半导体衬底101中。从防止硅半导体衬底101耗尽的观点出发，硅半导体衬底101表面中的阱区301、302、和303的杂质浓度最好约为1×1016原子/cm3或以上。这样，各个阱区可以具有高的杂质浓度。氧化硅膜102被制作在硅半导体衬底101上。各具有夹在用来与布线形成接触的P型高掺杂杂质区103之间的高电阻区104的多晶硅电阻器105、106、和107，被制作在氧化硅膜102上。而且，由铝制成的布线201、202、203、和204，被连接到P型高掺杂杂质区103。
此处，虽然图中未示出，但阱区301、302、和303分别被电连接到布线202、203、和204，因而被设定具有相同的电位。因此，多晶硅电阻器105的高电阻区104的电位、位于多晶硅电阻器105上方的布线202的电位、以及位于多晶硅电阻器105下方的阱区301的电位，彼此基本上相等。多晶硅电阻器106、位于多晶硅电阻器106上方的布线203、以及位于多晶硅电阻器106下方的阱区302之间的电位关系，与多晶硅电阻器105的情况相同。多晶硅电阻器107、位于多晶硅电阻器107上方的布线204、以及位于多晶硅电阻器107下方的阱区303之间的电位关系，也与多晶硅电阻器105的情况相同。
如上所述，当各个多晶硅电阻器的电位等于位于各个多晶硅电阻器上方和下方的布线和阱区的电位时，多晶硅电阻器105、106、和107的电阻值准确地保持不变。注意，在氧化硅膜102被制作得薄的情况下，采用了包含氮化硅膜的组合膜来代替此膜。于是，能够在硅半导体衬底101与多晶硅电阻器105、106、和107之间保持高度绝缘。硅半导体衬底101的导电类型可以是P型。此时，阱区301、302、和303被设定为N型。多晶硅电阻器的数目不受限制，可以根据分压电阻电路中要求的分压数目而设定。虽然图中未示出，但为了以分压电阻电路的高集成为第一优先，当难以分隔和定位各个电阻器的阱区时，可以对几个电阻器组合阱区301、302、和303，即制作成单一的单元而无须分隔。此时，分压精度被稍许降低，但这是仅次于图1实施例的最好的安排。在图1中，描述了硅半导体衬底101被制作成N型而阱区301、302、和303被制作成P型的情况。但硅半导体衬底101可以制作成P型而阱区301、302、和303被制作成N型。而且，在图1中，描述了布线由铝制成。但此布线可以由势垒金属和硅化物膜组成的叠层膜制成。此处，势垒金属指的是制作在布线下方的具有高度抗腐蚀性和高度抗环境变化的保护膜，用来确保半导体设备的长期可靠性和长寿命。在本发明中，由TiN和Ti组成的叠层膜被用作势垒金属，而Al-Si-Cu被用作硅化物膜。注意Al-Si可以被用作硅化物膜。
图2是示意性剖面图，示出了本发明的半导体设备中的分压电阻电路区域的另一个实施例。氧化硅膜102被制作在硅半导体衬底101上。N型高掺杂多晶硅薄膜401、402、和403被制作在氧化硅膜102上。各具有夹在用来与布线形成接触的P型高掺杂杂质区103之间的高电阻区104的多晶硅电阻器105、106、和107，通过由氧化硅膜等制成的第一绝缘膜404，被制作在N型高掺杂多晶硅薄膜401、402、和403上。而且，铝布线201、202、和203，通过由氧化硅膜等制成的第二绝缘膜405，被制作在多晶硅电阻器105、106、和107上，并通过接触孔506和606，被连接到多晶硅电阻器105、106、和107的P型高掺杂杂质区103以及N型高掺杂多晶硅薄膜401、402、和403。于是，多晶硅电阻器105的高电阻区104的电位、位于多晶硅电阻器105上方的布线202的电位、以及位于多晶硅电阻器105下方的N型高掺杂多晶硅薄膜401的电位，彼此基本上相等。多晶硅电阻器106、位于多晶硅电阻器106上方的布线203、以及位于多晶硅电阻器106下方的N型高掺杂多晶硅薄膜402之间的电位关系，与多晶硅电阻器105的情况相同。多晶硅电阻器107、位于多晶硅电阻器107上方的布线204、以及位于多晶硅电阻器107下方的N型高掺杂多晶硅薄膜403之间的电位关系，也与多晶硅电阻器105的情况相同。
如上所述，当各个多晶硅电阻器的电位等于位于各个多晶硅电阻器上方和下方的布线和高掺杂N型多晶硅薄膜的电位时，多晶硅电阻器105、106、和107的电阻值准确地保持不变。注意，虽然在图中未示出，但在MOS类型晶体管与分压电阻电路一起被制作在单个芯片上的情况下，当用相同于用于高掺杂N型多晶硅薄膜401、402、和403的膜制作栅电极时，制造工艺得到了简化。而且，如图1的实施例所述，从可靠性的观点出发，将包含氮化硅膜的组合膜制作成第一绝缘膜404和第二绝缘膜405二者或之一，是有效的。多晶硅电阻器的数目不受限制，可以根据分压电阻电路中要求的分压数目而设定。在图2中，描述了布线由铝制成。但此布线可以由势垒金属和硅化物膜组成的叠层膜制成。在本发明中，由TiN和Ti组成的叠层膜被用作势垒金属，而Al-Si-Cu被用作硅化物膜。但Al-Si也可以被用作硅化物膜。
图3是示意性剖面图，示出了一个实施例，其中本发明的半导体设备中的分压电阻电路区域的一部分被放大了。
以下各点不同于图2所示的实施例。亦即，通过一个接触孔701，制作了希望其电位相同的铝布线203与多晶硅电阻器106的高掺杂P型杂质区103之间的连接，以及铝布线203与多晶硅电阻器106的高掺杂N型多晶硅薄膜402之间的连接。用这一方法，能够减小接触孔制作区占据的面积，从而能够减小整个分压电阻电路区域的面积。其它部分具有与图2相同的参考号，其解释从略。
图4示出了在0-5V的电位被施加到位于薄膜电阻为10千欧的多晶硅电阻器上方的铝布线的情况下，多晶硅电阻器的电阻值偏离(变化)与多晶硅电阻器的膜厚之间的关系。
从图4可见，当多晶硅电阻器的膜厚更薄时，电阻值很少受到布线电位的影响。特别是当多晶硅电阻器的膜厚被设定为几十到2000时，电阻值的变化能够被抑制在很小的范围内。此时，为了制作具有均匀的连续膜的多晶硅电阻器，在目前的制造方法(例如CVD方法)的情况下，将膜厚设定为100或更厚，是可取的。若形成不连续的膜，则电阻值的变化更加严重。
在本发明的半导体设备中，用其中引入了P型杂质的多晶硅薄膜电阻器，能够实现占用面积小、分压输出误差小、且精度高的分压电阻电路。以下参照附图来描述本发明的优选实施例。
图5是分压电阻电路的电路图，示出了本发明的半导体设备的一个实施例。
施加在端子A11和端子B12之间的电压V，被各个电阻器R1和R2分压，从而从端子C13得到分压电压Vo。此分压电压Vo用下式表示：
Vo＝(R2/(R1+R2))×V    (1)
假设方程(1)的分压电压Vo是一个理论值，且这一理论值与测量值之间的差是分压电压输出误差。则分压电压输出误差由下式表示：
分压电压输出误差＝((|理论值Vo-测量值Vo|)/理论值Vo)×100    (2)
此处，将基于数据，来描述借助于将引入到多晶硅薄膜电阻器中的杂质从N型改变到P型，能够减小分压电压输出误差。
构成方向舵操纵电路的多晶硅薄膜电阻器要求的特性，包括分压电路的分压输出误差和集成面积小。通常，若多晶硅的膜厚被减薄，则低浓度杂质的浓度变化被减小。于是，分压电路的分压输出误差变小，从而能够制造高精度的分压电路。然而，即使多晶硅的膜厚被减薄，当其中引入了N型杂质的多晶硅薄膜电阻器(以下称为N型多晶硅薄膜电阻器)的长度被做得短时，由于分压输出误差变大，也难以减小集成面积。但当采用P型多晶硅薄膜电阻器时，则能够缩短此电阻器的长度，并能够减小集成面积。下面参照图3来描述一个例子。
图6示出了膜厚为1000而薄膜电阻为10kΩ/□的构成分压电路的P型和N型多晶硅薄膜电阻器的长度与分压输出误差之间的关系。此处，示出了一个例子，其中BF2被用作引入到P型多晶硅薄膜电阻器中的P型杂质，而磷被用作引入到N型多晶硅薄膜电阻器中的N型杂质。
从图6可见，即使由N型多晶硅薄膜电阻器组成的分压电路中的多晶硅的膜厚被减薄到1000，当多晶硅薄膜电阻器的长度为30μm或更短时，也不能够得到0.5％或更小的分压输出误差。但在由P型多晶硅薄膜电阻器组成的分压电路的情况下，即使多晶硅薄膜电阻器的长度为10μm，也能够得到0.5％或更小的分压输出误差。
图7是示意性剖面图，示出了本发明的半导体设备的另一个实施例。
具有一对区域(源区131和漏区132)和多晶硅栅电极133的MOS类型晶体管134，被制作在硅半导体衬底101上。另一方面，具有夹在用来与铝布线136形成接触的高浓度杂质区137之间的高阻区域138的多晶硅薄膜电阻器139，被制作在场氧化物膜135上。在图7中，为了简化起见，仅仅示出了一个多晶硅薄膜电阻器。然而，实际的分压电阻电路区域是由大量多晶硅薄膜电阻器组成的。
在图7中，MOS类型晶体管134的多晶硅栅电极133的膜厚不同于其中引入了P型杂质的多晶硅薄膜电阻器139的膜厚，多晶硅薄膜电阻器139被制作得更薄。例如，多晶硅栅电极133的膜厚被设定为4000，而多晶硅薄膜电阻器139的膜厚被设定为1000。多晶硅栅电极133被要求使器一部分用作布线，因而希望薄膜电阻值尽可能低。与此相反，多晶硅薄膜电阻器139被要求使薄膜电阻值尽可能高且准确，而电阻值的温度系数尽可能小。于是，根据目的而改变MOS类型晶体管134的多晶硅栅电极133和多晶硅薄膜电阻器139的膜厚，就是自然而有效的。此处，作为一种降低多晶硅薄膜电阻器139的电阻值的温度系数的方法，减薄多晶硅薄膜电阻器139的膜厚和将P型杂质引入到多晶硅薄膜电阻器139中，是简单而容易的，并具有很大的效果。以下将根据本发明人的实验数据来进行解释。
图8示出了薄膜电阻为10kΩ/□的分压电阻电路的多晶硅薄膜电阻器的电阻值温度系数(TC)与多晶硅薄膜电阻器的膜厚之间的关系。
从图8可见，借助于减薄多晶硅薄膜电阻器的膜厚，能够大幅度降低多晶硅薄膜电阻器的电阻值的温度系数(TC)。特别是当膜厚为1000或更薄时，能够使TC极端小，达到-3000ppm/℃或更小。
图8是薄膜电阻为10kΩ的多晶硅薄膜电阻器的例子。但根据本发明人的实验，显然，借助于减薄多晶硅薄膜电阻器的膜厚，至少能够在1-500kΩ的薄膜电阻范围内降低多晶硅薄膜电阻器的电阻值的温度系数(TC)。
图9示出了对于膜厚为1000的多晶硅薄膜，在BF2被用作P型杂质而磷被用作N型杂质的情况下，薄膜电阻值与温度系数(TC)之间的关系。如所示，P型多晶硅薄膜电阻器中电阻值随温度的变化，小于N型多晶硅薄膜电阻器中的变化。
若薄膜电阻值增大，则低浓度杂质的浓度变化变得更大，分压输出误差从而变得更大。而且，电阻值随温度的变化变得更大。于是，希望薄膜电阻值为25kΩ/□或更小。另一方面，若薄膜电阻值小，则晶粒尺寸的变化不可忽略。于是，希望薄膜电阻值为1kΩ/□或更大。亦即，希望P型多晶硅薄膜电阻器的薄膜电阻值为1-25kΩ/□。此时，P型多晶硅薄膜电阻器的电阻值随温度的变化为-4000ppm/℃或更小。
图10是示意性剖面图，示出了本发明的半导体设备的另一个实施例。
由二氧化硅之类制成的第一绝缘膜151，被制作在硅半导体衬底101上。具有夹在用来与铝之类制成的布线152形成接触的高杂质浓度的低阻区153之间的高阻区域154的多晶硅薄膜电阻器155，被制作在第一绝缘膜151的平坦表面上。由PSG、BPSG之类制成的第二绝缘膜156，被制作在其中引入了P型杂质的多晶硅薄膜电阻器155和第一绝缘膜151上。接触孔157被提供在第二绝缘膜156中，以便电连接金属布线152与具有高杂质浓度的低阻区153。此处，多晶硅薄膜电阻器155中的高阻区154的膜厚，被做得比低阻区153的膜厚更薄。借助于减薄高阻区154的膜厚，得到了高的薄膜电阻值。于是，虽然占用的面积减小了，却仍然保持小的温度系数。另一方面，当用来连接与金属布线152低阻区153的接触孔157被制作时，低阻区153被制作得厚，致使不发生多晶硅膜的贯穿。根据本发明人的实验，在薄膜电阻值约为10kΩ/□的情况下，当高阻区154的膜厚为1000或更薄时，电阻值的温度系数显然能够被做得极端小，达到-3000ppm/℃或更小。而且，在目前的IC工艺中，通常用微细干法腐蚀方法来制作接触孔。当接触孔157被制作在第二绝缘膜156中时，执行过腐蚀，以便不留下腐蚀残留物。在这一腐蚀过程中，多晶硅薄膜电阻器155中的低阻区153也被腐蚀。于是，借助于增大低阻区153的膜厚，就防止了接触孔157的贯穿。在第二绝缘膜156由PSG或BPSG制成，且其膜厚为1μm或更薄的情况下，当低阻区153的膜厚约为2000或更厚时，能够防止贯穿。
图11是示意性剖面图，示出了本发明的半导体设备的另一个实施例。
下面一点不同于图9所示的实施例。亦即，第一绝缘膜151的膜厚局部不同。多晶硅薄膜电阻器155的低阻区153被制作在第一绝缘膜151的膜厚小的区域上。而且，高阻区154被制作在第一绝缘膜151的膜厚大的区域上。低阻区153和高阻区154的上表面被制作成基本上相同的平坦表面。利用这一点，高阻区154的膜厚能够被制作得薄，而低阻区153的膜厚能够被制作得厚。于是获得图10实施例所述的效果。其它部分具有与图10相同的参考号，其解释从略。
在图10和11中，为了简化起见，仅仅示出了一个多晶硅薄膜电阻器。但实际的电阻电路区域是由大量多晶硅薄膜电阻器组成的。而且，在图10和11中，描述了布线由铝制成。但此布线可以由势垒金属和硅化物膜组成的叠层膜制成。在本发明中，例如，TiN和Ti被用作势垒金属，而Al-Si-Cu被用作硅化物膜。但Al-Si也可以被用作硅化物膜。
图12是采用根据本发明的分压电阻电路的电压探测器的一个实施例。
为了简化起见，示出了单个电路。但在实际产品的情况下，若有需要，则可以增加功能。
电压探测器的基本电路结构元件是电流源703、标准电压电路701、分压电阻电路702、和误差放大器704。而且，加入了倒相器706、N型晶体管705和708、P型晶体管707等。以下简单地描述其部分操作。
当电压VDD是预定的复位电压或更高时，N型晶体管705和708被关断，而P型晶体管707被开通。于是，电压VDD被输出到输出端子0UT。
此时，差分放大器704的输入电压变为(RB+RC)/(RA+RB+RC)×VDD。
当电压VDD降低然后成为探测电压或更低时，电压VSS被输出到输出端子0UT。此时，N型晶体管705被开通，且差分放大器704的输入电压变为RB/(RA+RB)×VDD。
如上所述，执行基本操作，致使标准电压电路701中产生的标准电压与被差分放大器704中的分压电阻电路702分压的电压进行比较。于是，被分压电阻电路702分压的电压的精度非常重要。若分压电阻电路702的分压精度低，则差分放大器704的输入电压变化，于是，无法得到预定的复位电压或预定的探测电压。当采用根据本发明的分压电阻电路时，能够得到高精度的分压。于是，能够改善IC产品的成品率，并能够制造具有更高精度的电压探测器。而且，为了抑制IC的电流损耗，在很多情况下，整个分压电阻电路702的电阻值被做成兆欧姆数量级或更高的高电阻。此时，由于借助于组合形状非常窄的电阻器而构成分压电阻电路，故为了保持恒定的精度，要求宽广的面积。在电压探测器中，分压电阻电路占据整个IC芯片面积的一半或以上的情况并不少见。由于在根据本发明的分压电阻电路中，各个电阻器的电阻值的变化小，故利用形状短的电阻器，能够得到恒定的精度。于是能够减少分压电阻电路占据的面积，这大大有利于减小整个IC芯片的面积。
图13是采用根据本发明的分压电阻电路的电压调节器的一个实施例的方框图。
为了简化起见，示出了一种简单电路。但在实际产品的情况下，若有需要，则可以增加功能。
电压调节器的基本电路结构元件是电流源703、标准电压电路701、分压电阻电路702、差分放大器704、用作电流控制晶体管的P型晶体管710等。以下简单地描述其部分操作。
差分放大器704对分压电阻电路702的分压电压和标准电压电路701产生的标准电压进行比较，然后将为了获得不受输入电压VIN或温度改变影响的恒定输出电压VOUT所要求的栅电压，馈送到P型晶体管710。在电压调整器中，如图12所述的电压探测器的情况那样，执行基本操作，致使标准电压电路701中产生的标准电压与被差分放大器704中的分压电阻电路702分压的电压进行比较。于是，被分压电阻电路702分压的电压的精度非常重要。若分压电阻电路702的分压精度低，则差分放大器704的输入电压变化，于是，无法得到预定的输出电压VOUT。当采用根据本发明的分压电阻电路时，能够得到高精度的分压。于是，能够改善IC产品的成品率，并能够制造具有更高精度的电压调整器。
接着，参照图14A-14F和15A-15F来描述根据本发明的半导体设备的制造方法。
图14A-14F是示意性剖面图，示出了根据本发明的半导体设备制造方法的一个实施例。
在图14A中，在制备低掺杂的N型硅衬底801和用离子注入方法在其中引入P型杂质之后，执行热处理以形成分隔开的独立的P阱区802。P阱区802的表面浓度约为1×1016原子/cm3。然后用LOCOS方法选择性地制作厚度约为8000的场氧化膜803。
接着，如图14B所示，在制作栅氧化膜804之后，执行用于预定阈值控制的沟道掺杂。而且，用CVD方法淀积厚度约为4000的多晶硅层805，并用离子注入方法在其中引入磷之类的杂质，以便得到预定的薄膜电阻值。
接着，如图14C所示，用离子注入方法选择性地引入BF2之类的杂质，使预定的区域具有预定的薄膜电阻值。磷之类的高浓度杂质被选择性地引入，使多晶硅层805的预定区域具有低电阻。然后，用腐蚀方法将多晶硅层805加工成预定形状，以形成具有低电阻的栅电极806和具有高电阻区域809的多晶硅电阻器807。各个多晶硅电阻器807被定位成与前述工艺中制作的P阱区802搭配。然后，用离子注入方法引入BF2之类的P型杂质，以形成P型晶体管的源区810和漏区811以及多晶硅电阻器807的低阻区808。此处，虽然未示出N型晶体管，但如P型晶体管的情况那样，用离子注入方法引入了磷之类的N型杂质，以形成晶体管的源区和漏区。
接着，如图14D所示，淀积厚度约为8000的由PSG、NSG之类制成的中间绝缘膜812，并随后在其中制作接触孔813。
接着，如图14E所示，用溅射方法淀积厚度约为1μm的铝层814作为布线，然后图形化成预定的形状。此时，与各个多晶硅电阻器807的末端低阻区808连接的铝层814，被安排在各个多晶硅电阻器807上。而且，虽然未示出，铝层814通过场氧化膜803被连接到位于各个多晶硅电阻器807下方的P阱区802。
接着，如图14F所示，制作厚度约为8000的由氮化硅膜组成的保护膜815。此外，虽然未示出，清除部分保护膜815，以提供键合焊点之类的区域。利用上述工艺，就完成了根据本发明的具有多晶硅电阻器的半导体设备。
图15A-15F是示意性剖面图，示出了根据本发明的半导体设备制造方法的另一个实施例。
在图15A中，在制备低掺杂的N型硅衬底801和用离子注入方法在其中选择性地引入P型杂质之后，执行热处理以形成分隔开的独立的P阱区802。P阱区802的表面浓度约为1×1016原子/cm3。此处，与图14A-14F所述的实施例不同之处是，在稍后工序中待要制作多晶硅电阻器的区域中不必制作P阱区802。接着，用LOCOS方法选择性地制作厚度约为8000的场氧化膜803。随后，在制作栅氧化膜804之后，执行用于预定阈值控制的沟道掺杂。而且，用CVD方法淀积厚度约为4000的多晶硅层805。然后，引入磷之类的高浓度杂质，使多晶硅层805具有低电阻。
接着，如图15B所示，将多晶硅层805腐蚀加工成预定的形状，以形成具有低电阻的栅电极806和低电阻多晶硅层901。
接着，用热氧化方法、CVD方法之类制作第一绝缘膜902。第一绝缘膜902由包括氧化硅膜或氮化硅膜的多层膜制成。
接着，如图15D所示，淀积厚度为1000的多晶硅，然后用离子注入方法引入BF2之类的杂质，以便得到预定的薄膜电阻。随后，在图形化成预定形状之后，用离子注入方法引入BF2之类的P型杂质，以便同时形成低阻区808以及P型晶体管的源区810和漏区811。于是能够制作各具有夹在低阻区808之间的高阻区809的多晶硅电阻器907。此处，各个多晶硅电阻器807通过第一绝缘膜902被制作在独立的低阻多晶硅层901上。而且，虽然未示出N型晶体管区，但如P型晶体管的情况那样，用离子注入方法引入了磷之类的N型杂质，以形成晶体管的源区和漏区。
接着，如图15E所示，淀积厚度约为8000的由PSG、NSG之类制成的中间绝缘膜812，并随后在其中制作接触孔813。此时，制作公共接触孔903，致使能够彼此连接多晶硅电阻器807的低阻区808和低阻多晶硅层901。
接着，如图15F所示，用溅射方法淀积约为1500的由势垒金属Ti/TiN组成的叠层膜。然后，淀积厚度约为1μm的铝层814作为布线，再图形化成预定的形状。此时，用来通过公共接触孔903而连接位于各个多晶硅电阻器807的末端的低阻区808与通过第一绝缘膜902位于多晶硅电阻器807下方的低阻多晶硅层901的铝层814，被安排在各个多晶硅电阻器807上。接着，制作厚度约为8000的由氮化硅膜组成的保护膜815。此外，虽然未示出，清除部分保护膜815，以提供键合焊点之类的区域。利用上述工艺，就完成了根据本发明的具有多晶硅电阻器的半导体设备。
如上所述，根据本发明，当使各个多晶硅电阻器的电位等于位于各个多晶硅电阻器上方和下方的导体的电位时，在分压电阻电路中准确地保持多晶硅电阻器的电阻值。于是，能够实现具有准确分压比和高精度的分压电阻电路。同时，当多晶硅电阻器的膜厚为2000或更薄且引入到多晶硅电阻器中的杂质为P型时，能够减小多晶硅电阻器电阻值的变化，从而能够实现具有更高的精度的分压电阻电路。而且，当分压电阻电路的多晶硅电阻器的膜厚被减薄时，能够降低电阻值的温度系数。特别是当膜厚为1000或更薄时，能够以约为10kΩ/□的薄膜电阻值获得3000ppm/℃或更小的极端小的温度系数。因此，具有能够以比常规方法情况下更小的占用面积制作能够得到宽广温度范围和高的分压精度的分压电阻电路的效果。
在根据本发明的电压探测器和电压调整器中，能够以高精度进行分压。于是，能够改善IC产品的成品率，并能够制造具有更高精度的产品。而且，为了抑制IC的电流损耗，整个分压电阻电路的电阻值在许多情况下被做成兆欧姆数量级或以上的高电阻。此时，为了保持恒定的精度，借助于组合形状非常窄的电阻器而构成分压电阻电路，因而要求宽广的面积。在电压探测器中，分压电阻电路占据整个IC芯片面积的一半或以上的情况并不少见。由于在根据本发明的分压电阻电路中，各个电阻器的电阻值的变化小，故利用形状短的电阻器，能够得到恒定的精度。于是能够减少分压电阻电路占据的面积，这大大有利于减小整个IC芯片的面积。
根据本发明的半导体设备制造方法，具有能够制作上述半导体设备而无须使用特别工艺并大幅度增加工序数目的效果。

Claims (33)

1.一种半导体设备，它包含：具有多个薄膜电阻器的分压电阻电路通过第一绝缘膜位于第一导体上，且薄膜电阻器下方的第一导体与薄膜电阻器被做成具有基本上相同的电位。
2.根据权利要求1的半导体设备，其中第二绝缘膜被制作在薄膜电阻器上，第二导体被制作在第二绝缘膜上薄膜电阻器上方位置处，且薄膜电阻器与第二导体被做成具有基本上相同的电位。
3.根据权利要求1的半导体设备，其中对应于各个多个薄膜电阻器的第一导体具有基本上与各个多个薄膜电阻器相同的电位。
4.根据权利要求2的半导体设备，其中对应于各个多个薄膜电阻器的第二导体具有基本上与各个多个薄膜电阻器相同的电位。
5.根据权利要求1的半导体设备，其中的薄膜电阻器是多晶硅。
6.根据权利要求2的半导体设备，其中的薄膜电阻器是多晶硅。
7.根据权利要求5或6的半导体设备，其中引入到薄膜电阻器中的杂质是P型的。
8.根据权利要求7的半导体设备，其中引入到薄膜电阻器中的P型杂质是BF2。
9.根据权利要求7的半导体设备，其中引入到薄膜电阻器中的P型杂质是硼。
10.根据权利要求5或6的半导体设备，其中薄膜电阻器的膜厚为几十到2000。
11.根据权利要求5或6的半导体设备，其中薄膜电阻器的膜厚为几十到1000。
12.根据权利要求5或6的半导体设备，其中第一导体由制作在硅衬底中的阱区制成。
13.根据权利要求5或6的半导体设备，其中第一导体由多晶硅制成。
14.根据权利要求6的半导体设备，其中第二导体由多晶硅制成。
15.根据权利要求6的半导体设备，其中第二导体由铝制成。
16.根据权利要求6的半导体设备，其中第二导体由势垒金属和硅化物组成的叠层膜制成。
17.根据权利要求6的半导体设备，其中第一导体由构成与多个薄膜电阻器一起制作在单个芯片上的MOS类型晶体管的栅电极的材料制成。
18.根据权利要求5或6的半导体设备，其中各个多个薄膜电阻器的电位与对应于各个薄膜电阻器的第一导体的电位，被通过公共接触孔的金属布线材料固定。
19.根据权利要求5或6的半导体设备，其中，在具有采用多个薄膜电阻器和至少一个M0S类型晶体管的分压电阻电路的半导体设备中，分压电阻电路的薄膜电阻器的膜厚被制作成比M0S类型晶体管栅电极的膜厚更薄。
20.根据权利要求19的半导体设备，其中薄膜电阻器的膜厚为几十到1000。
21.根据权利要求19的半导体设备，其中引入到薄膜电阻器中的杂质是P型的。
22.根据权利要求21的半导体设备，其中引入到薄膜电阻器中的P型杂质是BF2。
23.根据权利要求21的半导体设备，其中引入到薄膜电阻器中的P型杂质是硼。
24.根据权利要求19的半导体设备，其中薄膜电阻器的电阻值的温度依赖性是-4000ppm/℃或更小。
25.根据权利要求5或6的半导体设备，其中，在具有薄膜电阻器的半导体设备中，薄膜电阻器由与金属布线连接的且具有高杂质浓度的低阻区和高阻区制成，高阻区的膜厚小于低阻区的膜厚。
26.根据权利要求25的半导体设备，其中高阻区的膜厚为几十到1000，而低阻区的膜厚为2000-10000。
27.根据权利要求25的半导体设备，其中薄膜电阻器的低阻区和高阻区被制作在同一个平坦表面上。
28.根据权利要求25的半导体设备，其中薄膜电阻器的低阻区和高阻区的上表面构成同一个平坦表面。
29.根据权利要求5或6的半导体设备，其中第一绝缘膜和第二绝缘膜由氧化硅膜制成。
30.根据权利要求5或6的半导体设备，其中至少第一绝缘膜和第二绝缘膜之一由包括氮化硅膜的多层膜制成。
31.根据权利要求5或6的半导体设备，其中采用多个薄膜电阻器的整个分压电阻电路的电阻值是1-100兆欧姆。
32.一种制造半导体设备的方法，它包含下列步骤：
制备硅衬底，以便用离子注入方法形成多个选择性地分隔开的独立的阱区；
用LOCOS方法，在硅衬底表面中选择性地制作场氧化膜；
制作栅氧化膜，执行预定阈值控制的沟道掺杂，用CVD方法淀积多晶硅层，并用离子注入方法选择性地将杂质引入到多晶硅层中，以便得到预定的薄膜电阻值；
在选择性地将高浓度的诸如磷之类的杂质引入到多晶硅层中，使多晶硅层的预定区域具有低电阻之后，将多晶硅层腐蚀加工成预定形状，使具有低电阻的栅电极和各具有高阻区的多晶硅电阻器与阱区搭配，并对栅电极和多晶硅电阻器定位；
用离子注入方法，引入磷之类的N型杂质，以形成N型晶体管的源区和漏区；
用离子注入方法，引入P型杂质，以形成P型晶体管的源区和漏区以及各个多晶硅电阻器的低阻区；
淀积中间绝缘膜，并随后制作接触孔；
用溅射方法淀积铝层作为布线，然后对铝层进行图形化，使与各个多晶硅电阻器一端中的低阻区连接的铝层和各个阱区位于各个多晶硅电阻器上；以及
制作保护膜，并清除部分保护膜，以提供键合焊点等的区域。
33.一种制造半导体设备的方法，它包含下列步骤：
制备硅衬底，以便用离子注入方法形成多个选择性地分隔开的独立的阱区，并用LOCOS方法选择性地制作场氧化膜；
在制作栅氧化膜之后，执行预定阈值控制的沟道掺杂，用CVD方法淀积第一多晶硅层，并将高浓度的磷之类的杂质引入到第一多晶硅层中，使第一多晶硅层具有低电阻；
将第一多晶硅层腐蚀加工成预定形状，以便形成具有低电阻的栅电极和多个低阻多晶硅层；
用热氧化方法或CVD方法制作第一绝缘膜；
淀积膜厚比第一多晶硅层更薄的第二多晶硅层，并用离子注入方法将杂质引入第二多晶硅层，以便得到预定的薄膜电阻值；
对第二多晶硅层进行图形化，使采用第二多晶硅层的多个多晶硅电阻器通过第一绝缘膜被制作在独立的低阻多晶硅层上；
用离子注入方法，引入诸如磷之类的N型杂质，以形成N型晶体管的源区和漏区；
用离子注入方法，引入P型杂质，以便与部分各个多晶硅电阻器中的低阻区一起形成P型晶体管的源区和漏区；
淀积中间绝缘膜，并制作公共接触孔，使各个多晶硅电阻器的低阻区和各个低阻多晶硅层能够通过公共接触孔彼此连接；
用溅射方法淀积铝层作为布线，并对铝层进行图形化，使用来通过公共接触孔连接各个多晶硅电阻器一端中的低阻区与通过第一绝缘膜位于各个多晶硅电阻器下方的各个低阻多晶硅层的铝层，位于各个多晶硅电阻器上；以及
制作保护膜，并清除部分保护膜，以提供键合焊点等的区域。
CNB011251395A 2000-08-30 2001-08-30 半导体设备及其制造方法 Expired - Lifetime CN1307719C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP260803/2000 2000-08-30
JP2000260803A JP2002076281A (ja) 2000-08-30 2000-08-30 半導体装置およびその製造方法
JP260803/00 2000-08-30

Publications (2)

Publication Number Publication Date
CN1340829A true CN1340829A (zh) 2002-03-20
CN1307719C CN1307719C (zh) 2007-03-28

Family

ID=18748757

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011251395A Expired - Lifetime CN1307719C (zh) 2000-08-30 2001-08-30 半导体设备及其制造方法

Country Status (5)

Country Link
US (2) US6844599B2 (zh)
JP (1) JP2002076281A (zh)
KR (2) KR20020018148A (zh)
CN (1) CN1307719C (zh)
TW (1) TW516045B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100365786C (zh) * 2002-12-31 2008-01-30 上海贝岭股份有限公司 双极集成电路中硅材料质量的检测方法
CN101924560A (zh) * 2009-04-24 2010-12-22 英特赛尔美国股份有限公司 对多晶硅的精细电阻调节
CN1783427B (zh) * 2004-11-05 2012-04-25 安华高科技杰纳勒尔Ip（新加坡）私人有限公司 温度补偿电阻器及其制造方法
US8604589B2 (en) 2005-07-29 2013-12-10 Seiko Instruments Inc. Semiconductor device of polycrystalline silicon resistors
CN110767711A (zh) * 2019-02-28 2020-02-07 云谷（固安）科技有限公司 Oled阵列基板、显示面板及显示装置
CN112424944A (zh) * 2018-07-19 2021-02-26 三菱电机株式会社 功率半导体模块、掩模、测量方法、计算机软件和记录介质

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6532568B1 (en) * 2000-10-30 2003-03-11 Delphi Technologies, Inc. Apparatus and method for conditioning polysilicon circuit elements
US7408218B2 (en) * 2001-12-14 2008-08-05 Renesas Technology Corporation Semiconductor device having plural dram memory cells and a logic circuit
JP4609985B2 (ja) * 2004-06-30 2011-01-12 ルネサスエレクトロニクス株式会社 半導体チップおよびその製造方法ならびに半導体装置
JP5089194B2 (ja) * 2007-02-26 2012-12-05 セイコーインスツル株式会社 半導体装置及びその製造方法
JP4458129B2 (ja) * 2007-08-09 2010-04-28 ソニー株式会社 半導体装置およびその製造方法
JP5008543B2 (ja) 2007-12-18 2012-08-22 セイコーインスツル株式会社 半導体装置
JP2009266868A (ja) * 2008-04-22 2009-11-12 Oki Semiconductor Co Ltd Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法
US8159040B2 (en) * 2008-05-13 2012-04-17 International Business Machines Corporation Metal gate integration structure and method including metal fuse, anti-fuse and/or resistor
JP2010182954A (ja) 2009-02-06 2010-08-19 Seiko Instruments Inc 半導体装置
JP5029654B2 (ja) * 2009-05-27 2012-09-19 株式会社デンソー 電子制御装置
JP2012174999A (ja) * 2011-02-23 2012-09-10 Asahi Kasei Electronics Co Ltd 半導体装置及びその製造方法
DE102011100779B4 (de) * 2011-05-06 2022-10-06 Texas Instruments Deutschland Gmbh Elektronische Vorrichtung und Verfahren zur Herstellung einer elektronischen Vorrichtung
JP2013122947A (ja) * 2011-12-09 2013-06-20 Seiko Instruments Inc 半導体装置の製造方法
KR20130139103A (ko) * 2012-06-12 2013-12-20 페어차일드코리아반도체 주식회사 저항 소자 및 그 제조 방법
JP6073705B2 (ja) * 2013-02-26 2017-02-01 エスアイアイ・セミコンダクタ株式会社 ヒューズ回路及び半導体集積回路装置
US9252292B2 (en) * 2013-09-16 2016-02-02 Infineon Technologies Ag Semiconductor device and a method for forming a semiconductor device
US9553139B2 (en) * 2015-01-30 2017-01-24 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US10643990B2 (en) * 2018-02-28 2020-05-05 Globalfoundries Singapore Pte. Ltd. Ultra-high voltage resistor
JP7361567B2 (ja) 2019-10-25 2023-10-16 ローム株式会社 電子部品

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04258175A (ja) * 1991-02-12 1992-09-14 Mitsubishi Electric Corp シリコン半導体加速度センサの製造方法
KR940008374B1 (ko) * 1991-09-03 1994-09-12 금성일렉트론 주식회사 반도체 소자의 금속배선 방법
CA2093111C (en) * 1993-03-31 1997-03-18 Thomas W. Macelwee High value resistive load for an integrated circuit
JP2581411B2 (ja) * 1993-09-14 1997-02-12 日本電気株式会社 半導体記憶回路装置及びその製造方法
US5489547A (en) * 1994-05-23 1996-02-06 Texas Instruments Incorporated Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient
KR960009209A (ko) * 1994-08-19 1996-03-22 이토 기요시 반도체 집적회로
JP3279453B2 (ja) * 1995-03-20 2002-04-30 シャープ株式会社 不揮発性ランダムアクセスメモリ
JP3526701B2 (ja) * 1995-08-24 2004-05-17 セイコーインスツルメンツ株式会社 半導体装置
DE19531629C1 (de) * 1995-08-28 1997-01-09 Siemens Ag Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur
JP3000524B2 (ja) * 1998-01-30 2000-01-17 セイコーインスツルメンツ株式会社 半導体装置の製造方法
JP2000021896A (ja) * 1998-07-03 2000-01-21 Sony Corp 半導体装置の製造方法
US6372585B1 (en) * 1998-09-25 2002-04-16 Texas Instruments Incorporated Semiconductor device method

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100365786C (zh) * 2002-12-31 2008-01-30 上海贝岭股份有限公司 双极集成电路中硅材料质量的检测方法
CN1783427B (zh) * 2004-11-05 2012-04-25 安华高科技杰纳勒尔Ip（新加坡）私人有限公司 温度补偿电阻器及其制造方法
US8604589B2 (en) 2005-07-29 2013-12-10 Seiko Instruments Inc. Semiconductor device of polycrystalline silicon resistors
CN1905190B (zh) * 2005-07-29 2015-06-10 精工电子有限公司 半导体器件
CN101924560A (zh) * 2009-04-24 2010-12-22 英特赛尔美国股份有限公司 对多晶硅的精细电阻调节
CN101924560B (zh) * 2009-04-24 2014-11-12 英特赛尔美国股份有限公司 对多晶硅的精细电阻调节
CN112424944A (zh) * 2018-07-19 2021-02-26 三菱电机株式会社 功率半导体模块、掩模、测量方法、计算机软件和记录介质
CN110767711A (zh) * 2019-02-28 2020-02-07 云谷（固安）科技有限公司 Oled阵列基板、显示面板及显示装置
CN110767711B (zh) * 2019-02-28 2022-05-06 云谷（固安）科技有限公司 Oled阵列基板、显示面板及显示装置

Also Published As

Publication number Publication date
KR100878924B1 (ko) 2009-01-15
CN1307719C (zh) 2007-03-28
KR20080095227A (ko) 2008-10-28
TW516045B (en) 2003-01-01
KR20020018148A (ko) 2002-03-07
JP2002076281A (ja) 2002-03-15
US6844599B2 (en) 2005-01-18
US20050106830A1 (en) 2005-05-19
US20020047183A1 (en) 2002-04-25

Similar Documents

Publication Publication Date Title
CN1340829A (zh) 半导体设备及其制造方法
JP3526701B2 (ja) 半導体装置
CN1131567C (zh) 半导体器件
CN1274018C (zh) 半导体器件的制造方法
US8963224B2 (en) Semiconductor device and method of manufacturing the same
US9384960B2 (en) Method of manufacturing a semiconductor device with a continuous silicate glass structure
CN100350610C (zh) 半导体器件及其制造方法
JPH0521808A (ja) 半導体集積回路装置の製造方法
KR20040100974A (ko) 반도체 장치 및 그 제조 방법
JPH09321239A (ja) 半導体集積回路装置の製造方法
CN1846296A (zh) 具有电容器的集成电路装置及制造方法
CN1828940A (zh) 半导体装置
JP2006351896A (ja) キャパシタ装置
US9722015B1 (en) Capacitor structure and method for manufacturing the same
JP2009071035A (ja) 半導体装置の製造方法
WO2021212362A1 (en) Variable capacitor
JP2008181988A (ja) 半導体装置
KR20070045722A (ko) 고전압용 ｍｉｍ 커패시터 및 그 제조 방법
US20020153568A1 (en) Semiconductor device
JPH05243486A (ja) 容量素子及びその製造方法
US20180082944A1 (en) Semiconductor device and its manufacturing method
JP2006237034A (ja) 半導体装置
JP2010016059A (ja) 半導体装置の製造方法
JP2005150138A (ja) コンデンサ内蔵ｊ−ｆｅｔ
JPH03248538A (ja) 電荷結合素子及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160307

Address after: Chiba County, Japan

Patentee after: SEIKO INSTR INC

Address before: Chiba County, Japan

Patentee before: Seiko Instruments Inc.

CP01 Change in the name or title of a patent holder

Address after: Chiba County, Japan

Patentee after: EPPs Lingke Co. Ltd.

Address before: Chiba County, Japan

Patentee before: SEIKO INSTR INC

CP01 Change in the name or title of a patent holder
CX01 Expiry of patent term

Granted publication date: 20070328

CX01 Expiry of patent term