TW516045B - Semiconductor device and method of manufacturing the same - Google Patents

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Seiko Instr Inc
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516045 A7 B7 五、發明説明（1 ) 發明背景 (請先閱讀背面之注意事項再填寫本頁) 1 ·發明領域 本發明係關於半導體裝置，特別關於使用薄膜電阻器 .之分洩電阻電路、具有分洩電阻電路之半導體裝置、及其 製造方法。 2 ·相關技藝說明 傳統上，使用薄膜電阻器之分洩電阻電路用於很多情 形中。但是，並未注意設於薄膜電阻器上的接線電位及位 於薄膜電阻器之下的導體之電位。因此，已知具有不同配 置之電路。此外，多晶矽通常用於薄膜電阻器材料。在 M型電晶體組合於單晶片上的情形中，已知已用膜厚同 於裡電晶體的閘電極之多晶矽。 經濟/部智慧財產局員工消費合作社印製 但是夂在使用薄膜電晶體之傳統分洩電阻電路中，通 常會有分壓比例通常變成不準確之問題。而且，在傳統的 分洩電阻電路之情形中，MOS型電晶體會組合於單晶片上 ，在具有1仟歐姆/平方或更高之高片電阻値的區域中，電 阻値（電阻値的溫度係數）受多晶矽薄膜電狙器溫度影響 之變化很大。因此，爲了在寬廣的溫度範圍上取得高分壓 精度，必須設定低片電阻値。因此，具有之問題係需要佰 萬歐姆級或更高電阻値的分洩電阻電舊區所佔據的面積會 整體擴大。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 516045 A7 B7 五、發明説明（2) 發明槪述 (請先閲讀背面之注意事項再填寫本頁) 本發明係爲解決上述問題，因此，本發明的目的係提 供具有準確的分壓比、小的電阻値溫度係數、及高精確度 之分洩電阻電路、以及諸如電壓偵測器或調壓器等使用此 .分洩電阻電路之半導體裝置，其具有高精確度及小溫度係 數。 爲取得上述目的，本發明的半導體裝置中所使用之第 一機構特徵在於在使用薄膜電阻器之分洩電阻電路中，位 於薄膜電阻器上的接線電位及薄膜電阻器下的導體之電位 係製成實質上同於薄膜電晶體的電位。根據本發明人的實 施例，這導因於使用薄膜電阻器（特別地，多晶矽薄膜電 阻器）之分洩電阻電路中，薄膜電阻器的電阻値會由位於 其上的接線之電位及位於其下之導體的電位改變。 經濟部智慧財產局員工消費合作社印製 爲取得上述目的，本發明的半導體裝置中所使用之第 二機構特徵在於分洩電阻電路中多晶矽薄膜電阻器的膜厚 製成比結合於單晶片上之MOS型電晶體的閘電極之厚度還 薄。根據本發明人的實驗，這導因於當薄膜電阻器的膜厚 (特別地，多晶矽薄膜電阻器）較薄時，電阻値中的變異 變得較小，且即使在相同的片電阻情形下電阻値的溫.度相 依性變得較小。 爲了取得上述目的，本發明的半導體裝置中所使用之 第二機構特徵在於導入分洩電阻電路中的多晶矽薄膜電阻 器之雜質係製成P型。根據本發明人的實驗，這是導因於假 使被導入薄膜電阻器的雜質具有P型時，則電阻値中的變異 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 一 516045 A7 B7 五、發明説明（3) 變小，且即使在相同的片電阻之情形中電阻値的溫度相依 性變得較小。 (請先閲讀背面之注意事項再填寫本頁) 根據本發明的半導體裝置，在使用薄膜電阻器之分洩 電阻電路中，位於薄膜電阻器上的接線之電位及位於薄膜 .電阻器下的導體之電位製成實質同於薄膜電阻器的電位。 因此，可取得具有準確的分壓比及高精度之分洩電阻電路 。特別地，當多晶矽用於薄膜電阻器時，根據本發明，在 分洩電阻電路中多晶矽薄膜電阻器的膜厚製成薄的，且藉 由導入P型雜質至多晶矽中，可抑制電阻値的變異。此外， 可降低電阻値的溫度相依性。 因此，可取得諸如電壓偵測器或調壓器等具有高精度 及小溫度係數之使用此分洩電阻電路之半導體裝置。 圖式簡述 在附圖中： 圖1係剖面視圖，代表本發明的半導體裝置中分洩電 阻電路區之一實施例； 經濟部智慧財產局員工消費合作社印製 圖2係剖面視圖，代表本發明的半導體裝置中分洩電阻 電路區之其它實施例； 圖3係剖面視圖，代表本發明的半導體裝置中分洩電阻 電路區之部份被放大之一實施例； 圖4係顯示0伏特至5伏特的電位施加至具有1〇仟歐姆的 片電.阻之多晶矽電阻器上的鋁接線之情形中多晶矽電阻器 的電阻値偏差與多晶矽電阻器的膜厚之間的關係； 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐) TfiT " 516045 A7 B7 五、發明説明（4 ) 圖5係分洩電阻電路的電路圖，代表本發明之半導體裝 置的一實施例； (請先閲讀背面之注意事項再填寫本頁) 圖6係顯示具有1000埃的膜厚及10仟歐姆/平方的片電阻 並構成分洩電路之P型及N型多晶矽薄膜電阻器的長度與分 壓輸出誤差之間的關係；^ 圖7係剖面視圖，代表半導體裝置之其它實施 例； 圖8係顯示具有10仟歐姆的片電阻之用於分洩電阻電路 之多晶矽薄膜電阻器的電阻値之溫度係數（TC)與多晶矽薄 膜電阻器的膜厚之間的關係； 圖9係顯示對於膜厚1 000埃之多晶矽膜而言，使用BF2 作爲P型雜質及使用磷作爲N型雜質之情形中片電阻値與溫 度係數（TC)之間的關係； 圖1 0係剖面視圖，代表本發明的半導體裝置之其它實 施例；
圖1 1係剖面視圖，代表本發明的半導體裝置乏其它實 施例； 經濟部智慧財產局員工消費合作社印製 圖1 2係根據本發明之使用分洩電阻電路之電壓偵測器 的一實施例之方塊圖； 圖1 3係根據本發明之使用分洩電阻電路之調壓器的一 實施例之方塊圖； 圖14A至14F係剖面視圖，代表根據本發明的半導體裝 置製造方法之一實施例；及 圖1 5 A至1 5 F係剖面視圖，代表根據本發明的半導體裝 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 516045 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明（5 ) 置製造方法之其它實施例 主要元件對照表 101 矽半導體基板 102 氧化矽膜 103 重度Ρ型區 104 局電阻區 105 多晶矽電阻器 106 多晶矽電阻器 107 多晶矽電阻器 131 源極區 132 汲極區 133 多晶矽閘電極 134 MOS型電晶體 135 場氧化物膜 136 鋁接線 137 高濃度雜質區 138 高電阻區 _、 139 多晶矽薄膜 151 第一絕緣膜 152 金屬接線 153 低電阻區 154 . 局電阻區 155 多晶矽薄膜電ρ 蠢 (請先閱讀背面之注意事項再填寫本頁) -· 訂 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 516045 A7 B7 五、發明説明（6) 156 157 201 202 203 204 301 302 303 401 402 403 404 405 506 606 701 702 703 704 705 706 第二絕緣膜 接點孔 接線 接線 接線 接線 P型井區 P型井區 P型井區 重度N型多晶矽薄膜 重度N型多晶矽薄膜 重度N型多晶矽薄膜 第一絕緣膜 第二絕緣膜 接點孔 接點孔 標準電壓電路 分洩電阻電路 電流源 誤差放大器 N型電晶體 反相器 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 707 P型電晶體 708 N型電晶體 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 516045 A7 B7 五、發明説明（7) 經濟部智慧財產局員工消費合作社印製 710 P型電晶體 801 N型矽基板 802 P井區 803 場氧化物膜 804 閘氧化物膜 805 多晶矽層 806 閘電極 807 多晶矽電阻器 808 低電阻區 809 高電阻區 810 源極區 811 汲極區 812 中間絕緣膜 813 接點孔 814 鋁層 815 保護膜 901 低電阻多晶矽層 902 第一絕緣膜 903 共同接點孔 較佳實施例詳述 將參考附圖，說明本發明’的較佳實施例。圖1係剖面視 圖，代表本發明中半導體裝置中分洩電阻電路的一實施例 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） n ---I I I I IA__^ I I (請先閱讀背面之注意事項再填寫本頁) 訂 線 516045 A7 B7 五、發明説明（8) (請先閱讀背面之注意事項再填寫本頁) 分別的P型井區301、302、及303係形成於具有輕度N型 雜質濃度之矽半導體基板101中。從防止矽半導體基板101 空乏的觀點而言，在矽半導體基板101的表面中，井區301 、302、及303雜質濃度約爲1E16原子/cm3或更高是較佳的 。因此，井區可設有重度雜質濃度。氧化矽膜102形成於矽 半導體基板101上。多晶矽電阻器105、106、及107形成於氧 化矽膜102上，它們均具有夾於重度P型雜質區103之間用於 與接線接觸的高電阻區104。此外，由鋁製成之接線201、 202、203、及204會與重度P型雜質區103連接。 經濟部智慧財產局員工消費合作社印製 此處，雖然未顯示於圖中，井區301、302、及303會分 別與接線202、203、及204電連接，因此這些會製成具有相 同電位。因此，多晶矽電阻器105的高電阻區104之電位、 位於多晶矽電阻器105上之接線202的電位、及位於多晶矽 電阻器105之下的井區301之電位實質上彼此相等。多晶矽 電阻器106、位於多晶矽電阻器106上的接線203、及位於多 晶矽電阻器106下之井區302之間的電位關係與多晶矽電阻 器105的情形相同。而且，多晶矽電阻器1〇7、多晶矽電阻 器107上的接線204、及位於多晶矽電阻器107下的井區303之 間的電位關係與多晶矽電阻器1 05的情形相同。 如上所述，當個別的多晶矽電阻器之電位等於位於個 別多晶矽電阻器之上及之下的接線及井區之電位時，可準 確地保持多晶矽電阻器105、106、及107的電阻値。注意， 在形成氧化矽膜1 02以取代此膜之情形中，使用包括氮化矽 膜之複合膜。因此，可在矽半導體基板1 〇 1與多晶矽電阻器 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐1 ~ " 516045 A7 ____B7__ 五、發明説明（9) (請先閱讀背面之注意事項再填寫本頁) 105、106、及107之間保持高絕緣。矽半導體基板101的導電 率型可爲P型。在此情形中，井區301、302、及303會設爲N 型。多晶矽電阻器的數目不限，且可依據分洩電阻電路中 所需的分壓數目而設定。雖然未顯示於圖中，但是爲了以 分洩電阻電路的高集成度爲第一優先，當難以分割及設置 用於個別電阻器之井區時，井區301、302、及303可以結合 以用於數個電阻器或形成爲單一單元而不用分割。在此情 形中，分壓精度會有些降低，但是，此爲圖1的實施例之 後的次佳者。在圖1中，說明矽半導體基板1 〇 1形成爲N型且 井區301、302、及303形成爲P型之矽半導體基板1〇1的情形 。但是，矽半導體基板101可形成爲P型且井區301、302、 經濟部智慧財產局員工消費合作社印製 及3 0 3可形成爲N型。此外，在圖1中，說明接線係由銘製成 。但是，接線可由金屬障壁及金屬矽化物膜的疊層膜製成 。此處，金屬障壁意指保護膜，其係形成於接線之下並具 有高抗腐蝕性及高抗環境性，以確保半導體裝置的可靠性 及長壽命。在本發明中，使用ΤιΝ及Τι的疊層膜作爲金屬障 壁並使用A1 - S i - C u作爲金屬砂化物膜。注意，可使用a 1 - S i作 爲金屬矽化物膜。 圖2係剖面視圖，代表本發明的半導體裝置中分拽電 阻電路區之其它實施例。氧化矽膜1 02係形成於矽半導體基 板101上。重N型多晶矽薄膜401、402、及403係形成於氧化 矽膜102上。多晶矽電阻器105、106、及107均具有夾於重p 型雜質區103之間以用於接觸接線之高電阻區1〇4，多晶石夕 電阻器105、106、及107係過由氧化矽膜或類似者製成的第 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐1 ~ ' ' 516045 A7 B7 五、發明説明（id (請先閱讀背面之注意事項再填寫本頁) ~絕緣膜404而形成於重N型多晶矽薄膜401、402、及403上 。而且，鋁接線201、202、及203係經過氧化矽膜或類似者 製成的第二絕緣膜405而形成於多晶矽電阻器105、106及107 上，並經過接點孔506及606而與多晶矽電阻器105、106、及 107的重P型雜質區103及重N型多晶矽薄膜401、402、及403 相連接。因此，多晶矽電阻器105的高電阻區104之電位、 設於多晶矽電阻器105上的接線202的電位、及位於多晶矽 電阻器105之下的重N型多晶矽薄膜401實質上彼此相等。多 晶矽電阻器106、設於多晶矽電阻器106上的接線203、及位 於多晶矽電阻器106之下的重N型多晶矽薄膜402之間的電位 關係與多晶矽電阻器1〇5的情形相同。而且，多晶矽電阻器 107、設於多晶矽電阻器107上的接線204、及位於多晶矽電 阻器1 07之下的重N型多晶矽薄膜403之間的電位關係與多晶 矽電阻器105的情形相同。 經濟部智慧財產局員工消費合作社印製 如上所述，當個別多晶矽電阻器的電位等於位於個別 的多晶矽電阻器之上及之下的接線及N型薄膜的電位時，可 準確地保持多晶矽電阻器105、106、及107的電阻値。注意 ，雖然未顯示於圖中，但是，在MOS型電晶體與分洩電阻 電路一起形成於單晶片上之情形中，當使用同於重N型多晶 矽薄膜401、402、及403的膜以形成閘電極時，可簡化製程 。此外，如同圖（5的實施例所述般，從可靠度的觀點而言 ，形成包括氮化矽膜之複合膜以作爲第一絕緣膜404及第二 絕緣膜405之一或二者，是有效的。多晶矽電阻器的數目無 限制，且可依據分洩電阻電路中所需的分壓數目而定。在 ^氏張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） 7ΪΤ! 516045 A7 B7 五、發明説明（11) (請先閲讀背面之注意事項再填寫本頁) 圖2中，說明接線係由鋁製成。但是，接線可由金屬障壁及 金屬矽化物膜之疊層膜製成。在本發明中，使用ΤΊΝ及ΊΊ的 疊層膜作爲金屬障壁並使用Al-Si-Cii作爲金屬矽化物膜。但 是，可使用Al-Si作爲金屬矽化物。 圖3係剖面視圖，代表一實施例，其中本發明的半導 體裝置中之分洩電阻電路區的部份經過放大。 下述係不同於圖2中所示的實施例。亦即，希望具有相 同電位之鋁接線203與多晶矽電阻器106的重P型雜質區103 之間的連接、以及鋁接線203與多晶矽電阻器106的重N型多 晶矽薄膜402之間的連接係製成通過一接點孔701。因此， 由接點孔形成區佔據的面積可以縮減，因此，可有效減少 整個分洩電阻電路區的面積。其它部份設有同於圖2的代號 ，因而省略其說明。 圖4係顯示0伏特至5伏特之電位施加至位於片電阻爲1 0 仟歐姆之多晶矽電阻器上的鋁接線之情形中，多晶矽電阻 器的電阻値之偏差（變異）與多晶矽電阻器的膜厚之間的關係 〇 經濟部智慧財產局員工消費合作社印製 從圖4淸楚可知，當多晶矽電阻器的膜厚較薄時，電阻 値幾乎不受接線的電位影響。特別地，當多晶矽電阻器的 膜厚設爲數十至2000埃時，電阻値的變異可抑制在小範圍 之內。此時，爲了形成具有均勻連續膜之多晶矽電阻器， 希望在目前的製造方法（舉例而言，CVD方法）中，膜厚設在 100埃或更厚。假使形成不連續膜，則電阻値的變異更會發 生。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14- 516045 A7 B7 五、發明説明（id (請先閱讀背面之注意事項再填寫本頁) 在本發明的半導體裝置中，使用有P型雜質導入之多晶 矽薄膜電阻器，可實現具有小的佔有面積、小分壓輸出誤 差、及高精度之分洩電阻電路。下述，將參考附圖，說明 本發明的較佳實施例。 圖5係代表本發明的半導體裝置之一實施例之分洩電阻 電路的電路圖。 施加於端點A 1 1與端點B 1 2之間的電壓V會由分別的電阻 器R1及R2分割，因而可從端點C1 3取得分壓Vo。此分壓Vo 係以下述等式表示：
Vo =： (R2/(R1 + R2)) x V (1) 令等式（1)的分壓Vo爲理論値，且此理論値與量測値之 間的差爲分壓輸出誤差。分壓輸出誤差以下述等式代表： 分壓輸出誤差=(|理論値V 0 —量測値V 0 | )/理論値V 〇) X 100 (2) 經濟部智慧財產局員工消費合作社印製 此處，將根據導入多晶矽薄膜電阻器的雜質從N型變成 P型而減少的分壓輸出誤差之資料，以作說明。 構成舵電路之多晶矽薄膜電阻器所需的特徵包含分洩 電阻電路的分壓輸出誤差，且集成面積小。一般而言，假 使多晶矽的膜厚薄時，可減少低濃度雜質的濃度變異。因 此，分洩電阻電路的分壓輸出誤差變小，且可製造具有高 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -15- 516045 A7 _B7___ 五、發明説明（d (請先閲讀背面之注意事項再填寫本頁) 精度的分洩電阻電路。但是，即使多晶矽的膜厚薄時，當 有N型雜質導入之多晶矽薄膜電阻器（此後參爲N型多晶矽 薄膜電阻器）的長度製成短時，由於分壓輸出誤差變大， 所以，難以減少集成面積。但是，當使用P型多晶矽薄膜電 阻器時，此電阻器的長度可縮短且集成面積可減少。將參 考圖3以說明實施例。 圖6係顯示P型及N型多晶矽薄膜電阻器的長度之間的關 係，這些多晶矽薄膜電阻器具有1000埃的膜厚及10仟歐姆/ 平方的片電阻並構成分洩電阻電路及分壓輸出誤差。此處 ，所示之實施例中，使用BF2作爲導入P型多晶矽薄膜電阻 器中的P型雜質並使用磷作爲導入N型多晶矽薄膜電阻器中 的N型雜質。 經濟部智慧財產局員工消費合作社印製 從圖6中可知，即使N型多晶矽薄膜電阻器構成的分洩 電阻電路中之多晶矽的膜薄化成1000埃時，當多晶矽薄膜 電阻器的長度爲30// m或更短時，無法取得0.5 %或更少之分 壓輸出誤差。但是，在P型多晶矽薄膜電阻器構成的分洩電 阻電路之情形中，即使多晶矽薄膜電阻器1 0的長度爲1 0 // m 時，則可取得0.5 %或更少之分壓輸出誤差。 圖7係剖面視圖，代表本發明的半導體裝置之其它實施 例。 具有區對（源極區131及汲極區132)以及多晶矽閘電極 133之MOS型電晶體134形成於矽半導體基板101上。另一方 面，具有夾於高濃雜質區1 3 7之間的高電阻區1 3 8以與鋁接 線136接觸之多晶矽薄膜電阻器139會形成於場氧化物膜135 -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐了 516045 A7 , _ B7_ 五、發明説明（I』 上。在圖7中，爲簡潔起見，僅顯示一多晶矽薄膜電阻器。 但是，真實的分洩電阻電路區係由大量的多晶矽薄膜電阻 器形成。 在圖7中，MOS型電晶體134的多晶矽閘電極133之膜厚 不同於有P型雜質導入的多晶矽薄膜電阻器139之膜厚，且 多晶矽薄膜電阻器1 3 9形成爲較薄。舉例而言，多晶矽閘電 極133的膜厚設定爲4000埃，且多晶矽薄膜電阻器丨39的膜 厚設定爲1000埃。多晶矽閘電極133需要其部份作爲接線， 因此’希望片電阻値儘可能低。相對於此，多晶矽薄膜電 阻器139需要片電阻値儘可能高及準確，且電阻値的溫度係 數儘可能小。因此，MOS型電晶體134的多晶矽閘電極133之 膜厚與多晶矽薄膜電阻器1 3 9會根據目的而變。此處，關於 減少多晶矽薄膜電阻器139的電阻値之溫度係數之方法，薄 化多晶矽薄膜電阻器139的膜厚及導入P型雜質至多晶矽薄 膜電晶體1 39係簡單的及容易的且具有大效果。下述，將根 據本發明人的實驗資料以作說明。 圖8係顯示用於分洩電阻電路之具有1 〇仟歐姆片電阻的 多晶矽薄膜電阻器的電阻値之溫度係數（TC)與多晶矽薄膜 電阻器的膜厚之關係。 從圖8中可知，明顯可知，藉由薄化多晶矽薄膜電阻器 的薄膜，可顯著地減少多晶矽薄膜電阻器的電阻値之溫度 係數。特別地，當膜厚爲1 000埃或更薄時，TC可製成相當 小，爲-3000 ppm/。C或更低。 圖8係關於具有1 〇仟歐姆的片電阻之多晶矽薄膜電阻器 (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 516045 A7 B7 五、發明説明（id (請先閱讀背面之注意事項再填寫本頁) 的實施例。但是，根據本發明人的實驗，藉由薄化多晶石夕 薄膜電阻器的膜厚，多晶矽薄膜電阻器的電阻値之溫度係 數（TC)可以至少減低在1至500仟歐的片電阻範圍中。 圖9係顯示對於膜厚1 000埃的多晶矽使用BF2作爲P型雜 質及使用磷作爲N雜質之情形中，片電阻値與'溫度係數（TC) 之間的關係。其顯示P型多晶矽薄膜電阻器中電阻値相對於 溫度之變異小於N型多晶矽薄膜電阻器中的變異。 假使片電阻値增加時，低濃度雜質的濃度變異變成較 大，因此，分壓輸出誤差變得較大。此外，電阻値相對於 溫度之變異變得較大。因此，希望片電阻値爲25仟歐姆/平 方或更少。另一方面，假使片電阻値爲小，則無法忽略粒 子大小的變異。因此，希望片電阻値爲1仟歐姆/平方或 更多。亦即，希望P型多晶矽薄膜電阻器的片電阻値爲1仟 歐姆/平方至25仟歐姆/平方。此時，p型多晶矽薄膜電阻器 的電阻値相對於溫度之變異係-4 0 0 0 p p m / ° C或更少。 圖1 0係剖面視圖，代表本發明的半導體裝置之其它實 施例。 經濟部智慧財產局員工消費合作社印製 由二氧化矽或類似者製成的第一絕緣膜丨5丨係形成於矽 半導體基板101上。具有夾於高雜質濃度的低電阻區153之 間以用於與鋁或類似者製成的金屬接線高電阻區i 54之多晶 矽薄膜電阻器1 5 5，形成於第一絕緣膜1 5 1的平坦表面上。 由PSG、BPSG、或類似者製成的第二絕緣膜係形成於有p型 雜質導入的多晶矽薄膜電阻器155及絕緣膜151上。接點孔 1 5 7係設於第二絕緣膜1 5 6中以使金屬接線1 5 2與具有高雜質 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐1 ~ ' 516045 A7 B7 五、發明説明（θ 濃度的低電阻區1 5 3電連接。此處’多晶矽薄膜電阻器1 5 5 中的高電阻區154之膜厚製成比低電阻區153的膜厚還薄。 藉由薄化高電阻區154的膜厚’取得高的片電阻値。因此， 雖然佔有面積降低，仍能保持小的溫度係數。另一方面， .當形成用於連接金屬接線1 5 2與低阻區1 5 3之接點孔1 5 7時， 低電阻區1 5 3會形成爲厚，以致於不會發生多晶矽膜的穿透 。根據本發明人實驗，在片電阻値約1 〇仟歐姆/平方的情形 中，當高阻區154的膜厚爲1000埃或更薄時，顯然電阻値的 年目胃/J、’ 胃-3 000ppm/。《Μ® ° Mi ’ 程中，接點孔通常由數分鐘之乾餓刻形成。當 接點孔' 彡成於第二絕緣膜1 5 6中時，執行過蝕刻以致於 不會留下蝕刻遺留。在此蝕刻期間’多晶矽膜電阻器1 55中 的低電阻區1 5 3也會被鈾刻。因此，藉由增加低電阻區1 5 3 的膜厚，可防止接點孔157的穿透。在第二絕緣膜156由PSG 或BPSG製成且其膜厚爲l//m或更薄之情形中，當低電阻區 153的膜厚約爲2000埃或更厚時，可防止穿透。 圖1 1係剖面視圖，代表本發明的半導體裝置之其它實 施例。 下述特點與圖9中所示的實施例不同。亦即，第一絕緣 膜15 1的膜厚部份地不同。多晶薄膜電阻器155的低電阻區 153形成於第一絕緣膜151的區域上，其中，膜厚是薄的。 此外，高電阻區154形成於第一絕緣膜151的區域上，其中 ，膜厚是厚的。低電阻區1 5 3及高電阻區1 5 4的上表面係形 成爲實際相同的平坦表面。藉由此點，高電阻區1 54的膜厚 本紙張尺度適用中國國家標準（CNS ) A4規格(210X297公瘦1 Tq _ ： ---------嫌II (請先閱讀背面之注意事項再填寫本頁)
，1T •線 經濟部智慧財產局員工消費合作社印製 516045 A7 _ _B7__ 五、發明説明（ (請先閱讀背面之注意事項再填寫本頁) 可以形成爲薄的，且低電阻區153的膜厚可以形成爲厚的。 因此，取得圖1 0的實施例中所述的效果。其它部份具有與 圖1 0相同的代號，因此省略其說明。 在圖1 0及1 1中，爲簡明起見，僅顯示一多晶矽薄膜電 阻器。但是，真實的電阻電路區係由大量的多晶矽薄膜電 阻器形成。而且，在圖1 0及1 1中，顯示接線係由鋁製成。 但是，接線可由金屬障壁及金屬矽化物之疊層膜製成。在 本發明中，舉例而言，使用TiN及Ti作爲金屬障壁及使用A卜 Si-Cii作爲金屬矽化物膜。但是，可使用Al-Si作爲金屬矽化 物模。 圖1 2係使用根據本發明之分洩電阻電路之電壓偵測器 的一實施例之方塊圖。 爲簡明起見，顯示簡單電路。但是，在真實的產品情 形中，假使需要時可增加功能。 經濟部智慧財產局員工消費合作社印製 電壓偵測器的基本電路結構元件電流源703、標準電壓 電路701、分洩電阻電路702、及誤差放大器704。此外，增 加反相器706、N型電晶體7 05及70 8、P型電晶體707等等。 於下簡述部份操作。 當電壓VDD係預定的重設電壓或較高時，N型電晶體 705及708會關閉且P型電晶體707開啓。因此，電壓VDD輸出 至輸出端OUT。 此時，差動放大器704的輸入電壓變成（RB + RC)/(RA + RB + RC) xVDD ° 當電壓VDD減少並接著變成偵測電壓或更低時，電壓 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -20- 516045 A7 B7 — 丨丨丨_"_1 一- —— ~ ~ … — ~ ' - 五、發明説明（id VSS會輸出至輸出端OUT。此時，N型電晶體705會開啓且差 動放大器704的輸入電壓會變成RB/(RA + RB) X VDD。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 如上所述，執行基本操作以致於在差動放大器704中比 較標準電壓電路701產生的標準電壓與分洩電阻電路702所 分壓的電壓。假使分洩電阻電路702的分壓精度低，則差動 放大器704輸入電壓會變化，因此，無法取得預定的重設電 壓或預定的偵測電壓。當使用根據本發明的分洩電阻電路 ，可以以高精度劃分電壓。因此，可改進1C產品的產能並 以更高的精度製造電壓偵測器。而且，爲了抑制1C的消耗 電流，在很多情形中整個分洩電阻電路702的電阻値製成佰 萬歐姆等級或更高之高電阻。此時，爲了保持固定精度， 由於分洩電阻電路係藉由組合很窄形狀的電阻器而構成， 所以，需要寬的面積。在電壓偵測器中，分洩電阻電路佔 據整個1C晶片的面積之一半或更多並非不常見。由於個別 電阻器的電阻値之變化於根據本發明的分洩電阻電路中爲 小，所以，藉由使用具有短的形狀之電阻器，可取得固定 精度。因此，可減少分洩電阻電路的佔據面積，且此點顯 著地有助於整個1C晶片的面積之縮減。 圖1 3係使用根據本發明之分洩電阻電路之調壓器的一 實施例之方塊圖。 爲簡明起見，顯示簡單電路。但是，在真實產品的情 形中，於需要時可增添功能。 調壓器的基本電路結構元件係電流源703、標準電壓電 路701、分洩電阻電路電702、差動放大器704、作爲電流控 -21 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 516045 A7 B7 五、發明説明（以 制電晶體之P型電晶體7 1 0、等等。於下，將簡述部份操作 〇 (請先閱讀背面之注意事項再填寫本頁) 差動放大器704比較分洩電阻電路702分壓的電壓與標 準電壓電路70 1中產生的標準電壓，然後，將取得之不受輸 入電壓VIN或溫度的變化影響之固定輸出電壓VOUT所需之 閘極電壓供應給P型電晶體7 1 0。在調壓器中，如同圖1 2中 所示的電壓偵測器之情形，執行基本操作以致於在差動放 大器704中比較標準電壓電路701產生的標準電壓與分洩電 阻電路702分壓的電壓。因此，由分洩電阻電路702分壓之 電壓的精確度非常重要。假使分洩電阻電路702的分壓精度 爲低時，則改變對差動放大器704之輸入電壓，因此，無法 取得預定的輸出電壓VOUT。當使用根據本發明的分洩電阻 電路時，可以以高精度分壓。因此，可改進1C產品的產能 及高精度地製造調壓器。 接著，將參考圖14A至14F及圖15A至15F，說明根據本 發明之製造半導體裝置之方法。 經濟部智慧財產局員工消費合作社印製 圖14A至14F係剖面視圖，代表根據本發明之半導體裝 置製造方法的一實施例。 在圖14A中，在製備輕度N型矽基板801及以離子佈植法 選擇地導入P型雜質之後，執行熱處理以形成分離的及獨立 的P井區802。P井區802的表面濃度約爲1E16原子/cm3。然後 ，以LOCOS方法選擇性地形成具有約8000埃厚度之場氧化 物膜80：3 〇 接著，如圖·14Β所示，在形成閘極氧化物膜804之後’ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -22- 516045 經濟部智慧財產局員工消費合作社印製 -23- A7 B7 五、發明説明（2ί) 執行預定臨界控制之通道摻雜。而且，以CVD方法沈積約 4000埃厚的多晶矽層805，及以離子佈植法將諸如磷等雜質 導入其中，以取得預定的片電阻値。 接著’如圖1 4C所示，以離子佈植法選擇性地導入諸如 BF2等雜質，以致於預定區具有預定的片電阻値。選擇性地 導入高濃度的諸如磷等雜質，以致於多晶矽層805的預定區 具有低電阻。然後，藉由蝕刻成預定形狀以處理多晶矽層 805 ’而形成具有低電阻的閘電極806及具有高電阻區809之 多晶政電阻器807。個別的多晶砂電阻器807設置成符合先 前處理中所形成的P井區。然後，以離子佈植法，導入諸如 BF2等P型雜質，以形成P型電晶體的源極區810及汲極區811 和多晶砍電阻器807的低電阻區808。此處，雖然未顯示N型 電晶體，但是，如同P型電晶體的情形般，以離子佈植法導 入諸如磷等N型雜質，以形成電晶體的源極區及汲極區。 接著，如圖14D所示，沈積約8000埃之PSG、NSG、等 等製成的中間絕緣膜8 1 2，接著於其中形成接點孔8 1 3。 接著，如圖14E所示，以濺射法沈積約1 v m厚之作爲接 線的鋁層8 1 4，接著圖型化成預定形狀。此時，在個別的多 晶矽電阻器807的端部與低電阻區808相連接之鋁層814會配 置於個別多晶矽電阻器807上。此外，雖然未顯示，但是， 鋁層814可以經由場氧化物膜8 03而與位於個別的多晶矽電 阻器807之下的P井區802連接。 接著，如圖14F所示，形成由氮化矽膜製成且厚度約 8000埃的保護膜815。此外，雖然未顯示，但是，移除部份 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 訂 (請先閲讀背面之注意事項再填寫本頁) 516045 A7 B7 五、發明説明（2i) 保護膜815以提供接合墊區等等。藉由上述處理，完成具有 根據本發明的多晶矽電阻器之半導體裝置。 (請先閱讀背面之注意事項再填寫本頁) 圖15A至15 F係剖面視圖，代表根據本發明的半導體裝 置製造方法其它實施例。 在圖15A中，在製備輕度N型矽基板801及以離子佈植法 選擇性地導入P型雜質之後，執行熱處理以形成分別的及獨 立的P井區802。P井區802的表面濃度約爲1E16原子/cm3。此 處，與圖14A至14F所述的實施例不同之處在於P井區802無 須形成於待後續處理形成的多晶矽電阻器之區域中。接著 ，以LOCOS法，選擇性地形成約8000埃厚之場氧化物膜803 。接著，在形成閘氧化物膜804之後，執行用於預定的臨界 控制之通道摻雜。此外，以CVD法沈積約4000埃厚的多晶矽 層8 05。然後，導入高濃度的諸如磷等雜質，以致於多晶矽 層805具有低電阻。 接著，如圖15B所示，藉由蝕刻成預定形狀以處理多晶 矽層8 0 5，而形成具有低電阻之閘電極806及低電阻多晶矽 層 90 1。 經濟部智慧財產局員工消費合作社印製 接著，如圖15C所示，以熱氧化法、CVD法、等等，形 成第一絕緣膜902。第一絕緣膜90 2係由包含氧化矽膜或氮 化矽膜之多層膜製成。 接著，如圖15D所示，沈積1 000埃厚的多晶矽，然後， 以離子佈植法導入諸如BF2等雜質，以取得預定的片電阻。 接著，在圖型化成預定形狀之後，以離子佈植法導入諸如 BF2等P型雜質以同時地形成P型電晶體的源極區810和汲極 -24- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 516045 A7 B7 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 區8 1 1以及低電阻區8 〇 8。因此，可形成均具有夾於低電阻 區808之間的高電阻區809之多晶矽電阻器807。此處，個別 的多晶矽電阻器807經由第一絕緣膜902而形成於獨立的低 電阻多晶5夕層901。而且，雖然未顯示N型電晶體區，如同p 型電晶體的情形般，以離子佈植法導入諸如磷等N型雜質， 以形成電晶體的源極區及汲極區。 接著，如圖15E所示，沈積約8000埃的PSG、NSG等製 成之中間絕緣膜8 1 2，接著，於其中形成接點孔8 1 3。此時 ，形成共用接點孔903以致於多晶矽電阻器807的低電阻區 808及低電阻多晶矽層901可以彼此連接。 經濟部智慧財產局員工消費合作社印製 接著，如圖15F所示，以濺射法沈積約1 500埃的Ti/TiN 疊層膜作爲金屬障壁。之後，沈積厚度約1 # m的鋁層8 1 4作 爲接線，然後，將其圖型化成預定形狀。此時，將鋁層8 1 4 配置於個別的多晶矽電阻器8 07上，以經由共同接點孔903 ，連接位於個別的多晶矽電阻器807的端部中的低電阻區 808與經由第一絕緣膜902而位於多晶矽電阻器807下方的低 電阻多晶矽層901。接著，形成氮化矽膜製成且厚度約8000 埃的保護膜8 1 5。此外，雖然未顯示，但是，移除部份保護 膜8 15以設置接合墊等區域。藉由上述處理，完成具有根據 本發明的多晶矽電阻器之半導體裝置。 如上所述，根據本發明，當個別的多晶砂電阻器之電 位製成等於位於個別多晶矽電阻器上及下之導體的電位時 ，於分洩電阻電路準確地保持多晶矽電阻器的電阻値。因 此，實現具有準確的分壓比及高精度之分洩電阻電路。此 -25- ^氏張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 516045 A7 B7_ 五、發明説明（2：ί (請先閲讀背面之注意事項再填寫本頁) 時，當多晶矽電阻器的膜厚爲2000埃或更薄且導入多晶矽 電阻器中的雜質爲P型時，可減少多晶矽電阻器的電阻値變 異及實現具有較高精確度的分洩電阻電路。此外，當分洩 電阻電路中的多晶矽電阻器的膜厚薄化時，可減少電阻値 的溫度係數。特別地，當膜厚爲1 000埃或更薄時，可以以 約10仟歐姆/平方的片電阻値，取得3000ppm/° C或更低之相 當小的溫度係數。因此，能以比傳統方法佔據更少面積之 方式，形成分洩電阻電路，於其中可取得寬廣的溫度範圍 及高分壓精度。 經濟部智慧財產局員工消費合作社印製 在根據本發明的電壓偵測器及調壓器中，能以高精度 分壓。因此，可改進1C產品的產能並製造具有較高精度的 產品。而且，爲了抑制1C的電流消耗，在很多情形中整個 分洩電阻電路的電阻値會製成佰萬歐姆等級或更高之高電 阻。此時，爲了保持固定精度，藉由合倂很窄的電阻器以 構成分洩電阻電路，因此，需要寬面積。在電壓偵測器中 ，分洩電阻電路佔據整個1C晶片的面積之一半或更多並非 不常見。由於個別電阻器的電阻値之變化於根據本發明的 分洩電阻電路中爲小，所以，藉由使用具有短形狀之電阻 器，可取得固定精度。因此，可減少分洩電阻電路的佔據 面積，且此點顯著地有助於整個1C晶片的面積之縮減。 根據本發明的半導體裝置製造方法，不用使用特別的 製程且不用大幅增加製程數目，即可形成上述半導體裝置 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）

Claims (1)

  1. 516045 A8 B8 C8 D8 申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 1 · 一種半導體裝置，包括：分洩電阻電路，該分浅 電阻電路具有複數個薄膜電阻器，該複數個薄膜電阻器係 經由第一絕緣膜而位於第一導體上，位於該薄膜電阻器之 下的第一導體及薄膜電阻器係製成具有實質相同的電位。 2 ·如申請專利範圍第1項之半導體裝置，其中，第 二絕緣膜係形成於薄膜電阻器上，第二導體係形成於位於 薄膜電阻器上的位置中之第二絕緣膜上，薄膜電阻器及第 二導體係製成具有實質相等的電位。 3 ·如申請專利範圍第1項之半導體裝置，其中，對 應於複數個薄膜電阻器中的每一者之第一導體具有與複數 個薄膜電阻器中的每一者實質相等的電位。 4 ·如申請專利範圍第2項之半導體裝置，其中，對 應於複數個薄膜電阻器中的每一者之第二導體具有與與複 數個薄膜電阻器中的每一者實質相等的電位。 5 ·如申請專利範圍第1項之半導體裝置，其中，薄 膜電阻器係多晶矽。 經濟部智慧財產局員工消費合作社印製 6 ·如申請專利範圍第2項之半導體裝置，其中，薄 膜電阻器係多晶矽。 7 ·如申請專利範圍第5或6項之半導體裝置，其中 ，導入於薄膜電阻器中的雜質係P型。 8 ·如申請專利範圍第7項之半導體裝置，.其中，導 入於薄膜電阻器中的P型雜質係BF2。 9 ·如申請專利範圍第7項之半導體裝置，其中，導 入於薄膜電阻器中的P型雜質係硼。 尽紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -27 516045 A8 B8 C8 D8 六、申請專利範圍 .1 0 ·如申請專利範圍第5或6項之半導體裝置，其 中，薄膜電阻器的膜厚係數十至2000埃。 1 1 ·如申請專利範圍第5或6項之半導體裝置，其中 ，薄膜電阻器的膜厚係數十至1000埃。 1 2 ·如申請專利範圍第5或6項之半導體裝置，其中 ，第一導體係由形成於矽基板中的井區製成。 1 3 ·如申請專利範圍第5或6項之半導體裝置，其中 ，第一導體係由多晶矽製成。 1 4 ·如申請專利範圍第6項之半導體裝置，其中，第 二導體係由多晶矽製成。 1 5 ·如申請專利範圍第6項之半導體裝置，其中，第 二導體係由鋁製成。 1 6 ·如申請專利範圍第6項之半導體裝置，其中，第 二導體係由金屬障壁及金屬矽化物的疊層膜製成。 1 7 ·如申請專利範圍第6項之半導體裝置，其中， 第一導體係由構成MOS型電晶體的閘電極之材料製成，該 MOS型電晶體係與複數個薄膜電阻器一起形成於單晶片上 〇 1 8 ·如申請專利範圍第5或6項之半導體裝置，其 中，複數個薄膜電阻器中的每一者之電位與對應於每一薄 膜電阻器之第一導體的電位係由經過共同接點孔之金屬接 線材料固定。 1 9 ·如申請專利範圍第5或6項之半導體裝置，其中 ’在具有使用複數個薄膜電阻器及至少一 MOS型電晶體的 本紙張尺度適用中國國家梂率（CNS > A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 516045 A8 B8 C8 D8 々、申請專利範圍 分洩電阻電路之半導體裝置中，分洩電阻電路的薄膜電阻 器的膜厚形成爲比MOS型電晶體的閘電極之膜厚還薄。 (請先閲讀背面之注意事項再填寫本頁) 2 〇 .如申請專利範圍第1 9項之半導體裝置，其中， 薄膜電阻器的膜厚係數十至1000埃。 2 1 ·如申請專利範圍第1 9項之半導體裝置，其中， 導入於薄膜電阻器中的雜質係P型。 22 ·如申請專利範圍第21項之半導體裝置，其中， 導入於薄膜電阻器中的P型雜質係BF2。 2 3 ·如申請專利範圍第21項之半導體裝置，其中， 導入於薄膜電阻器中的P型雜質係硼。 2 4 ·如申請專利範圍第1 9項之半導體裝置，其中， 薄膜電阻器的電阻値之溫度相依性係-4000 ppm/° C或更低 〇 2 5 ·如申請專利範圍第5或6項之半導體裝置，其中 ，在具有薄膜電阻器之半導體裝置中，薄膜電阻器係由與 金屬接線連接且具有高雜質濃度之低電阻區及高電阻區製 成，以及高電阻區的膜厚比低電阻區的膜厚還小。 經濟部智慧財產局員工消費合作社印製 2 6 ·如申請專利範圍第25項之半導體裝置，其中， 高電阻區的膜厚係數十至1 000埃且低電阻區的膜厚係2000 至10000埃。 2 7 ·如申請專利範圍第25項之半導體裝置.，其中， 薄膜電阻器的低電阻區及高電阻區係形成於相同平坦表面 上。 2 8 ·如申請專利範圍第25項之半導體裝置，其中， 本紙張尺度適用中國國家#準（CNS ) A4規格（210X297公釐） ~ 516045 A8 B8 C8 D8 々、申請專利範圍 薄膜電阻益的低電阻區及局電阻區的上表面形成相同的平 坦表面。 (請先閲讀背面之注意事項再填寫本頁) 2 9 ·如申請專利範圍第5或6項之半導體裝置，其中 ，第一絕緣膜及第二絕緣膜係由氧化砍膜製成。 3 0 ·如申請專利範圍第5或6項之半導體裝置，其中 ’第一絕緣膜及第二絕緣膜中至少一者係由包含氮化矽膜 之多層膜製成。 3 1 ·如申請專利範圍第5或6項之半導體裝置，其中 ，使用複數個薄膜電阻器之整個分洩電阻電路的電阻値係i 佰萬歐姆至100佰萬歐姆。 3 2 · —種製造半導體裝置之方法，包括下述步驟： 以離子佈植法，製備矽基板以形成複數個選擇性分開 及獨AL的井區； 在矽基板的表面中，以LOCOS法，選擇性地形成場氧 化物膜； 衮·! 經濟部智慧財產局員工消費合作社印製 形成閘氧化物膜、爲預定臨界控制執行通道摻雜、以 CVD法沈積多晶矽層、及以離子佈植法選擇性地導入雜質 至多晶矽層中以取得預定的片電阻値； 在選擇性地導入具有高濃度之諸如磷之雜質至多晶矽 層中，以致於多晶矽層的預定區具有低電阻之後，藉由蝕 刻成預定形狀以處理多晶矽層，以致於具有低電阻的閘電 極及均具有高電阻區的複數個多晶矽電阻器會與井區相符 ，並設置閘電極及多晶矽電阻器； 以離子佈植法，導入諸如磷之N型雜質，以形成N型電 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） -30- 516045 經濟部智慧財產局員工消費合作社印製 A8 Β8 C8 D8 六、申請專利範圍 晶體的源極區及汲極區； 以離子佈植法，導入P型雜質，以形成P型電晶體的源 極區及汲極區以及每一多晶矽電阻器的低電阻區； 沈積中間絕緣膜，接著形成接點孔； 以濺射法沈積鋁層作爲接線，然後圖型化鋁層，以致 於與每一多晶矽電阻器的一端部中之低電阻區以及每一井 區相連接之鋁層設於每一多晶矽電阻器上；及 形成保護膜，及移除部份保護膜以設置接合墊等之區 域。 33·—種製造半導體裝置之方法，包括下述步驟： 以離子佈植法，製備矽基板以形成複數個選擇性分開 及獨立的井區，並以LOCOS法，選擇性地形成場氧化物膜 在形成閘氧化物膜之後、爲預定臨界控制執行通道摻 雜、以CVD法沈積第一多晶矽層、及將高濃度之諸如磷的 雜質導入第一多晶矽層中以致於第一多晶矽層具有低電阻 藉由蝕刻成預定形狀以處理多晶矽層，而形成具有低 電阻的閘電極以及複數個低電阻多晶矽層； 以熱氧化法或CVD法，形成第一絕緣膜； 沈積膜厚比第一多晶矽層的膜厚還薄之第二多晶矽層 ，及以離子佈植法，將雜質導入第二多晶矽層以取得預定 的片電阻値； 圖型化第二多晶矽層，以致於使用第二多晶矽層之複 i紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) (請先閲讀背面之注意事項再填寫本頁)
    -31 - 516045 A8 B8 C8 D8 六'申請專利範圍 數個多晶矽電阻器經過第一絕緣膜形成於獨立的低電阻多 晶砂層上； 以離子佈植法導入諸如磷之N型雜質以形成n型電晶體 的源極區和汲極區； 以離子佈植法導入P型雜質以一起形成p型電晶體的源 極區和汲極區以及每一多晶矽電阻器的部份中之低電阻區 沈積中間絕緣膜，及形成共同接點孔以致於每一多晶 矽電阻器的低電阻區及每一低電阻多晶矽層能經由共同接 點孔彼此連接； 以濺射法沈積鋁層作爲接線，及圖型化鋁層以致於鋁 層設於每一多晶矽電阻器上，用於經過接點孔以連接每一 多晶矽電阻器一端部中的低電阻區與經過第一絕緣膜位於 每一多晶矽電阻器下之每一低電阻多晶矽層；及 形成保護膜、及移除部份保護膜以提供接合墊等之區 域。 (請先閲讀背面之注意Ϋ項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -32- 中國國家標率（CNS ) A4a格(2H)X297公釐)
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