JPS5830151A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS5830151A JPS5830151A JP56129028A JP12902881A JPS5830151A JP S5830151 A JPS5830151 A JP S5830151A JP 56129028 A JP56129028 A JP 56129028A JP 12902881 A JP12902881 A JP 12902881A JP S5830151 A JPS5830151 A JP S5830151A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は多結晶シリコンの為抵抗な禍する半導体装置
及びその製造方法（二開する。
及びその製造方法（二開する。
従来、電圧の抵抗分割など半導体集積囲路−二使用され
るアナログ回路用抵抗として多くは拡散抵抗が用いられ
℃きた。これは、アルミニウム＜ｈｔ＞ゲートのＭＯＳ
（Ｍｅｔａｌ ０ｘｉｄｅ ｆｉｅｍｉｃｏｎｄｕｃ
ｔｏｒ）半導体装置では、必然的（＝拡散抵抗を用いな
ければならない他ζ：、シリコン（Ｓｉ）ゲートのＭＯ
８半導体装置では、多結晶ｖ’）コンをゲートる必要が
あり、多結晶シリコンを高抵抗（二使う場合、多結晶Ｖ
リコン長が極端に畏〈なってしきたためである。
るアナログ回路用抵抗として多くは拡散抵抗が用いられ
℃きた。これは、アルミニウム＜ｈｔ＞ゲートのＭＯＳ
（Ｍｅｔａｌ ０ｘｉｄｅ ｆｉｅｍｉｃｏｎｄｕｃ
ｔｏｒ）半導体装置では、必然的（＝拡散抵抗を用いな
ければならない他ζ：、シリコン（Ｓｉ）ゲートのＭＯ
８半導体装置では、多結晶ｖ’）コンをゲートる必要が
あり、多結晶シリコンを高抵抗（二使う場合、多結晶Ｖ
リコン長が極端に畏〈なってしきたためである。
しかしながら、音声合成、ＰＬＬ（Ｐｈａｓｅ Ｌｏｏ
ｋｅｄＬｏｏｐ）などアナログ回路中Ｃ：使用される抵
抗では、電圧−′電流脣性が高リニアの抵抗が要求され
たり、あるいは、メモ９（ルの負荷抵抗用（二数ＭΩの
抵抗が要求されるようになると、拡散抵抗では本質的（
：、ｆ求が満たされなくなる。
ｋｅｄＬｏｏｐ）などアナログ回路中Ｃ：使用される抵
抗では、電圧−′電流脣性が高リニアの抵抗が要求され
たり、あるいは、メモ９（ルの負荷抵抗用（二数ＭΩの
抵抗が要求されるようになると、拡散抵抗では本質的（
：、ｆ求が満たされなくなる。
すなわち、拡散抵抗はＰ−Ｎ接合（二より電気的（二手
導体基板と分離しているため、電圧−電ｆｉｔ、％性が
非リニア、つまり抵抗値が電流依存性をもち、かつ高抵
抗にすればする程、非リニア性が増強するためである・ 従って、％（二Ｖリコングー）ＭＯ８牛導体装置では、
多結晶Ｖリコン層を使った高抵抗多結晶シリコンが用い
られている。これ（＝よると、歯然緻化膜上に多結晶Ｖ
リコン層が形成されるため、拡散抵抗のような抵抗の電
圧依存性は生じない、しかし、この場合、前述のようζ
二、ゲート電極及び配線（二使用される多結晶シリコン
は通常、シート抵抗が低くおさえられるため（＝、高抵
抗多結晶シリコンは別（：形成しなければならす、必ず
工程数の増加１：つながり、製品が為価格となる。
導体基板と分離しているため、電圧−電ｆｉｔ、％性が
非リニア、つまり抵抗値が電流依存性をもち、かつ高抵
抗にすればする程、非リニア性が増強するためである・ 従って、％（二Ｖリコングー）ＭＯ８牛導体装置では、
多結晶Ｖリコン層を使った高抵抗多結晶シリコンが用い
られている。これ（＝よると、歯然緻化膜上に多結晶Ｖ
リコン層が形成されるため、拡散抵抗のような抵抗の電
圧依存性は生じない、しかし、この場合、前述のようζ
二、ゲート電極及び配線（二使用される多結晶シリコン
は通常、シート抵抗が低くおさえられるため（＝、高抵
抗多結晶シリコンは別（：形成しなければならす、必ず
工程数の増加１：つながり、製品が為価格となる。
第１図（ａ）〜（Ｃ）は従来の多結晶シリコンの高抵抗
を有するＮチャンネルＭ０８ト７ンジスタの製造工程を
示すものである。すなわち、第１図（ａ）においてＰ型
Ｖリコｙ基＠Ｈ１上Ｃ：フィールド酸化膜１を形成し、
このフィールド酸化膜Ｊ （１）ソース、ドレイン及び
ゲートの形成予定領域（ニーロ部Ｉを形成する・次（：
、ゲート酸化Ｍ４及び第１の多結晶ｖ９コン層を形成し
、この多結晶ｖ９コン層（二高濃度のＮｆｆ１不純物例
えば、リンを＆−）抵抗が５５Ｍ２０Ω１０となるよう
Ｃ二添加する。次に、Ｐ Ｅ Ｐ （Ｐｈｏｔｏ ｇｎ
ｇｒａｖｉｎｇ ｇｒｏｃｅｓｓ ）（二より多結晶シ
リコン層のパターニングを行いゲート電極５、配線及び
多結晶ｖ９コン抵抗用の電＠＃を形成する・次に、Ｎｆ
ｆ１不純物例えばリンのイオン注入を行い、ソース、ド
レインとなるＮｆｉ領域７を形成する。
を有するＮチャンネルＭ０８ト７ンジスタの製造工程を
示すものである。すなわち、第１図（ａ）においてＰ型
Ｖリコｙ基＠Ｈ１上Ｃ：フィールド酸化膜１を形成し、
このフィールド酸化膜Ｊ （１）ソース、ドレイン及び
ゲートの形成予定領域（ニーロ部Ｉを形成する・次（：
、ゲート酸化Ｍ４及び第１の多結晶ｖ９コン層を形成し
、この多結晶ｖ９コン層（二高濃度のＮｆｆ１不純物例
えば、リンを＆−）抵抗が５５Ｍ２０Ω１０となるよう
Ｃ二添加する。次に、Ｐ Ｅ Ｐ （Ｐｈｏｔｏ ｇｎ
ｇｒａｖｉｎｇ ｇｒｏｃｅｓｓ ）（二より多結晶シ
リコン層のパターニングを行いゲート電極５、配線及び
多結晶ｖ９コン抵抗用の電＠＃を形成する・次に、Ｎｆ
ｆ１不純物例えばリンのイオン注入を行い、ソース、ド
レインとなるＮｆｉ領域７を形成する。
次に、第１図（ｂ） ｒ二示すよう（： ＣＶＤ （Ｃ
ｈａｎｉｃａｌＶａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ
）法によりＣＶＤ８ｉ０．膜８を形成し、ＰＥＰＩ：よ
り電極６（−コンタクトホール９を形成した後、第２の
多結晶Ｖ９コン層を形成する０次に、この多結晶Ｖリコ
ン層が高抵抗（例えばρｓ ＝ ｌ Ｑ ＫＭ ７口）
となるよう（＝低濃度のＮｆｆ１不純物例えばリンを添
加した後、ＰＥＰにより多結晶シリコン層のパターニン
グを行い高抵抗）Ｏを形成する。
ｈａｎｉｃａｌＶａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ
）法によりＣＶＤ８ｉ０．膜８を形成し、ＰＥＰＩ：よ
り電極６（−コンタクトホール９を形成した後、第２の
多結晶Ｖ９コン層を形成する０次に、この多結晶Ｖリコ
ン層が高抵抗（例えばρｓ ＝ ｌ Ｑ ＫＭ ７口）
となるよう（＝低濃度のＮｆｆ１不純物例えばリンを添
加した後、ＰＥＰにより多結晶シリコン層のパターニン
グを行い高抵抗）Ｏを形成する。
次（二、第２ 図（ｃ） Ｅ 示ｔ ヨウｔ：、全ｍ
ｉ： ＣＶＤ８ｉ０゜膜１ノを形成した後、ソース、ド
レインのＮｕ領域１及び抵抗用電極６のコンタクトホー
ル１２を形成する０最後にアルミニウム（Ａ／） を
蒸着してＰＥＰにより配線１１を形成した後、保１！１
＃な形成し、ＰＥＰにより電極を形成する。
ｉ： ＣＶＤ８ｉ０゜膜１ノを形成した後、ソース、ド
レインのＮｕ領域１及び抵抗用電極６のコンタクトホー
ル１２を形成する０最後にアルミニウム（Ａ／） を
蒸着してＰＥＰにより配線１１を形成した後、保１！１
＃な形成し、ＰＥＰにより電極を形成する。
すなわち、この従来方法においては、高抵抗１０の形成
（−よる工程増は、 ＰＥＰ（ｊ）＋その他の工程（Ｊ
）の５工程の追加が必要である。
（−よる工程増は、 ＰＥＰ（ｊ）＋その他の工程（Ｊ
）の５工程の追加が必要である。
この発明は上記実情Ｉｎ＠みてなされたもので、その目
的は、高抵抗多結晶シリコンの製造工程数を低減できる
安価な半導体装置及びその製造方法な提供すること６二
ある。
的は、高抵抗多結晶シリコンの製造工程数を低減できる
安価な半導体装置及びその製造方法な提供すること６二
ある。
以Ｆ図面を参照してこの発明の一実施例をＮチャン率ル
ＭＯ８）クンジスタについて説明する。まず第２１（暑
）においてｓＰＭｔｉ９コン基板１１上Ｃニフィールド
酸化膜２２を形成し、この酸化膜１２のソース、ドレイ
ン及びゲートの形成予定領域（ニーロ部２Ｊを形成する
０次ζ：、ゲート酸化膜２４及び多結晶４１９７７層ｚ
５を形成する。ここまでの工程は１通常の工程と同じで
ある０次ζ：％多結晶ｖ９コン層ＩＪの全面嘔二高抵抗
形成に必要な低濃度のＮｕ不純物、例え迷電ＥＥＶａｃ
ｃ−８０ＫｅＶ、ドース量Ｑ１１−３．５ｘ１０１４ａ
）：１′とすればよい。次（−％多結晶Ｖリコン層２５
上（： ＣＶＤ８ｉ０．１４ ヲ形ａ Ｌ タ＊ 、
ＰＥＰ ４二より、コノｃｖｎｓｉｏ、膜の高抵抗領域
以外の領域に開孔を設は多結晶Ｖ９コン膜１ｊの高抵抗
領域以外の配線及びゲート領域のｖ−ト抵抗ρＳを下げ
るため鴫＝、高淡度のＮｌｉ不純物例えはリンをイオン
注入法によりＮ拡散し％バー２０Ω／口とする。
ＭＯ８）クンジスタについて説明する。まず第２１（暑
）においてｓＰＭｔｉ９コン基板１１上Ｃニフィールド
酸化膜２２を形成し、この酸化膜１２のソース、ドレイ
ン及びゲートの形成予定領域（ニーロ部２Ｊを形成する
０次ζ：、ゲート酸化膜２４及び多結晶４１９７７層ｚ
５を形成する。ここまでの工程は１通常の工程と同じで
ある０次ζ：％多結晶ｖ９コン層ＩＪの全面嘔二高抵抗
形成に必要な低濃度のＮｕ不純物、例え迷電ＥＥＶａｃ
ｃ−８０ＫｅＶ、ドース量Ｑ１１−３．５ｘ１０１４ａ
）：１′とすればよい。次（−％多結晶Ｖリコン層２５
上（： ＣＶＤ８ｉ０．１４ ヲ形ａ Ｌ タ＊ 、
ＰＥＰ ４二より、コノｃｖｎｓｉｏ、膜の高抵抗領域
以外の領域に開孔を設は多結晶Ｖ９コン膜１ｊの高抵抗
領域以外の配線及びゲート領域のｖ−ト抵抗ρＳを下げ
るため鴫＝、高淡度のＮｌｉ不純物例えはリンをイオン
注入法によりＮ拡散し％バー２０Ω／口とする。
＋
Ｎ拡散の後、上記ＣＶＤ８ ｉ ０．膜をエツチング除
去し、次Ｃ二多結晶Ｖリコンのパターニング用のＰＥＰ
を行う、第３図はここまでの平面図を示すものである０
ここで、多結晶シリコン層のパターニングの際、抵抗の
電極取り出し用Ｃ：Ｎ ＋領域を肉９１１１に残した状
態で多結晶シリコン抵抗パターンを形成する。また、高
一度Ｎ拡散をしたとき、サイド拡散が生じるためあらか
じめ図にａで示す幅だけ余裕をとる必要がある。その恢
、不Ｊ＆部分の多結晶シリコン層を除去すれば、絽２図
（ｂ）に示すようＣ＝多結晶ｖ９コンの抵抗２Ｃが一ト
ランジスタのゲート電極２７及び配線用の多結晶シリコ
ン展と共（二形成される。抵抗２１−（二おいて、２Ｃ
ａが高抵抗領域、Ｊｏｂが電極取り出し用の低抵抗領域
である。次に、＃！２図（Ｃ）に示すようＣ二、Ｎｆｆ
１不純物例えばリンの拡散を行いソース、ドレインとな
るＮ＋溢領領域２８形成した後、多結晶Ｖリコン層上に
アルミニウム（Ａｊ）配線との絶縁用のＣＶＤ８ ｔｏ
、膜２９な形成し、多結晶シリコン抵抗２６の低抵抗領
域２６ｂ及びソース、ドレインのＮｐ領域２８にコンタ
クトホール１０，３１を形成する。最優（二・アルミニ
ウム（Ａり を＄ＩＦＬ、配４Ｉ３２を形成した後、
保曖膜を形成し、ＰｇＰｓ二より電極を形成する。なお
、上鮎與施例Ｃ二おい℃は。
去し、次Ｃ二多結晶Ｖリコンのパターニング用のＰＥＰ
を行う、第３図はここまでの平面図を示すものである０
ここで、多結晶シリコン層のパターニングの際、抵抗の
電極取り出し用Ｃ：Ｎ ＋領域を肉９１１１に残した状
態で多結晶シリコン抵抗パターンを形成する。また、高
一度Ｎ拡散をしたとき、サイド拡散が生じるためあらか
じめ図にａで示す幅だけ余裕をとる必要がある。その恢
、不Ｊ＆部分の多結晶シリコン層を除去すれば、絽２図
（ｂ）に示すようＣ＝多結晶ｖ９コンの抵抗２Ｃが一ト
ランジスタのゲート電極２７及び配線用の多結晶シリコ
ン展と共（二形成される。抵抗２１−（二おいて、２Ｃ
ａが高抵抗領域、Ｊｏｂが電極取り出し用の低抵抗領域
である。次に、＃！２図（Ｃ）に示すようＣ二、Ｎｆｆ
１不純物例えばリンの拡散を行いソース、ドレインとな
るＮ＋溢領領域２８形成した後、多結晶Ｖリコン層上に
アルミニウム（Ａｊ）配線との絶縁用のＣＶＤ８ ｔｏ
、膜２９な形成し、多結晶シリコン抵抗２６の低抵抗領
域２６ｂ及びソース、ドレインのＮｐ領域２８にコンタ
クトホール１０，３１を形成する。最優（二・アルミニ
ウム（Ａり を＄ＩＦＬ、配４Ｉ３２を形成した後、
保曖膜を形成し、ＰｇＰｓ二より電極を形成する。なお
、上鮎與施例Ｃ二おい℃は。
多結晶シリコン抵抗２＃のＶ−）抵抗としてｐａｍ５に
Ω１０の場合（二つい工説明したが、この値を変える場
合ｉ：は高抵抗用のイオン注入のドーズ量を適尚Ｃ二選
択すれば実現できる。
Ω１０の場合（二つい工説明したが、この値を変える場
合ｉ：は高抵抗用のイオン注入のドーズ量を適尚Ｃ二選
択すれば実現できる。
従来方法では、ゲート電極及び配線用の多結晶ｖ９フン
層の他に高抵抗用の多結晶シリコン層の２層構造であっ
たため、為抵抗形成による工程増は前述のよう媚＝５工
程の追加が必襞であった。これＣ＝対し、このＩｉＩ明
礪二おいては、単一の多結晶Ｖ９コン層でゲート電極及
び配線と共に、低抵抗領域及び高紙に領域を有する抵抗
を形成できるためＰ Ｂ Ｐ （１）＋その他の工程（
２）の合計３工程の追加でよく、工程が大＠Ｃ＝減少す
る。
層の他に高抵抗用の多結晶シリコン層の２層構造であっ
たため、為抵抗形成による工程増は前述のよう媚＝５工
程の追加が必襞であった。これＣ＝対し、このＩｉＩ明
礪二おいては、単一の多結晶Ｖ９コン層でゲート電極及
び配線と共に、低抵抗領域及び高紙に領域を有する抵抗
を形成できるためＰ Ｂ Ｐ （１）＋その他の工程（
２）の合計３工程の追加でよく、工程が大＠Ｃ＝減少す
る。
尚、上記実施例１：おいては、Ｎチャンネル間０８トラ
ンジスタの製造工１ｉｌ（：つい℃説明したが、これに
限定するものではなく、ＰチャンネルＭＯ８）ランジス
タあるいは第４図に示すよう（二〇−ＭＯ８構造のトラ
ンジスタ（二つい℃も適用中きることは勿論である。
ンジスタの製造工１ｉｌ（：つい℃説明したが、これに
限定するものではなく、ＰチャンネルＭＯ８）ランジス
タあるいは第４図に示すよう（二〇−ＭＯ８構造のトラ
ンジスタ（二つい℃も適用中きることは勿論である。
以上のよう６二１この発明によれば、多結晶シリコンの
単一層内に抵抗値の異なる高抵抗領域及び低抵抗領域を
含む抵抗を形成するようにしたので、ｇ造工程を大幅ζ
：低減でき、安価な半導体装置を提供できる優
単一層内に抵抗値の異なる高抵抗領域及び低抵抗領域を
含む抵抗を形成するようにしたので、ｇ造工程を大幅ζ
：低減でき、安価な半導体装置を提供できる優
第１図（ａ）〜（Ｃ）は従来の半導体装置の製造工程を
示す断面図、第２図（１）〜（Ｃ）はこの発明の一実施
例に係る半導体装置の製造工程を示す断面図、第３図は
上記装置における多結晶Ｖ９コン抵抗のパターン平面図
％＄１４１１はこの発明の他の実施例を示す断面図であ
る◎ ｘｚ−Ｐｆｌｌｖ’ＪｒＶ基板、１１−・−フィーｓｔ
ｆ’酸化膜、１１・・・開口部１２４・・・ゲート酸化
膜、２５・・・多結晶ｖ９コン層、２６・・・多結晶シ
リコン抵抗、２６ｍ・・・高抵抗領域、ｊ＃ｂ０１．低
抵抗領域、２ｒ・・・ゲート電極・ 出願人代場人９Ｐ垣士 鈴 江 武 彦第１図 第２図 １１４！ｌ！ｌＩ
示す断面図、第２図（１）〜（Ｃ）はこの発明の一実施
例に係る半導体装置の製造工程を示す断面図、第３図は
上記装置における多結晶Ｖ９コン抵抗のパターン平面図
％＄１４１１はこの発明の他の実施例を示す断面図であ
る◎ ｘｚ−Ｐｆｌｌｖ’ＪｒＶ基板、１１−・−フィーｓｔ
ｆ’酸化膜、１１・・・開口部１２４・・・ゲート酸化
膜、２５・・・多結晶ｖ９コン層、２６・・・多結晶シ
リコン抵抗、２６ｍ・・・高抵抗領域、ｊ＃ｂ０１．低
抵抗領域、２ｒ・・・ゲート電極・ 出願人代場人９Ｐ垣士 鈴 江 武 彦第１図 第２図 １１４！ｌ！ｌＩ
Claims (2)
- （１）多結晶ｖ９コンの単一層内（二抵抗値の異なる高
抵抗領域及び低抵抗領域を含む抵抗を具備したことをｑ
！ｆＩｌｋとする半導体装置。 - （２）−導電型半導体基板上に素子形成予定領域（ニー
ロ部を有するフィールド酸化膜を形成し、前記開口部に
ゲート酸化膜を形成した後、前記基板上（二条結晶シリ
コシ層を形成する工程と、前記多結晶ｉｙ９コン層（＝
高抵抗用の低濃度不純物を添加した後、高抵抗領域以外
の領域Ｃ二低抵抗用の高濃度不純物を添加する工程と、
前記多結晶Ｖ’）コン層をバターニングして、配線及び
ゲート電極と共（二、高抵抗領域及び低抵抗領域を有す
る抵抗を形成する工程となＪＬ＊したことを％做とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129028A JPS5830151A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129028A JPS5830151A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830151A true JPS5830151A (ja) | 1983-02-22 |
Family
ID=14999340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56129028A Pending JPS5830151A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830151A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298670A (ja) * | 1985-10-24 | 1987-05-08 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| EP0316104A2 (en) * | 1987-11-03 | 1989-05-17 | Stc Plc | Integrated circuits comprising resistors and bipolar transistors |
| US6118170A (en) * | 1998-01-13 | 2000-09-12 | Nec Corporation | Resistance element having flexing portion and its manufacturing method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117580A (en) * | 1976-03-30 | 1977-10-03 | Fujitsu Ltd | Manufacture for mis type integrating circuit |
-
1981
- 1981-08-18 JP JP56129028A patent/JPS5830151A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS52117580A (en) * | 1976-03-30 | 1977-10-03 | Fujitsu Ltd | Manufacture for mis type integrating circuit |
Cited By (3)
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