TWI425619B - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本發明，係有關於具備有電晶體電路與洩流器電阻電路之半導體裝置，及其製造方法。詳細而言，係為對洩流器電阻之電阻值變動作抑制者。
在電源系IC中，一般而言，作為洩流器電阻，係使用有多晶矽，而其電阻值之偏差，對於IC全體之特性係為關鍵。
在洩流器電阻電路之上層部分，雖係被配置有金屬膜，但是其係並非作為配線而被使用，而是專門為了使洩流器電阻之電阻值安定，而以使其電位成為與洩流器電阻相等的方式而被連接，被用以使近旁之電場安定(專利文獻1)。進而，洩流器電阻下層之導電體的電位，亦係同樣的以成為與洩流器電阻相等的方式而被連接。
〔專利文獻1〕日本特開平9－321229號公報
〔專利文獻2〕日本特開2006－222410號公報
在具備有電晶體電路與洩流器電阻電路之半導體裝置中，被配置在洩流器電阻之上層的金屬膜，一般由於係將使用於金屬配線之膜直接作使用，因此，其膜構造，係為
反射防止膜/配線膜/阻障金屬膜(專利文獻2)。
作為最上層之反射防止膜，雖係使用a－Si、TiN、TiW等，但是，亦有因應於必要性而被省略的情形。作為位在其下層之配線膜，係使用包含有數%之Si或Cu的鋁。作為位於再更下層之阻障金屬膜，係使用TiN/Ti層積膜或是TiW。
於此，由於阻障金屬膜係為阻障性高且同時其應力亦為高的膜，因此，在其下層之身為洩流器電阻的多晶矽膜處，亦會有因應力所致的電阻值之變動。故而，若是在洩流器電阻之上層配置阻障金屬膜，則會有使洩流器電阻之分壓比成為不正確之虞。
本發明，係為了解決上述課題，而將在洩流器電阻處之阻障金屬膜全部除去，或者是僅使電阻接合部之阻障金屬殘留，而將接合部以外之其他的洩流器電阻區域上層之阻障金屬膜除去者。
另一方面，對於作為電晶體電路之配線而使用的金屬膜，從配線之信賴性的觀點來看，係並不對由反射防止膜/配線膜/阻障金屬膜所成的既存構造作改變。
為了解決上述課題，本發明之申請專利範圍第1項的半導體裝置，係為具備有在電晶體構造之上隔著層間絕緣膜層積金屬膜所成之電晶體電路，和在藉由多晶矽膜所成之洩流器電阻(bleeder resistor)之上隔著層間絕緣膜層
積金屬膜所成之洩流器電阻電路的半導體裝置，其特徵為：在前述電晶體電路處所層積之前述金屬膜，係由阻障金屬膜以及配線膜所成，另一方面，被層積在前述洩流器電阻電路處之前述金屬膜，係由配線膜所成。
為了解決上述課題，本發明之申請專利範圍第2項的半導體裝置，係為具備有在電晶體構造之上隔著層間絕緣膜層積金屬膜所成之電晶體電路，和在藉由多晶矽膜所成之洩流器電阻(bleeder resistor)之上隔著層間絕緣膜層積金屬膜所成之洩流器電阻電路的半導體裝置，其特徵為：在前述電晶體電路處所層積之前述金屬膜，係由阻障金屬膜以及配線膜所成，另一方面，被層積在前述洩流器電阻電路處之前述金屬膜，係除了將與前述洩流器電阻作接合之部分設為阻障金屬膜以外，係由配線膜所成。
為了解決上述課題，本發明之申請專利範圍第3項的半導體裝置，係在申請專利範圍第1項又或是第2項所記載之半導體裝置中，具備有以下特徵：前述金屬膜係因應於必要性而包含有反射防止膜。
為了解決上述課題，本發明之申請專利範圍第4項的半導體裝置之製造方法，係為製造如申請專利範圍第1項所記載之半導體裝置的半導體製造方法，其特徵為：在前述電晶體構造及前述洩流器電阻之上，隔著前述層間絕緣膜來作為前述金屬膜而形成阻障金屬層以及配線膜，之後，使前述電晶體構造處之前述阻障金屬膜殘留，並將該洩流器電阻電路處之前述阻障金屬膜除去。
為了解決上述課題，本發明之申請專利範圍第5項的半導體裝置之製造方法，係為製造如申請專利範圍第2項所記載之半導體裝置的半導體製造方法，其特徵為：在前述電晶體構造及前述洩流器電阻之上，隔著前述層間絕緣膜來作為前述金屬膜而形成阻障金屬層以及配線膜，之後，使前述電晶體構造處之前述阻障金屬膜殘留，而在該洩流器電阻電路處之前述阻障金屬膜，係將除了與前述洩流器電阻接合之部分以外除去。
為了解決上述課題，本發明之申請專利範圍第6項的半導體裝置，係在申請專利範圍第4項又或是第5項所記載之半導體裝置之製造方法中，具備有以下特徵：前述金屬膜係因應於必要性而包含有反射防止膜。
在本發明中，由於在洩流器電阻之上層係並未被層積有阻障金屬膜，或者是，就算有被層積，也只限於一部份，因此，對身為多晶矽膜之洩流器電阻所造成的應力係變少，而能夠抑制洩流器電阻之電阻值變動。又，針對作為電晶體電路之配線而被使用的金屬膜，由於係存在有阻障金屬膜，因此不會有損及配線之信賴性的情況。
以下作為實施例所說明的形態，係為用以實施本發明之最佳形態。
針對本發明之第1實施形態的半導體裝置，參考圖1來作說明。圖1，係為本實施例之半導體裝置的剖面圖，圖中右半部份係為電晶體電路，圖中左半部份係展示洩流器電路。
本實施例，係如圖1所示一般，在洩流器電阻電路中，在洩流器電阻102之上層配置層間絕緣膜107，並在其之上層，作為金屬膜，而配置反射防止膜(圖示省略)、配線膜103者。
亦即是，在矽基板100上，隔著場氧化膜105，而藉由第1層之多晶矽膜來形成遮蔽用電極101a，並更進而在其之上，形成絕緣膜(氧化膜)106。又，在遮蔽用電極101a上，係隔著絕緣膜106，而被形成有第2層之多晶矽膜，以作為構成洩流器電阻電路之洩流器電阻102。絕緣膜106，係為用以將第1層多晶矽膜與第2層多晶矽膜相絕緣者。場氧化膜105，係為將電晶體形成區域與洩流器電阻區域作區隔者。
進而，在遮蔽用電極101a與洩流器電阻102之上，係被層積有層間絕緣膜107，而於其上，係作為金屬膜，而被配置有配線膜103。
層間絕緣膜107，係為用以將多晶矽膜與配線層103作絕緣者，而為藉由CVD所形成之氧化膜等。配線層103，係與遮蔽用電極101a與洩流器電阻102作一部份的接
合。在配線膜103之上，係被配置有反射防止膜(省略圖示)。
如此這般，在洩流器電阻102之上層，由於係僅被層積有層間絕緣膜107，而並未被配置有身為應力較高之膜的阻障金屬膜，因此，在身為多晶矽膜之洩流器電阻102處，受到應力之影響係為少，而能夠抑制洩流器電阻102之電阻值的變動。
另一方面，如圖1所示一般，在電晶體電路中，係在電晶體構造之上層配置層間絕緣膜107，並在其之上層，作為金屬膜，而配置反射防止膜(圖示省略)、配線膜103、阻障金屬膜104者。
亦即是，在矽基板100上，隔著場氧化膜105，而藉由第1層之多晶矽膜來形成閘極電極101b，並更進而在其之上，形成絕緣膜(氧化膜)106。在閘極電極101b之兩側處的矽基板100之上，係與閘極電極101b共同地，而被構成有構成電晶體電路之汲極(源極)區域D、源極(汲極)區域S。
場氧化膜105，係為將電晶體形成區域與洩流器電阻區域作區隔者，在閘極電極101b之下部，係成為閘極氧化膜。
進而，在汲極區域D以及源極區域S之上，係被層積有層間絕緣膜107，而於其上，係作為金屬膜，而被配置有阻障金屬膜104以及配線膜103。層間絕緣膜107，係為用以將多晶矽膜與配線層103作絕緣者，而為藉由CVD
所形成之氧化膜等。配線層103，係經由阻障金屬膜104，而接合於汲極區域D以及源極區域S。
在配線膜103之上，係被配置有反射防止膜(省略圖示)。層間絕緣膜107，係為用以將多晶矽膜與配線層作絕緣者，而為藉由CVD所形成之氧化膜等。
亦即是，在本發明中，對於作為電晶體電路之配線而使用的金屬膜，從配線之信賴性的觀點來看，係並不對由反射防止膜/配線膜103/阻障金屬膜104所成的既存構造作改變。
另外，在電晶體電路、洩流器電阻電路之雙方處，成為金屬膜之最上層的反射防止膜，係可因應於必要性而作省略。又，作為電晶體電路，係可設為使用洩流器電阻之電源系IC(例如，電壓檢測器(voltage detector)等)。
如同此處所說明一般，若藉由本實施例，則在洩流器電阻電路處，由於在被配置於洩流器電阻102之上層部分的金屬膜中，係並不存在有阻障金屬膜，因此，在其下層之洩流器電阻102處，受到應力之影響係為少，而抑制洩流器電阻102之電阻值變動。藉由此，能夠得到精確度良好之洩流器電阻。
另一方面，針對作為電晶體電路之配線而被使用的金屬膜，由於係存在有阻障金屬膜104，因此不會有損及配線之信賴性的情況。
針對本發明之第2實施形態的半導體裝置，參考圖2來作說明。圖2，係為本實施例之半導體裝置的剖面圖，圖中右半部份係為電晶體電路，圖中左半部份係展示洩流器電路。
本實施例，在洩流器電阻電路中，係於洩流器電阻102之上層，配置層間絕緣膜107，並於其上層，作為金屬膜，而配置反射防止膜(省略圖示)/配線膜103，且僅在洩流器電阻102與配線膜103之接合部，使阻障金屬膜104殘留，在其他之洩流器電阻區域處，則係將阻障金屬膜除去者。
另一方面，在電晶體電路中，係在電晶體構造之上層配置層間絕緣膜107，並在其之上層，作為金屬膜，而配置反射防止膜(圖示省略)/配線膜103/阻障金屬膜104者。
故而，在本實施例中，洩流器電阻102，由於係經由阻障金屬膜104而與配線膜103接合，因此並無法避免從阻障金屬膜104而受到應力之影響，但是，由於阻障金屬膜104係僅限於與配線膜103相接合之部分，而在其他之區域中係被除去，因此從阻障金屬膜104而對洩流器電阻102所造成之應力影響係被抑制在最小限度，洩流器電阻102之電阻值變動係被抑制。藉由此，能夠得到精確度良好之洩流器電阻。進而，亦有能夠藉由阻障金屬膜104而確保配線之信賴性的優點。
另外，針對其他之構成，係於前述之實施例1為相同
，在相同場所，係附加同樣的符號，並省略重複之說明。
針對本發明之第3實施形態的半導體裝置之製造方法，參考圖3~圖11來作說明。圖3~圖11，係為展示本實施例之半導體裝置的製造工程之剖面圖，圖中右半部份係為電晶體電路，圖中左半部份係展示洩流器電路。
首先，如圖3所示一般，在矽基板100上，隔著場氧化膜105，而藉由第1層之多晶矽膜，來在洩流器電阻區域形成遮蔽用電極101a，在電晶體電路區域形成閘極電極101b，並更進而在其之上，形成絕緣膜(氧化膜)106。
在閘極電極101b之兩側處的矽基板100之上，係與閘極電極101b共同地，而被構成有構成電晶體電路之汲極(源極)區域D、源極(汲極)區域S，又，在遮蔽用電極101a上，係隔著絕緣膜106，而藉由第2層之多晶矽膜，來形成構成洩流器電阻電路之洩流器電阻102。
絕緣膜106，係為用以將第1層多晶矽膜與第2層多晶矽膜相絕緣者。進而，在遮蔽用電極101a、洩流器電阻102、汲極(源極)區域D以及源極(汲極)區域S上，係以分別被形成有用以取得電性連接之接觸孔C的方式，而被層積有層間絕緣膜107。層間絕緣膜107，係為用以將多晶矽膜與配線層作絕緣者，而為藉由CVD所形成之氧化膜等。
首先，如圖4所示一般，包含著接觸孔C，在層積絕
緣膜107上，層積阻障金屬膜104，並如圖5所示一般，在阻障金屬膜104上，層積光阻層108。在圖5中，由於係為已完成塗布與曝光與顯像的狀態，因此，在光阻層108上，除了接觸孔C，在洩流器電阻區域處係被形成有開口部。
接下來，如圖6所示一般，將光阻層108作為遮罩，而藉由蝕刻來將在開口部之阻障金屬膜104作部分除去。故而，在光阻層108之開口部處，層間絕緣膜107係露出。另外，阻障金屬膜104，在電晶體電路區域處係並未被除去，而為殘留，在洩流器電阻電路區域處，於包含接觸孔C之周邊部亦並未被除去，而為殘留。
接下來，如圖7所示一般，將光阻層108藉由電漿處理等而剝離，而使在電晶體電路區域處之阻障金屬膜104、和在洩流器電阻電路處之包含接觸孔C的周邊部之阻障金屬膜104分別露出。
而後，如圖8所示一般，在藉由將阻障金屬膜104之一部份除去而露出的層間絕緣膜107、以及未被除去的阻障金屬膜104之上，藉由濺鍍等而堆積Al、Al－Cu等之配線層103，並如圖9所示一般，將用以形成配線之光阻層109作塗布、曝光、顯像而圖案化。
進而，如圖10所示一般，將光阻層109作為遮罩，而對配線層103作蝕刻以形成配線，並如圖11所示一般，將光阻層109藉由電漿處理等而剝離。
另外，於其後，雖省略圖示，但是，係為了作表面保
護，而形成鈍化膜(以氧化膜為主體之絕緣膜)。
若藉由如上述一般之本實施例的半導體裝置之製造方法，則由於係在電晶體區域以及前述洩流器電阻上，隔著層間絕緣膜107而作為金屬膜來形成阻障金屬膜104以及配線膜103，而後，一方面使在電晶體區域處之阻障金屬膜104殘留，另一方面，在洩流器電阻電路處之阻障金屬膜104，係將與洩流器電阻102接合之部分以外的部分除去，因此，成為能夠將從應力為高之膜的阻障金屬膜104而對身為多晶矽膜的洩流器電阻102所造成之應力所致的電阻值變動抑制在最小限度。
另外FF0C在上述實施例中，雖係將與洩流器電阻102接合之部分的阻障金屬膜104殘留下來，但是，若是沒有配線的信賴性之問題，則亦可將在洩流器電阻區域之阻障金屬膜全部除去。
本發明，係為具備有電晶體電路與洩流器電阻電路之半導體裝置、以及其製造方法，而為可作為對洩流器電阻之因應力所致的電阻值變動作抑制者而廣泛在產業上作利用者。
100‧‧‧矽基板
100a‧‧‧遮蔽用電極
100b‧‧‧閘極電極
102‧‧‧洩流器電阻
103‧‧‧配線膜
104‧‧‧金屬阻障膜
105‧‧‧場氧化膜
106‧‧‧絕緣膜(氧化膜)
107‧‧‧層間絕緣膜
108‧‧‧光阻劑
109‧‧‧光阻劑
C‧‧‧接觸孔
D‧‧‧汲極(源極)
S‧‧‧源極(汲極)
〔圖1〕本發明之第1實施形態的半導體裝置之剖面圖。
〔圖2〕本發明之第2實施形態的半導體裝置之剖面圖。
〔圖3〕針對本發明之第3實施形態的半導體裝置之製造方法，而展示其剖面之工程圖。
〔圖4〕針對本發明之第3實施形態的半導體裝置之製造方法，而展示其剖面之工程圖。
〔圖5〕針對本發明之第3實施形態的半導體裝置之製造方法，而展示其剖面之工程圖。
〔圖6〕針對本發明之第3實施形態的半導體裝置之製造方法，而展示其剖面之工程圖。
〔圖7〕針對本發明之第3實施形態的半導體裝置之製造方法，而展示其剖面之工程圖。
〔圖8〕針對本發明之第3實施形態的半導體裝置之製造方法，而展示其剖面之工程圖。
〔圖9〕針對本發明之第3實施形態的半導體裝置之製造方法，而展示其剖面之工程圖。
〔圖10〕針對本發明之第3實施形態的半導體裝置之製造方法，而展示其剖面之工程圖。
〔圖11〕針對本發明之第3實施形態的半導體裝置之製造方法，而展示其剖面之工程圖。
100‧‧‧矽基板
100a‧‧‧遮蔽用電極
100b‧‧‧閘極電極
102‧‧‧洩流器電阻
103‧‧‧配線膜
104‧‧‧阻障金屬膜
105‧‧‧場氧化膜
106‧‧‧絕緣膜(氧化膜)
107‧‧‧層間絕緣膜
Claims (8)
- 一種半導體裝置，係為具備有在電晶體構造之上隔著層間絕緣膜層積金屬膜所成之電晶體電路，和在藉由多晶矽膜所成之洩流器電阻(bleeder resistor)之上隔著層間絕緣膜層積金屬膜所成之洩流器電阻電路的半導體裝置，其特徵為：在前述電晶體電路處所層積之前述金屬膜，係全部由具備有阻障金屬膜之配線膜所成，另一方面，被層積在前述洩流器電阻電路處之前述金屬膜，係全部由不具備阻障金屬膜之配線膜所成。
- 如申請專利範圍第1項所記載之半導體裝置，其中，前述金屬膜，係包含有反射防止膜。
- 一種半導體裝置，係為具備有在電晶體構造之上隔著層間絕緣膜層積金屬膜所成之電晶體電路，和在藉由多晶矽膜所成之洩流器電阻(bleeder resistor)之上隔著層間絕緣膜層積金屬膜所成之洩流器電阻電路的半導體裝置，其特徵為：在前述電晶體電路處所層積之前述金屬膜，係由阻障金屬膜以及配線膜所成，另一方面，被層積在前述洩流器電阻電路處之前述金屬膜，係除了將與前述洩流器電阻作接合之部分設為阻障金屬膜以外，係由同一之配線膜所成。
- 如申請專利範圍第3項所記載之半導體裝置，其中，前述金屬膜，係包含有反射防止膜。
- 一種半導體裝置之製造方法，係為製造如申請專利範圍第1項所記載之半導體裝置的半導體製造方法，其特徵為：在前述電晶體構造及前述洩流器電阻之上，隔著前述層間絕緣膜而形成阻障金屬層以及配線膜來作為前述金屬膜，之後，使前述電晶體構造處之前述阻障金屬層殘留，並將該洩流器電阻電路處之前述阻障金屬層除去。
- 如申請專利範圍第5項所記載之半導體裝置之製造方法，其中，前述金屬膜，係包含有反射防止膜。
- 一種半導體裝置之製造方法，係為製造如申請專利範圍第3項所記載之半導體裝置的半導體製造方法，其特徵為：在前述電晶體構造及前述洩流器電阻之上，隔著前述層間絕緣膜而形成阻障金屬層以及配線膜來作為前述金屬膜，之後，使前述電晶體構造處之前述阻障金屬層殘留，並對該洩流器電阻電路處之前述阻障金屬層，將除了與前述洩流器電阻接合之部分以外除去。
- 如申請專利範圍第7項所記載之半導體裝置之製造方法，其中，前述金屬膜，係包含有反射防止膜。
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