JP2010129947A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】パッド電極の直下でのクラックの発生を抑制できるようにした半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板1と、シリコン基板1上に形成されたLOCOS膜3と、LOCOS膜3上に形成されたポリシリコン膜5と、LOCOS膜3上に形成されたILD膜7と、ILD膜7に形成され、ポリシリコン膜5を底面とする第1の開口部と、第1の開口部内に形成され、ポリシリコン膜5と接するパッド電極9と、を有する。ポリシリコン膜5は、ILD膜7よりも強度があり、衝撃に対する耐性が高いため、プローブ検査の際にクラックの発生を抑制することができる。
【選択図】図1
【解決手段】シリコン基板1と、シリコン基板1上に形成されたLOCOS膜3と、LOCOS膜3上に形成されたポリシリコン膜5と、LOCOS膜3上に形成されたILD膜7と、ILD膜7に形成され、ポリシリコン膜5を底面とする第1の開口部と、第1の開口部内に形成され、ポリシリコン膜5と接するパッド電極9と、を有する。ポリシリコン膜5は、ILD膜7よりも強度があり、衝撃に対する耐性が高いため、プローブ検査の際にクラックの発生を抑制することができる。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関する。
図4は従来例に係る半導体装置300の構成例を示す断面図である。図4に示すように、この半導体装置300は、シリコン基板81と、シリコン基板81上に形成されたLOCOS膜82と、LOCOS膜82上に形成されたILD膜83と、ILD膜83上に形成された配線パターン84と、ILD膜83上に形成されて配線パターン84を覆うIMD膜85と、IMD膜85上に形成されたパッド電極(即ち、ボンディングパッド)86と、IMD膜85上に形成されて、パッド電極86を部分的に覆うパシベーション膜87と、を有する。ILD膜83、IMD膜85は層間絶縁膜であり、シリコン酸化膜(SiO2)により構成されている。
この半導体装置300では、配線パターン84やパッド電極86がアルミニウム(Al)又はAl合金などの導電膜からなる。また、パッド電極86の周縁部はパシベーション膜87で覆われ、パッド電極86の中心部はパシベーション膜87から露出している。半導体装置300の検査工程(以下、プローブ検査ともいう。)では、このパッド電極86のパシベーション膜87から露出した部分にプローブピンを接触させて、その電気的特性を測定する。また、このような検査により良品と判定された半導体装置300は、プローブ検査の後に続く組立工程で、そのパッド電極86上にボンディングワイヤー等が接続される。
なお、下記の特許文献1には、電極パッドに対してテストプローブを当接させる領域を定義し、電極パッドのプローブ痕が生じる領域を避けて外部電極をボンディングすることが記載されている。
特開2005−286266号公報
なお、下記の特許文献1には、電極パッドに対してテストプローブを当接させる領域を定義し、電極パッドのプローブ痕が生じる領域を避けて外部電極をボンディングすることが記載されている。
ところで、図4に示した半導体装置300では、パッド電極86の直下全体にIMD膜85が形成されている。このIMD膜85は、例えばAl膜などの低融点の膜を形成した後で形成される膜であり、一般にAl膜の溶融を防ぐため、その形成時の温度(即ち、成膜温度)はILD膜83の成膜温度よりも低い温度に設定されている。このため、IMD膜85はILD膜83と比べて強度が低く、例えば図5に示すように、パッド電極86上にプローブピン91を強く接触させた場合は、パッド電極86下のIMD膜85に衝撃が伝わってクラックが生じる可能性があった。
特に、プローブ検査を複数回行う場合、例えば、多温度(低温、室温、高温など)で複数回測定を行う場合や、コンタクト性低下による再測定を行う場合は、パッド電極86にプローブピン91を複数回接触させることになり、その都度、プローブピン91からIMD膜85に衝撃が伝わるため、クラックが生じ易いという課題があった。
そこで、本発明のいくつかの態様は、このような課題に着目してなされたものであって、パッド電極の直下でのクラックの発生を抑制できるようにした半導体装置及びその製造方法の提供を目的とする。
そこで、本発明のいくつかの態様は、このような課題に着目してなされたものであって、パッド電極の直下でのクラックの発生を抑制できるようにした半導体装置及びその製造方法の提供を目的とする。
上記目的を達成するために、本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された下地膜と、前記第1の絶縁膜上に形成された第2の絶縁膜と、前記第2の絶縁膜に形成され、前記下地膜を底面とする第1の開口部と、前記第1の開口部内に形成され、前記下地膜と接する第1のパッド電極と、を有し、前記下地膜は、前記第2の絶縁膜よりも衝撃に対する耐性が高い膜からなることを特徴とするものである。
また、上記の半導体装置において、前記第2の絶縁膜上に形成された第3の絶縁膜と、前記第3の絶縁膜に形成され、前記第1のパッド電極を底面とする第2の開口部と、前記第2の開口部内に形成され、前記第1のパッド電極と接する第2のパッド電極と、をさらに有し、前記下地膜は、前記第3の絶縁膜よりも衝撃に対する耐性が高いことを特徴としても良い。
また、上記の半導体装置において、前記第2の絶縁膜上に形成された第3の絶縁膜と、前記第3の絶縁膜に形成され、前記第1のパッド電極を底面とする第2の開口部と、前記第2の開口部内に形成され、前記第1のパッド電極と接する第2のパッド電極と、をさらに有し、前記下地膜は、前記第3の絶縁膜よりも衝撃に対する耐性が高いことを特徴としても良い。
また、上記の半導体装置において、前記下地膜は、ポリシリコン膜又はアモルファスシリコン膜であり、前記第2の絶縁膜は、シリコン酸化膜であることを特徴としても良い。
また上記の半導体装置において、前記第3の絶縁膜は、シリコン酸化膜であることを特徴としても良い。
本発明の別の形態に係る半導体装置の製造方法は、半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に下地膜を形成する工程、前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜に、前記下地膜を底面とする第1の開口部を形成する工程と、前記第1の開口部内に、前記下地膜と接する第1のパッド電極を形成する工程と、を含み、前記下地膜は、前記第2の絶縁膜よりも衝撃に対する耐性が高い膜からなることを特徴とするものである。
また上記の半導体装置において、前記第3の絶縁膜は、シリコン酸化膜であることを特徴としても良い。
本発明の別の形態に係る半導体装置の製造方法は、半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に下地膜を形成する工程、前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜に、前記下地膜を底面とする第1の開口部を形成する工程と、前記第1の開口部内に、前記下地膜と接する第1のパッド電極を形成する工程と、を含み、前記下地膜は、前記第2の絶縁膜よりも衝撃に対する耐性が高い膜からなることを特徴とするものである。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
(1)実施形態
図1は、本発明の実施形態に係る半導体装置100の構成例を示す断面図である。
図1に示すように、この半導体装置100は、例えば、バルクのシリコン(Si)基板1と、LOCOS(local oxidation of silicon)膜2と、LOCOS膜3上に形成されたポリシリコン膜5と、LOCOS膜3上に形成されたILD(inter layer dielectric)膜7と、第1のパッド電極9と、第1の配線パターン11と、ILD膜7上に形成されたIMD(inter metal dielectric)膜13と、第2のパッド電極15と、パシベーション膜17と、を有する。この半導体装置100では、パッド電極9、15により、厚膜のパッド電極20を構成している。
(1)実施形態
図1は、本発明の実施形態に係る半導体装置100の構成例を示す断面図である。
図1に示すように、この半導体装置100は、例えば、バルクのシリコン(Si)基板1と、LOCOS(local oxidation of silicon)膜2と、LOCOS膜3上に形成されたポリシリコン膜5と、LOCOS膜3上に形成されたILD(inter layer dielectric)膜7と、第1のパッド電極9と、第1の配線パターン11と、ILD膜7上に形成されたIMD(inter metal dielectric)膜13と、第2のパッド電極15と、パシベーション膜17と、を有する。この半導体装置100では、パッド電極9、15により、厚膜のパッド電極20を構成している。
これらの中で、LOCOS膜3は、いわゆるLOCOS法により形成された絶縁膜であり、例えばSiO2からなる。また、ポリシリコン膜5は、例えばプローブ検査やワイヤーボンディング工程で、パッド電極20を介して伝えられる衝撃を受け止めるための膜である。このポリシリコン膜5は、パターン的に、他のポリシリコン膜(図示せず)から完全に分離している。ポリシリコン膜5の厚さは、例えば1000〜10000Å程度である。
ILD膜7は層間絶縁膜の一つであり、例えばSiO2からなる。このILD膜7にはポリシリコン膜5を底面とする第1の開口部が設けられており、この第1の開口部内にパッド電極9が形成されている。即ち、パッド電極9はポリシリコン膜5の真上に形成されており、第1の開口部内でポリシリコン膜5と接している。
ILD膜7は層間絶縁膜の一つであり、例えばSiO2からなる。このILD膜7にはポリシリコン膜5を底面とする第1の開口部が設けられており、この第1の開口部内にパッド電極9が形成されている。即ち、パッド電極9はポリシリコン膜5の真上に形成されており、第1の開口部内でポリシリコン膜5と接している。
パッド電極9は、例えば、アルミニウム(Al)又はAl合金などの導電膜からなる。Al合金としては、銅(Cu)との合金であるAl−Cu、又は、CuとSiとの合金であるAl−Si−Cuなどが挙げられる。また、パッド電極9はその下側に図示しないバリアメタルを有していても良い。バリアメタルとしては、例えば、窒化チタン(TiN)/チタン(Ti)などの積層構造が挙げられる。TiNが上層で、Tiが下層である。パッド電極9の厚さは、例えば1000〜20000Å程度である。
第1の配線パターン11は、ILD膜7上に形成されている。この配線パターン11は、パッド電極9と同一の材料で、同一のレイヤーに形成されている。即ち、配線パターン11は、パッド電極9と同様、Al又はAl合金などの導電膜からなり、その下側にTiN/Tiなどのバリアメタルを有していても良い。
第1の配線パターン11は、ILD膜7上に形成されている。この配線パターン11は、パッド電極9と同一の材料で、同一のレイヤーに形成されている。即ち、配線パターン11は、パッド電極9と同様、Al又はAl合金などの導電膜からなり、その下側にTiN/Tiなどのバリアメタルを有していても良い。
IMD膜13は層間絶縁膜の一つであり、例えばSiO2からなる。このIMD膜13にはパッド電極9を底面とする第2の開口部が設けられており、この第2の開口部内にパッド電極15が形成されている。即ち、パッド電極15はパッド電極9の真上に形成されており、第2の開口部内でパッド電極9と接している。パッド電極15は、例えば、Al又はAl合金などの導電膜からなる。Al合金としては、Al−Cu、又は、Al−Si−Cuなどが挙げられる。パッド電極15の厚さは、例えば1000〜20000Å程度である。
また、IMD膜13上には、図示しない第2の配線パターンが形成されている。この第2の配線パターンは、パッド電極15と同一の材料で、同一のレイヤーに形成されている。この第2の配線パターンにより、パッド電極20は例えば配線パターン11と電気的に接続され、又は、図示しないが、シリコン基板に形成されているMOSトランジスタのソース若しくはドレイン、或いはゲート電極等と電気的に接続されている。
また、IMD膜13上には、図示しない第2の配線パターンが形成されている。この第2の配線パターンは、パッド電極15と同一の材料で、同一のレイヤーに形成されている。この第2の配線パターンにより、パッド電極20は例えば配線パターン11と電気的に接続され、又は、図示しないが、シリコン基板に形成されているMOSトランジスタのソース若しくはドレイン、或いはゲート電極等と電気的に接続されている。
パシベーション膜17は、例えばSiO2又はシリコン窒化膜(Si3N4)、或いは、ポリイミド等からなる。このパシベーション膜17にはパッド電極15を底面とする第3の開口部が設けられている。プローブ検査では、このパッド電極15のパシベーション膜17から露出した部分にプローブピンを接触させて、半導体装置100の電気的特性を測定する。また、このような検査により良品と判定された半導体装置100は、プローブ検査の後に続く組立工程で、そのパッド電極15上にボンディングワイヤー等が接続される。
ところで、図1に示した半導体装置100では、パッド電極20の直下に、ILD膜7やIMD膜13よりも強度があり、耐衝撃性に優れたポリシリコン膜5が形成されている。このため、プローブ検査の際に、プローブピンからパッド電極20を介して衝撃が伝わってきても、ポリシリコン膜5はその衝撃に耐え、ポリシリコン膜5でのクラックの発生を抑制することができる。次に、図1に示した半導体装置100の製造方法について説明する。
ところで、図1に示した半導体装置100では、パッド電極20の直下に、ILD膜7やIMD膜13よりも強度があり、耐衝撃性に優れたポリシリコン膜5が形成されている。このため、プローブ検査の際に、プローブピンからパッド電極20を介して衝撃が伝わってきても、ポリシリコン膜5はその衝撃に耐え、ポリシリコン膜5でのクラックの発生を抑制することができる。次に、図1に示した半導体装置100の製造方法について説明する。
図2(a)〜(d)は、本発明の実施形態に係る半導体装置100の製造方法を示す工程図である。図2(a)に示すように、まず始めに、シリコン基板1にLOCOS膜3を形成する。次に、LOCOS膜3上にポリシリコン膜5を形成する。ここでは、例えば、CVD法により、LOCOS膜3が形成されたシリコン基板1上の全面にポリシリコンを成膜する。次に、フォトリソグラフィー及びエッチング技術によりポリシリコンを部分的にエッチングする(即ち、パターニングする)。これにより、パッド電極20が形成される領域にポリシリコン膜5を形成し、それ以外の領域からポリシリコンを取り除くことができる。
なお、このポリシリコン膜5は、図示しないMOSトランジスタの(ポリシリコンからなる)ゲート電極と同一の工程で同時に形成しても良い。つまり、図示しないMOSトランジスタの形成工程を利用して、ポリシリコン膜5を形成しても良い。これにより、工程を増やすことなく、LOCOS膜3上にポリシリコン膜5を形成することができる。
なお、このポリシリコン膜5は、図示しないMOSトランジスタの(ポリシリコンからなる)ゲート電極と同一の工程で同時に形成しても良い。つまり、図示しないMOSトランジスタの形成工程を利用して、ポリシリコン膜5を形成しても良い。これにより、工程を増やすことなく、LOCOS膜3上にポリシリコン膜5を形成することができる。
次に、図2(b)に示すように、ポリシリコン膜5が形成された後のシリコン基板1上の全体にILD膜7を形成する。このILD膜7の形成は、例えばCVD(chemical vapor deposition)法又はSOG(spin on glass)法により形成する。ここで、ILD膜7は、例えば複数のSiO2からなる積層構造でも良い。積層構造とする場合は、ILD膜7の各層をそれぞれ異なる成膜方法で形成しても良い。
例えば、ILD膜7を2層構造とする場合は、1層目のSiO2をCVD法で形成し、2層目のSiO2をSOG法で形成しても良い。なお、ILD膜7の成膜温度(即ち、CVD法においては気相反応時の温度であり、SOG法においてはSOG液を回転塗布した後の熱処理温度)は、例えば、500〜1000℃である。Al等の低融点の膜がシリコン基板1上に未形成のため、ILD膜7の成膜温度は、後述のIMD膜13の成膜温度よりも高温度に設定することができる。
例えば、ILD膜7を2層構造とする場合は、1層目のSiO2をCVD法で形成し、2層目のSiO2をSOG法で形成しても良い。なお、ILD膜7の成膜温度(即ち、CVD法においては気相反応時の温度であり、SOG法においてはSOG液を回転塗布した後の熱処理温度)は、例えば、500〜1000℃である。Al等の低融点の膜がシリコン基板1上に未形成のため、ILD膜7の成膜温度は、後述のIMD膜13の成膜温度よりも高温度に設定することができる。
次に、ILD膜7をパターニングして、ポリシリコン膜5を底面とする第1の開口部h1を形成する。そして、この開口部h1を埋め込むようにシリコン基板1上の全面にAl又はAl合金などの導電膜を形成する。このような導電膜は、例えばスパッタリング法により形成する。
次に、導電膜をパターニングする。これにより、図2(c)に示すように、導電膜からパッド電極9と第1の配線パターン11とを形成する。なお、バリアメタルを形成する場合は、導電膜の形成前に例えばTiを形成し、その上に例えばTiNを形成する。また、導電膜のパターニング工程では、同一のマスクを用いて、導電膜とTiN/Tiとを連続してエッチングする。これにより、パッド電極の下側と配線パターンの下側にそれぞれ、TiN/Tiのバリアメタルを形成することができる。
次に、導電膜をパターニングする。これにより、図2(c)に示すように、導電膜からパッド電極9と第1の配線パターン11とを形成する。なお、バリアメタルを形成する場合は、導電膜の形成前に例えばTiを形成し、その上に例えばTiNを形成する。また、導電膜のパターニング工程では、同一のマスクを用いて、導電膜とTiN/Tiとを連続してエッチングする。これにより、パッド電極の下側と配線パターンの下側にそれぞれ、TiN/Tiのバリアメタルを形成することができる。
次に、図2(d)に示すように、パッド電極9及び配線パターン11が形成された後のシリコン基板1上の全体にIMD膜13を形成する。このIMD膜13の形成は、例えばCVD法又はSOG法により形成する。また、ILD膜7と同様、このIMD膜13も複数のSiO2からなる積層構造でも良く、その場合は、各層のSiO2をそれぞれ異なる成膜方法で形成しても良い。なお、IMD膜13の成膜温度(即ち、CVD法においては気相反応時の温度であり、SOG法においてはSOG液を回転塗布した後の熱処理温度)は、例えば、300〜500℃である。Al等の低融点の膜がシリコン基板1上に既に形成されているため、IMD膜13の成膜温度は、前述のILD膜7の成膜温度と比べて、低温度に制限される。
次に、IMD膜13をパターニングして、パッド電極9を底面とする第2の開口部h2を形成する。そして、この開口部h2を埋め込むようにシリコン基板1上の全面にAl又はAl合金などの導電膜を形成する。このような導電膜は、例えばスパッタリング法により形成する。次に、導電膜をパターニングする。これにより、図1に示したように、導電膜からパッド電極15と図示しない第2の配線パターンとを形成する。
その後、パッド電極15を覆うようにシリコン基板1上の全体にパシベーション膜17を形成する。そして、パシベーション膜17をパターニングして、パッド電極15を底面とする第3の開口部を形成する。これにより、図1に示した半導体装置100が完成する。
その後、パッド電極15を覆うようにシリコン基板1上の全体にパシベーション膜17を形成する。そして、パシベーション膜17をパターニングして、パッド電極15を底面とする第3の開口部を形成する。これにより、図1に示した半導体装置100が完成する。
このように、本発明の実施形態によれば、パッド電極20の直下に、ILD膜7やIMD膜13よりも強度があり、耐衝撃性に優れたポリシリコン膜5が形成されている。このため、プローブ検査の際に、プローブピンからパッド電極20の真下に衝撃が伝わっても、ポリシリコン膜5でのクラックの発生を抑制することができる。
また、SiO2からなるLOCOS膜3とポリシリコン膜5との密着性は高く、さらに、パッド電極9が形成された後の熱処理により、パッド電極9とポリシリコン膜5との界面が合金化されるため、ポリシリコン膜5とパッド電極9との密着性も高い。このため、プローブ検査や、その後のワイヤーボンディング工程などで、パッド電極20がLOCOS膜3上から剥がれてしまうことを防ぐことができる。
また、SiO2からなるLOCOS膜3とポリシリコン膜5との密着性は高く、さらに、パッド電極9が形成された後の熱処理により、パッド電極9とポリシリコン膜5との界面が合金化されるため、ポリシリコン膜5とパッド電極9との密着性も高い。このため、プローブ検査や、その後のワイヤーボンディング工程などで、パッド電極20がLOCOS膜3上から剥がれてしまうことを防ぐことができる。
即ち、パッド電極9の直下にIMD膜13ではなくポリシリコン膜5を配置しているので、パッド電極9をポリシリコン膜5と合金化することができ、パッド電極9とポリシリコン膜5との密着性を高めることができる。また、同種の材質から成るパッド電極9とパッド電極15の密着性はもちろんのこと、ポリシリコン膜5とLOCOS膜3との密着性、LOCOS膜3とシリコン基板1との密着性も高い。このため、プローブ検査を複数回行った場合でも、パッド電極20が剥がれてしまうような不具合の発生を防ぐことができる。
この実施形態では、シリコン基板1が本発明の「半導体基板」に対応し、LOCOS膜3が本発明の「第1の絶縁膜」に対応している。また、ポリシリコン膜5が本発明の「下地膜」に対応し、ILD膜7が本発明の「第2の絶縁膜」に対応している。さらに、IMD膜13が本発明の「第3の絶縁膜」に対応している。
この実施形態では、シリコン基板1が本発明の「半導体基板」に対応し、LOCOS膜3が本発明の「第1の絶縁膜」に対応している。また、ポリシリコン膜5が本発明の「下地膜」に対応し、ILD膜7が本発明の「第2の絶縁膜」に対応している。さらに、IMD膜13が本発明の「第3の絶縁膜」に対応している。
なお、上記の実施形態では、本発明の「下地膜」としてポリシリコン膜5を用いる場合について説明した。しかしながら、本発明の「下地膜」はこれに限られることはなく、例えばアモルファスシリコン膜であっても良い。この場合も、ポリシリコン膜5の場合と同様、アモルファスシリコン膜でのクラックの発生を抑制することができる。また、アモルファスシリコン膜とパッド電極9との密着性や、アモルファスシリコン膜とLOCOS膜3との密着性も良好なため、パッド電極20の剥離を防止することもできる。アモルファスシリコン膜は、例えばCVD法で形成することができる。
また、上記の実施形態では、パッド電極20全体の厚みを大きくするために、パッド電極9、15を積層する場合について説明した。しかしながら、本発明はこれに限られることはない。パッド電極20は単層構造であっても良い。即ち、図1に示した半導体装置100において、パッド電極15は省略しても良い。このような構成であっても、クラックの発生を抑制することができ、また、パッド電極9の剥離を防止することができる。
また、上記の実施形態では、パッド電極20全体の厚みを大きくするために、パッド電極9、15を積層する場合について説明した。しかしながら、本発明はこれに限られることはない。パッド電極20は単層構造であっても良い。即ち、図1に示した半導体装置100において、パッド電極15は省略しても良い。このような構成であっても、クラックの発生を抑制することができ、また、パッド電極9の剥離を防止することができる。
さらに、上記の実施形態では、本発明の「半導体基板」の一例としてシリコン基板1を用いる場合について説明したが、半導体基板はこれに限られることはない。本発明において、「半導体基板」は、例えば、基板と、基板上に形成された絶縁層と、絶縁層上に形成された半導体層とを有する、いわゆるSOI(Silicon on Insulator)基板であっても良い。
また、上記の実施形態では、本発明の「第1の絶縁膜」としてLOCOS膜を用いる場合について説明したが、第1の絶縁膜はこれに限られることはない。本発明において、「第1の絶縁膜」は、例えば、CVD法で形成された絶縁膜(例えば、SiO2、Si3N4など)でも良いし、それ以外の方法で形成された絶縁膜であっても良い。もちろん、LOCOS法以外の熱酸化により形成された絶縁膜であっても良い。このような構成であっても、上記の実施形態と同様の効果を奏することができる。
また、上記の実施形態では、本発明の「第1の絶縁膜」としてLOCOS膜を用いる場合について説明したが、第1の絶縁膜はこれに限られることはない。本発明において、「第1の絶縁膜」は、例えば、CVD法で形成された絶縁膜(例えば、SiO2、Si3N4など)でも良いし、それ以外の方法で形成された絶縁膜であっても良い。もちろん、LOCOS法以外の熱酸化により形成された絶縁膜であっても良い。このような構成であっても、上記の実施形態と同様の効果を奏することができる。
(2)比較形態
図3は、本発明と比較される形態(即ち、比較形態)に係る半導体装置300の構成例を示す断面図である。図3に示すように、この半導体装置300は、Si基板61と、LOCOS膜63と、LOCOS膜63上に形成されたILD膜65と、第1のパッド電極67と、第1の配線パターン69と、ILD膜65上に形成されたIMD膜71と、第2のパッド電極73と、パシベーション膜75と、を有する。
この半導体装置300では、パッド電極67、73により、厚膜のパッド電極70を構成している。また、この半導体装置300では、パッド電極70の直下にIMD膜71を配置していないので、図4に示した半導体装置300と比べて、プローブ検査の際にクラックが生じにくいと考えられる。但し、図1に示した半導体装置100と異なり、パッド電極97をポリシリコン膜と合金化することができないので、半導体装置100と比べて、パッド電極70の剥離を十分に防止することはできない。
図3は、本発明と比較される形態(即ち、比較形態)に係る半導体装置300の構成例を示す断面図である。図3に示すように、この半導体装置300は、Si基板61と、LOCOS膜63と、LOCOS膜63上に形成されたILD膜65と、第1のパッド電極67と、第1の配線パターン69と、ILD膜65上に形成されたIMD膜71と、第2のパッド電極73と、パシベーション膜75と、を有する。
この半導体装置300では、パッド電極67、73により、厚膜のパッド電極70を構成している。また、この半導体装置300では、パッド電極70の直下にIMD膜71を配置していないので、図4に示した半導体装置300と比べて、プローブ検査の際にクラックが生じにくいと考えられる。但し、図1に示した半導体装置100と異なり、パッド電極97をポリシリコン膜と合金化することができないので、半導体装置100と比べて、パッド電極70の剥離を十分に防止することはできない。
また、パッド電極67の下側にTiN/Tiのバリアメタルを形成すると、パッド電極67が形成された後の熱工程でTiとSiO2(即ち、LOCOS膜63)との合金化が進み、パッド電極67とLOCOS膜63との界面に酸化チタン(TiO)が形成される。このTiOは、SiO2との密着性が低いため、プローブ検査の際に、TiOがLOCOS膜63から剥離してしまう可能性が高い。このため、配線パターン69の下側にTiN/Tiのバリアメタル69aを設ける場合は、パッド電極67の下側にTiN/Tiを残さないための工程が必要であった。例えば、ILD65膜上にTiN/Tiのバリアメタルを形成した後、このバリアメタルをパターニングして、パッド電極67の形成領域からバリアメタルを取り除くと共に、配線パターン69の形成領域にバリアメタル69aを残す必要があった。
これに対し、図1に示した半導体装置100では、パッド電極9の直下にポリシリコン膜5を配置しているので、パッド電極9の下側にTiN/Tiが存在しても、TiOは形成されず、チタンシリサイド(TiSi)が形成される。このTiSiは、ポリシリコン膜(又は、アモルファスシリコン膜)との密着性が高く、剥離しにくい。即ち、TiOはSiO2膜から剥離しやすいが、TiSiはSiから剥離しにくい。このため、図1に示した半導体装置100において、配線パターン11の下側にTiN/Tiのバリアメタルを設ける場合は、パッド電極9の下側にTiN/Tiをそのまま残しておいて構わない。
このように、図1に示した半導体装置100において、TiN/Tiのバリアメタルを形成する場合は、導電膜を形成する前にバリアメタルをパターニングする必要がないので、図3に示した半導体装置300と比べて、工程数の増加を抑制することができる。
このように、図1に示した半導体装置100において、TiN/Tiのバリアメタルを形成する場合は、導電膜を形成する前にバリアメタルをパターニングする必要がないので、図3に示した半導体装置300と比べて、工程数の増加を抑制することができる。
1 シリコン基板、3 LOCOS膜、5 ポリシリコン膜、7 ILD膜、9 (第1の)パッド電極、11 配線パターン、13 IMD膜、15 (第2の)パッド電極、17 パシベーション膜、20 (積層構造の)パッド電極、100 半導体装置、h1 第1の開口部、h2 第2の開口部
Claims (5)
- 半導体基板と、
前記半導体基板上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された下地膜と、
前記第1の絶縁膜上に形成された第2の絶縁膜と、
前記第2の絶縁膜に形成され、前記下地膜を底面とする第1の開口部と、
前記第1の開口部内に形成され、前記下地膜と接する第1のパッド電極と、を有し、
前記下地膜は、前記第2の絶縁膜よりも衝撃に対する耐性が高い膜からなることを特徴とする半導体装置。 - 前記第2の絶縁膜上に形成された第3の絶縁膜と、
前記第3の絶縁膜に形成され、前記第1のパッド電極を底面とする第2の開口部と、
前記第2の開口部内に形成され、前記第1のパッド電極と接する第2のパッド電極と、をさらに有し、
前記下地膜は、前記第3の絶縁膜よりも衝撃に対する耐性が高いことを特徴とする請求項1に記載の半導体装置。 - 前記下地膜は、ポリシリコン膜又はアモルファスシリコン膜であり、
前記第2の絶縁膜は、シリコン酸化膜であることを特徴とする請求項1又は請求項2に記載の半導体装置。 - 前記第3の絶縁膜は、シリコン酸化膜であることを特徴とする請求項3に記載の半導体装置。
- 半導体基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に下地膜を形成する工程、
前記第1の絶縁膜上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜に、前記下地膜を底面とする第1の開口部を形成する工程と、
前記第1の開口部内に、前記下地膜と接する第1のパッド電極を形成する工程と、を含み、
前記下地膜は、前記第2の絶縁膜よりも衝撃に対する耐性が高い膜からなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
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---|---|---|---|
JP2008306058A JP2010129947A (ja) | 2008-12-01 | 2008-12-01 | 半導体装置及びその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2012089703A (ja) * | 2010-10-20 | 2012-05-10 | Lapis Semiconductor Co Ltd | 半導体素子の製造方法及び半導体素子 |
-
2008
- 2008-12-01 JP JP2008306058A patent/JP2010129947A/ja not_active Withdrawn
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