JP2008282903A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ＭＩＭ構造の容量素子の耐圧を向上させる。
【解決手段】半導体装置１００は、シリコン基板１０１の上部に設けられた下部電極１１９、下部電極１１９の上部に設けられるとともに、下部電極１１９の一部と重なるように設けられた上部電極１２３、下部電極１１９と上部電極１２３との間に設けられた容量膜１２１、および、上部電極１２３の上部に接して設けられるとともに下部電極１１９の上部に選択的に設けられ、下部電極１１９よりも膜密度の高い第二絶縁膜１２５を含む。第二絶縁膜１２５が、上部電極１２３の側面および上面を被覆している。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、容量素子を備える半導体装置およびその製造方法に関する。

ＭＩＭ（Metal Insulator Metal）構造の容量素子を備える半導体装置に関する技術として、従来、特許文献１〜特許文献３に記載のものがある。

特許文献１には、半導体基板上に、直接またはバッファ層を介して形成された容量素子が記載されている。同文献によれば、上部電極の面積を下部電極の面積よりも小さくすることにより、下部電極の段差部付近で絶縁膜が薄くなることによる漏電や絶縁破壊を抑制できるとされている。また、ゲート絶縁膜かつ容量膜として機能する絶縁膜として、ＳｉＯ₂膜が例示されており、容量素子の上部電極上の絶縁膜として、ＳｉＯ₂膜およびＳｉＮx膜が例示されている。

また、特許文献２には、容量素子の上部電極の側壁に、ＳｉＮ膜からなるサイドウォールを形成する技術が記載されている。これにより、上部電極のエッジ直下の誘電体膜（容量膜）にサイドエッチやエッチングダメージが入ることを抑制できるとされている。また、エッチングの条件設定を容易にする観点で、サイドウォールと容量膜とが同一の絶縁膜であることが好ましいとされている。

また、特許文献３には、容量素子の上層電極層（上部電極）の上面領域および端面領域を覆うようにプラズマＴＥＯＳ等の絶縁体からなるリークガードを設ける技術が記載されている。同文献によれば、上部電極と反射防止膜との間にこうしたリークガードを設けることにより、上部電極と反射防止膜とが直接接触せず、上部電極と下層電極層（下部電極）との間のリーク電流の発生を完全に防止することができるとされている。
特開２００５−１５９２９０号公報 特開２００３−２５８１０８号公報 特開２００３−３１８２６９号公報

ところが、上述の従来のＭＩＭ容量について本発明者が検討したところ、耐圧の低下を抑制する面で、依然として改善の余地があることが見出された。

そこで、図７に示す半導体装置を例に、耐圧低下の原因を検討した。図７は、容量素子を備える半導体装置の構成を示す断面図である。
図７に示した半導体装置においては、シリコン基板（不図示）の上部に、キャップ膜２０５、層間絶縁膜２０７、キャップ膜２１３、層間絶縁膜２１５、層間絶縁膜２１７、キャップ膜２３３および層間絶縁膜２３５が下からこの順に積層されている。層間絶縁膜２０７およびキャップ膜２０５中に下部配線２１１および下部配線２０９が埋設されており、層間絶縁膜２３５およびキャップ膜２３３中に上部配線２３７が埋設されている。

また、容量素子が、層間絶縁膜２１５の上部に接するとともに層間絶縁膜２１７中に埋設されている。容量素子は、下部電極２１９、上部電極２２３およびこれらの間に設けられた容量膜２２１から構成される。下部電極２１９と上部配線２３７とが接続プラグ２２９によって接続され、上部電極２２３と上部配線２３７とが接続プラグ２２７によって接続されている。上部電極２２３および下部電極２１９をそれぞれ上部配線２３７に接続するため、上部電極２２３は、下部電極２１９の形成領域の一部に重なった形状となっている。また、下部配線２１１と上部配線２３７とが接続プラグ２３１によって接続されている。

図７に示した半導体装置の製造工程においては、層間絶縁膜２１５上に、下部電極２１９となる導電膜、容量膜２２１となる絶縁膜および上部電極２２３となる導電膜を順次形成した後、上部電極２２３となる導電膜をエッチングにより選択的に除去する。

ところが、上部電極２２３の形成工程において、図８に示すように、上部電極２２３の端部近傍において、上部電極２２３の端部に沿って容量膜２２１となる絶縁膜がオーバーエッチされてしまい、溝部２４９が形成される場合があることが見出された。これにより、上部電極２２３の端部周辺が、容量膜のリークパスとなり、耐圧が低下することが推察された。

そこで、本発明者は、以上の知見に基づき、上部電極の形成時に、容量膜の特定の領域がエッチングされてしまった場合でも、耐圧の低下を抑制すべく鋭意検討を行い、本発明を完成させるに至った。

本発明によれば、
容量素子を有する半導体装置の製造方法であって、
半導体基板の上部に、第一導電膜、第一絶縁膜および第二導電膜をこの順に形成する工程と、
前記第二導電膜を選択的に除去して上部電極を形成する工程と、
前記上部電極が形成された前記半導体基板の素子形成面に、前記第一絶縁膜の上面から前記上部電極の上面にわたって、前記第一絶縁膜の上面ならびに前記上部電極の前記側面および前記上面を覆う第二絶縁膜を形成する工程と、
前記第二絶縁膜、前記第一絶縁膜および前記第一導電膜を順次選択的に除去して、前記第二絶縁膜を所定の形状に加工するとともに容量膜および下部電極を形成する工程と、
を含み、
前記第二絶縁膜の膜密度が、前記第一絶縁膜よりも膜密度より高い、半導体装置の製造方法が提供される。

本発明の製造方法においては、第一絶縁膜の上面ならびに上部電極の側面および上面を、容量膜よりも膜密度が高い第二絶縁膜で被覆する。これにより、上部電極の形成時に、上部電極の端部近傍において第一絶縁膜の一部が選択的に除去されてしまう場合にも、除去された箇所を、第一絶縁膜よりも膜密度第二絶縁膜で埋めて補うことができるため、ＭＩＭ容量の耐圧が向上する。また、上部電極端部は、電界集中しやすい箇所である。本発明によれば、このような電界が集中しやすい箇所に膜密度が相対的に高い絶縁膜が形成されるため、耐圧がさらに向上する。
なお、実施例において後述するように、こうした作用効果は、上部電極上に、単に同じ膜を形成したのでは得ることができないものである。

本発明の製造方法において、上部電極を形成する前記工程において、エッチングにより前記第一導電膜を選択的に除去し、前記第一導電膜が除去された領域において前記第一絶縁膜の上面を露出させるとともに、前記上部電極の端部の近傍において前記第一絶縁膜を選択的にエッチすることにより前記第一絶縁膜に溝部を形成し、第二絶縁膜を形成する前記工程において、前記溝部に前記第二絶縁膜を埋設してもよい。

また、本発明によれば、
半導体基板の上部に設けられた下部電極と、
前記下部電極の上部に設けられるとともに、前記下部電極の一部と重なるように設けられた上部電極と、
前記下部電極と前記上部電極との間に設けられた第一絶縁膜と、
前記上部電極の上部に接して設けられるとともに前記下部電極の上部に選択的に設けられ、前記第一絶縁膜よりも膜密度の高い第二絶縁膜と、
を含み、
前記第二絶縁膜が、前記上部電極の前記側面および上面を被覆する、半導体装置が提供される。

本発明の半導体装置においては、第一絶縁膜よりも膜密度の高い第二絶縁膜が、下部電極の上部に選択的に設けられているため、組み立ての際にかかるストレスからＭＩＭ容量を保護することができる。また、下部電極の上部の領域を膜密度の高い膜で覆い、補強することができる。これにより、より一層信頼性に優れた構成とすることができる。
また、膜密度の高い膜を下部電極の上部に選択的に設けることによって、他の箇所の層間絶縁膜の誘電率を抑えることができるので、配線間容量を抑えることができる。

本発明の半導体装置において、上部電極の端部に沿って、第一絶縁膜に溝部が設けられ、上部電極の側面および上面を被覆する第二絶縁膜が、溝部を埋め込むように設けられていてもよい。こうすれば、上部電極の端部近傍における容量膜の絶縁破壊がさらに確実に抑制され、より一層耐圧に優れた構成とすることができる。

なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。

以上説明したように、本発明によれば、ＭＩＭ構造の容量素子の耐圧を向上させることができる。

以下、本発明の実施形態について、図面を用いてさらに詳細に説明する。なお、すべての図面において、共通する構成要素には同じ符号を付し、適宜説明を省略する。

図１は、本実施形態における半導体装置の構成を示す断面図である。
図１に示した半導体装置１００は、半導体基板（シリコン基板１０１）の上部に設けられた下部電極１１９、下部電極１１９の上部に設けられるとともに、下部電極１１９の一部と重なるように設けられた上部電極１２３、下部電極１１９と上部電極１２３との間に設けられた第一絶縁膜（容量膜１２１）、および、上部電極１２３の上部に接して設けられるとともに下部電極１１９の上部に選択的に設けられ、下部電極１１９よりも膜密度の高い第二絶縁膜１２５を含む。

また、図６は、図１に示した半導体装置１００の容量素子の形成領域の構成を示す平面図である。図１および図６に示したように、半導体装置１００においては、平面視において、下部電極１１９の端部に沿って、容量膜１２１に溝状の凹部（溝部１４９）が設けられ、第二絶縁膜１２５が、溝部１４９を埋め込むとともに、上部電極１２３の側面および上面を被覆している。

容量膜１２１を構成する第一絶縁膜と第二絶縁膜１２５とは、たとえば構成元素の種類が同じ膜とする。具体的には、容量膜１２１および第二絶縁膜１２５が、いずれも構成元素としてＮおよびＳｉを含み、第二絶縁膜１２５のＮの含量が、容量膜１２１のＮの含量よりも高い構成とする。また、第二絶縁膜１２５の誘電率が、容量膜１２１の誘電率よりも高い構成とする。

ここで、容量膜１２１または第二絶縁膜１２５中のＮの含量とは、単位体積中の膜に含まれる構成元素（たとえばＳｉ、Ｎ）の合計に対するＮの割合のことをいい、たとえばＦＴ−ＩＲ（フーリエ変換赤外分光光度計）法により測定される。

また、半導体装置１００においては、シリコン基板１０１上に、層間絶縁膜１０３、キャップ膜１０５、層間絶縁膜１０７、キャップ膜１１３、層間絶縁膜１１５、層間絶縁膜１１７、キャップ膜１３３および層間絶縁膜１３５がこの順に積層されている。層間絶縁膜１０７およびキャップ膜１０５中に、下部配線１０９および下部配線１１１が埋設されており、層間絶縁膜１３５およびキャップ膜１３３中に上部配線１３７が埋設されている。

層間絶縁膜１０３、層間絶縁膜１０７、層間絶縁膜１１５、層間絶縁膜１１７および層間絶縁膜１３５は、たとえば低誘電率材料により構成された絶縁膜（低誘電率膜）である。低誘電率膜の比誘電率は、たとえば３．５以下、好ましくは３以下である。低誘電率膜は、たとえば、Ｓｉ、ＯおよびＨを構成元素として含む膜とすることができる。また、低誘電率膜は、Ｓｉ、Ｃ、ＯおよびＨを構成元素として含む膜であってもよい。

低誘電率膜として、さらに具体的には、
ＳｉＯＣ膜；
ＭＳＱ（メチルシルセスキオキサン）等のメチルポリシロキサン、ＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等の水素化メチルポリシロキサン、ＯＳＧ（Organo-Silicate Glass）、ＣＤＯ（Carbon Doped Oxide）、およびその他のポリオルガノシロキサン膜；
ＨＳＱ（ハイドロジェンシルセスキオキサン）、梯子型水素化シロキサン等のラダーオキサイド、およびその他の水素化シロキサン膜；
パリレン系樹脂、サイトップ（登録商標）等のフッ素系樹脂、ＳｉＬＫ（登録商標）等の非フッ素系芳香族含有有機樹脂、ポリアリールエーテル（ＰＡＥ）、ポリフェニレン、およびその他の有機樹脂膜が挙げられる。また、これらの膜がポーラス化された膜であってもよい。これらの膜の製造方法は特に限定されず、たとえばＣＶＤ（chemical vapor depositioｎ）法や塗布法により形成される。

キャップ膜１０５、キャップ膜１１３およびキャップ膜１３３は、エッチングストッパ膜として機能する。これらのキャップ膜の材料としては、たとえば、ＳｉＣＮ、ＳｉＮ等が挙げられる。

下部電極１１９、上部電極１２３およびこれらの間に設けられた絶縁膜により構成される容量素子は、層間絶縁膜１１５の上部に接するとともに層間絶縁膜１１７中に埋設されている。下部電極１１９と上部配線１３７とが接続プラグ１２９によって接続され、上部電極１２３と上部配線１３７とが接続プラグ１２７によって接続されている。接続プラグ１２７、接続プラグ１２９および接続プラグ１３１の上面はいずれも同一水準、具体的には層間絶縁膜１１７中に位置し、これらのプラグはいずれも層間絶縁膜１１７中に埋設されている。

上部電極１２３および下部電極１１９をそれぞれ上部配線１３７に接続するため、上部電極１２３は、下部電極１１９の形成領域の一部に重なった形状となっている。半導体装置１００では、図６に示したように、平面視において、下部電極１１９の外周よりも内側に上部電極１２３が設けられている。また、下部配線１１１と上部配線１３７とが接続プラグ１３１によって接続されている。

次に、半導体装置１００の製造方法を説明する。この製造方法は、容量素子を有する半導体装置の製造方法であって、以下の工程を含む。
ステップ１１：シリコン基板１０１の上部に、第一導電膜（ＴｉＮ膜１３９）、第一絶縁膜（ＳｉＮ膜１４１）および第二導電膜（ＴｉＮ膜１４３）をこの順に形成する、
ステップ１２：ＴｉＮ膜１４３を選択的に除去して上部電極１２３を形成する、
ステップ１３：上部電極１２３が形成されたシリコン基板１０１の素子形成面に、ＳｉＮ膜１４１の上面から上部電極１２３の上面にわたって、ＳｉＮ膜１４１の上面ならびに上部電極１２３の側面および上面を覆い、ＳｉＮ膜１４１よりも膜密度の高い第二絶縁膜１２５を形成する、
ステップ１４：第二絶縁膜１２５、ＳｉＮ膜１４１およびＴｉＮ膜１３９を順次選択的に除去して、第二絶縁膜１２５を所定の形状に加工するとともに容量膜１２１および下部電極１１９を形成する

以下、図２〜図５を参照して、さらに具体的に説明する。図２〜図５は、半導体装置１００の製造工程を示す断面図である。
まず、シリコン基板１０１（図１）上に、トランジスタ等の所定の素子（不図示）を形成する。そして、図２（ａ）に示したように、シリコン基板１０１上に、層間絶縁膜１０３（図１）、キャップ膜１０５としてＳｉＣＮ膜、層間絶縁膜１０７としてＳｉＯＣ膜をこの順に形成し、ダマシンプロセスにより下部配線１１１および下部配線１０９を形成する。そして、層間絶縁膜１０７の上部に接するキャップ膜１１３として、ＳｉＣＮ膜を１００〜２００ｎｍ程度形成する。

キャップ膜１１３上に、層間絶縁膜１１５としてＳｉＣＮ膜を形成した後（図２（ｂ））、層間絶縁膜１１５上に、下部電極１１９となるＴｉＮ膜１３９（図２（ｃ））、容量膜１２１となるＳｉＮ膜１４１（図２（ｄ））および上部電極１２３となるＴｉＮ膜１４３（図３（ａ））を順次形成する。ＳｉＮ膜１４１の厚さは、たとえば１０〜１５ｎｍ程度とする。

次に、ＴｉＮ膜１４３上に、上部電極１２３の形成領域以外の領域を開口部とするマスク１４５を形成し（図３（ｂ））、マスク１４５から露出するＴｉＮ膜１４３をエッチングにより選択的に除去して上部電極１２３を形成する（図３（ｃ））。このとき、ＴｉＮ膜１４３が除去された領域においてＳｉＮ膜１４１の上面を露出させるとともに、ＴｉＮ膜１４３の端部の近傍においてＳｉＮ膜１４１を選択的にエッチすることによりＳｉＮ膜１４１に溝部１４９を形成する。このように、本実施形態の製造方法では、エッチングによる上部電極１２３の形成時に、容量膜１２１となるＳｉＮ膜１４１を除去しないで残す。また、このエッチングにより、上部電極１２３の端部に沿って、ＳｉＮ膜１４１にくぼみ（オーバーエッチ領域）つまり溝部１４９が形成される。

マスク１４５を除去した後、上部電極１２３および溝部１４９が形成されたシリコン基板１０１の素子形成面全面に第二絶縁膜１２５を形成する。第二絶縁膜１２５は、たとえば構成元素としてＳｉおよびＮを含み、ＳｉＮ膜１４１よりもＮ含量が高く、ＳｉＮ膜１４１よりも膜密度の高いＳｉＮ膜とし、これをたとえばＣＶＤ法により成膜して溝部１４９に第二絶縁膜１２５を埋設する（図４（ａ））。第二絶縁膜１２５の厚さは、たとえば１００〜２００ｎｍ程度とする。

なお、第二絶縁膜１２５として容量膜１２１よりも膜密度の高いＳｉＮ膜を形成する場合、ＣＶＤ法における容量膜１２１および第二絶縁膜１２５の条件を、たとえば以下のようにする。すなわち、容量膜１２１については、シラン等のＳｉを含むガスの流量とアンモニア等のＮを含むガスの流量を同程度とし、プラズマパワーを相対的に弱くする。これにより、容量膜１２１の膜厚が小さい場合にも、膜厚制御性を向上させることができる。一方、第二絶縁膜１２５については、Ｓｉを含むガスの流量に対するＮを含むガスの流量を相対的に多くするとともに、プラズマパワーを、容量膜１２１の形成時に比べて高くする。これにより、容量膜１２１よりもＮの含量が高く、膜密度および誘電率の高い第二絶縁膜１２５が安定的に形成される。

その後、第二絶縁膜１２５上に、容量膜１２１および下部電極１１９の形成領域を覆うマスク１４７を形成し（図４（ｂ））、マスク１４７から露出している第二絶縁膜１２５、ＳｉＮ膜１４１およびＴｉＮ膜１３９を順次選択的に除去することにより、容量膜１２１および下部電極１１９を、いずれも、第二絶縁膜１２５の形成領域の下部に選択的に形成する（図５（ａ））。これにより、容量膜１２１および下部電極１１９は、第二絶縁膜１２５と実質的に同じ平面形状となる。

マスク１４７を除去した後、第二絶縁膜１２５が加工されたシリコン基板１０１の素子形成面全面に、層間絶縁膜１１７としてＳｉＯＣ膜を形成し、容量素子を層間絶縁膜１１７中に埋設する（図５（ｂ））。その後、層間絶縁膜１１７上に、キャップ膜１３３および層間絶縁膜１３５を順次形成し、デュアルダマシン法等のダマシンプロセスを用いて、下部配線１１１に接続する接続プラグ１３１、下部電極１１９に接続する接続プラグ１２９、および上部電極１２３に接続する接続プラグ１２７、ならびにこれらの接続プラグに接続する上部配線１３７を形成する。以上の手順により、図１に示した半導体装置１００が得られる。

次に、本実施形態の作用効果を説明する。
本実施形態においては、下部電極１１９の一部に重なって上部電極１２３が設けられるため、上部電極１２３の加工時に、容量膜１２１が、上部電極１２３の端部（外周縁）に沿って選択的にエッチングされて溝部１４９が形成される。溝部１４９の形成領域は、電界が集中しやすい領域であるため、従来の装置では、このような箇所で容量膜１２１が損傷していると、絶縁破壊が生じやすく、耐圧の低下につながっていた。
これに対し、本実施形態では、溝部１４９に容量膜１２１よりも膜密度の高い第二絶縁膜１２５を埋め込むことにより、絶縁破壊を効果的に抑制し、耐圧を向上させることができる。この作用効果は、第二絶縁膜１２５の誘電率が容量膜１２１の誘電率よりも高いとき、より顕著に発揮される。また、図１に示した半導体装置１００のように、平面視において、上部電極１２３を下部電極１１９の形成領域の内部に設けると、より一層効果的である。

また、本実施形態においては、図６に示したように、平面視において、容量膜１２１および第二絶縁膜１２５が、いずれも下部電極１１９の上部に選択的に設けられている。このため、組み立ての際にかかるストレスからＭＩＭ容量を保護することができる。また、膜密度の高い膜、すなわち、誘電率の高い膜を下部電極１１９の上部に選択的に設けることによって、他の箇所の層間絶縁膜の誘電率を抑えることができるので、配線間容量を抑えることができる。また、層間絶縁膜１１７が低誘電率膜である場合にも、下部電極１１９の形成領域における容量素子と層間絶縁膜１１７との密着性を向上させることができる。また、層間絶縁膜１１７が比較的吸湿しやすい低誘電率膜により形成されている場合にも、下部電極１１９の形成領域全体に第二絶縁膜１２５を設けることにより、容量素子の耐湿性を向上させることができる。よって、第二絶縁膜１２５が上部電極１２３の形成領域近傍のみに選択的に設けられた構成に比べて、半導体装置１００の製造安定性および信頼性をより一層向上させることができる。この作用効果は、第二絶縁膜１２５が下部電極１１９の形成領域および上部電極１２３の形成領域の全面を覆う構成とすることにより、顕著に発揮される。

また、半導体装置１００では、平行平板形の容量素子の下部電極１１９と上部配線１３７との導通を確保するため、下部電極１１９上部の上部電極１２３の非形成領域に、下部電極１１９の上面および上部配線１３７の下面に接する接続プラグ１２９が設けられている。このような構成において、容量膜１２１および第二絶縁膜１２５を下部電極１１９上に形成し、接続プラグ１２９が容量膜１２１および第二絶縁膜１２５を貫通するとともに第二絶縁膜１２５が接続プラグ１２９の側面に接して設けられた構成とすることにより、素子の微細化に伴い上部電極１２３の端部と接続プラグ１２９とが近接して配置される場合にも、接続プラグ１２９と上部電極１２３との間の領域を補強し、接続プラグ１２９の側面と上部電極１２３との間の領域における絶縁破壊をさらに効果的に抑制することができる。また、層間絶縁膜１１７が低誘電率膜の場合にも、接続プラグ１２９を所望の位置に安定的に形成し、接続プラグ１２９とその側面に接して設けられた絶縁膜との密着性を向上させることができる。

また、本実施形態においては、層間絶縁膜１１７が低誘電率膜であり、第二絶縁膜１２５の誘電率が、層間絶縁膜１１５および層間絶縁膜１１７の誘電率よりも高い。そして、半導体装置１００は、シリコン基板１０１の上部に設けられるとともに層間絶縁膜１１５の下面に接して設けられたストッパ膜（キャップ膜１１３）を含み、第二絶縁膜１２５のエッチングレートが、層間絶縁膜１１５および層間絶縁膜１１７のエッチングレートよりも小さく、かつ、キャップ膜１１３のエッチングレート以上である。

第二絶縁膜１２５のエッチングレートが、層間絶縁膜１１７のエッチングレートよりも小さいため、底面の位置が異なる接続プラグ１２９および接続プラグ１２７を同一工程で同時に形成する際に、第二絶縁膜１２５がエッチングストッパ膜として機能し、接続孔形成時の上部電極１２３のオーバーエッチングを抑制することができる。さらに、第二絶縁膜１２５のエッチングレートをキャップ膜１１３のエッチングレート以上とすることにより、接続プラグ１２７および接続プラグ１２９に加えて接続プラグ１３１を同一工程で形成する場合にも、接続孔形性時の下部電極１１９および上部電極１２３のオーバーエッチングを抑制し、各プラグの製造安定性を向上させることができる。また、接続プラグ１３１が埋設される接続孔については、キャップ膜１１３をストッパ膜としてその上面でエッチングを確実に終端させた後、マスクとして設けられたレジスト膜（不図示）を除去し、キャップ膜１１３をエッチバックすることにより、下部配線１１１に接続する接続孔を安定的に形成することができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

たとえば、以上の実施形態においては、容量膜１２１および第二絶縁膜１２５がＳｉＮ膜である場合を例に説明したが、これらの膜の材料は、ＳｉＮ膜には限られない。
容量膜１２１の材料として、他に、ＳｉＣＮ膜、ＳｉＣ膜、ＳｉＯＮ膜、ＳｉＯ₂膜、炭化窒化シリコン膜、ポリイミド膜等が挙げられ、これらの単層または二以上の積層膜とすることができる。また、容量膜１２１を高誘電率膜としてもよい。高誘電率膜は、酸化シリコンよりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜を用いることができる。高誘電率膜は、比誘電率が６以上の材料により構成することができる。具体的には、高誘電率膜は、それぞれ、Ｈｆ、Ｔａ、Ｚｒ、Ｔｉ、Ｗ、Ｒｅ、ＴｂおよびＡｌからなる群から選択される一または二以上の金属元素を含む材料により構成することができ、これらのいずれかの金属元素を含む膜、合金膜、酸化膜、シリケート膜、炭化膜等とすることができる。これらの膜は、単独で用いてもよいし、複数組み合わせて積層膜としてもよい。

また、第二絶縁膜１２５は、容量膜１２１よりも膜密度の高い材料であればよく、たとえば、容量膜１２１の材料として上に例示した材料の中から、容量膜１２１の材料に応じて選択することができる。

容量膜１２１と第二絶縁膜１２５との組み合わせの具体例として、他に、
容量膜１２１をＳｉＮ膜とし、第二絶縁膜１２５を容量膜１２１よりも膜密度の高いタンタルオキサイド膜とする組み合わせ；
容量膜１２１および第二絶縁膜１２５をいずれもタンタルオキサイド膜とし、第二絶縁膜１２５のＯ含量が下部電極１１９のＯ含量よりも少ない構成とする組み合わせ；
容量膜１２１および第二絶縁膜１２５をいずれもジルコニウムオキサイド膜とし、第二絶縁膜１２５のＯ含量が下部電極１１９のＯ含量よりも少ない構成とする組み合わせ；
容量膜１２１をＳｉＯＮ膜とし、第二絶縁膜１２５をＳｉＮ膜とする組み合わせ；および
容量膜１２１をタンタルオキサイド／ＳｉＮの積層膜とし、第二絶縁膜１２５を容量膜１２１より膜密度の高いＳｉＮ膜とする組み合わせ；等が挙げられる。

（実施例）
本実施例では、図１に示した半導体装置１００に対応する構成の半導体装置を作製し、容量膜の耐圧の指標として、ＴＤＤＢ（Time Dependent Dielectric Breakdown）を評価した。

ここでは、上部電極の総面積を１ｍｍ²とし、図９に示すように、上部電極の周辺長が異なる６種類の測定パターンについて評価した。図９は、本実施例で作製した容量素子の上部電極および下部電極の平面形状を示す図である。図９中、各パターンの下に記載されている数字は、上部電極の周辺長の合計長さ（ｍｍ）である。たとえば、図９中、白抜きの三角（△）で示したパターンにおいては、上部電極を１辺１ｍｍの正方形としたため、上部電極の周辺長の合計は４ｍｍである。

また、ＭＩＭ絶縁膜（容量膜）は、厚さ１５ｎｍのＳｉＮ膜とし、その成膜条件は、以下のようにした。
ＲＦパワー：８４０Ｗ
ＳｉＨ₄フロー：２６０ｓｃｃｍ
ＮＨ₃フロー：１４０ｓｃｃｍ
Ｎ₂：１８０００ｓｃｃｍ
得られた膜の、ＸＲＲ（X-ray Reflectivity：Ｘ線反射率）法により測定した膜密度は３．１ｇ／ｃｍ³であり、ＲＢＳ（Rutherford Backscattering Spectroscopy：ラザフォード後方散乱分析）法により測定したＮ含量は３０％であった。

電極上絶縁膜（第二絶縁膜）は、厚さ１００ｎｍのＳｉＮ膜とし、その成膜条件は、以下のようにした。
ＲＦパワー：１０００Ｗ
ＳｉＨ₄フロー：２６０ｓｃｃｍ
ＮＨ₃フロー：２８０ｓｃｃｍ
Ｎ₂：１８０００ｓｃｃｍ
得られた膜の、ＸＲＲ法により測定した膜密度は３．７ｇ／ｃｍ³であり、ＲＢＳ法により測定したＮ含量は４０％であった。

評価結果を図１０に示す。なお、図１０および後述する図１１において、横軸はブレークダウン電圧（Ｖ）を示し、縦軸は、累積不良率（％）を示す。

（比較例）
本比較例では、図１に示した半導体装置１００に代えて、図７に示した半導体装置に対応する構成の半導体装置を作製し、実施例に準じて容量膜のＴＤＤＢを評価した。
評価結果を図１１に示す。

図１０および図１１より、図１１に示した比較例では、上部電極上に第二絶縁膜を有しないため、上部電極の周辺長が長いほど、初期不良耐圧が低下している。
これに対し、図１０に示した実施例では、上部電極上に第二絶縁膜を設けることにより、上部電極の周辺におけるリークが効果的に抑制されて、初期不良耐圧およびブレークダウン電圧が顕著に向上していることがわかる。

本実施形態における半導体装置の構成を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 本実施形態における半導体装置の容量素子の形成領域の構成を示す平面図である。 半導体装置の構成を示す断面図である。 図７の半導体装置の容量素子の構成を示す平面図である。 実施例における容量素子の構成を説明する図である。 実施例における容量素子の耐圧の評価結果を示す図である。 実施例における容量素子の耐圧の評価結果を示す図である。

符号の説明

１００ 半導体装置
１０１ シリコン基板
１０３ 層間絶縁膜
１０５ キャップ膜
１０７ 層間絶縁膜
１０９ 下部配線
１１１ 下部配線
１１３ キャップ膜
１１５ 層間絶縁膜
１１７ 層間絶縁膜
１１９ 下部電極
１２１ 容量膜
１２３ 上部電極
１２５ 第二絶縁膜
１２７ 接続プラグ
１２９ 接続プラグ
１３１ 接続プラグ
１３３ キャップ膜
１３５ 層間絶縁膜
１３７ 上部配線
１３９ ＴｉＮ膜
１４１ ＳｉＮ膜
１４３ ＴｉＮ膜
１４５ マスク
１４７ マスク
１４９ 溝部

Claims (14)

1. 容量素子を有する半導体装置の製造方法であって、
   半導体基板の上部に、第一導電膜、第一絶縁膜および第二導電膜をこの順に形成する工程と、
   前記第二導電膜を選択的に除去して上部電極を形成する工程と、
   前記上部電極が形成された前記半導体基板の素子形成面に、前記第一絶縁膜の上面から前記上部電極の上面にわたって、前記第一絶縁膜の上面ならびに前記上部電極の側面および前記上面を覆う第二絶縁膜を形成する工程と、
   前記第二絶縁膜、前記第一絶縁膜および前記第一導電膜を順次選択的に除去して、前記第二絶縁膜を所定の形状に加工するとともに容量膜および下部電極を形成する工程と、
   を含み、
   前記第二絶縁膜の膜密度が、前記第一絶縁膜よりも膜密度より高い、半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   上部電極を形成する前記工程において、エッチングにより前記第一導電膜を選択的に除去し、前記第一導電膜が除去された領域において前記第一絶縁膜の上面を露出させるとともに、前記上部電極の端部の近傍において前記第一絶縁膜を選択的にエッチすることにより前記第一絶縁膜に溝部を形成し、
   第二絶縁膜を形成する前記工程において、前記溝部に前記第二絶縁膜を埋設する、半導体装置の製造方法。
3. 請求項２に記載の半導体装置の製造方法において、
   第二絶縁膜を所定の形状に加工するとともに容量膜および下部電極を形成する前記工程において、前記容量膜および前記下部電極を、いずれも、前記第二絶縁膜の形成領域の下部に選択的に形成する、半導体装置の製造方法。
4. 請求項２または３に記載の半導体装置の製造方法において、
   前記第二絶縁膜の誘電率が、前記第一絶縁膜の誘電率よりも高い、半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、
   前記第一絶縁膜の構成元素と前記第二絶縁膜の構成元素とが同じである、半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法において、
   前記第一絶縁膜および前記第二絶縁膜が、いずれも、構成元素としてＮおよびＳｉを含み、
   前記第二絶縁膜のＮの含量が、前記第一絶縁膜のＮの含量よりも高い、半導体装置の製造方法。
7. 半導体基板の上部に設けられた下部電極と、
   前記下部電極の上部に設けられるとともに、前記下部電極の一部と重なるように設けられた上部電極と、
   前記下部電極と前記上部電極との間に設けられた第一絶縁膜と、
   前記上部電極の上部に接して設けられるとともに前記下部電極の上部に選択的に設けられ、前記第一絶縁膜よりも膜密度の高い第二絶縁膜と、
   を含み、
   前記第二絶縁膜が、前記上部電極の側面および上面を被覆する、半導体装置。
8. 請求項７に記載の半導体装置において、
   平面視において、前記上部電極の端部に沿って、前記第一絶縁膜に溝部が設けられ、
   前記第二絶縁膜が、前記溝部を埋め込んでいる、半導体装置。
9. 請求項７または８に記載の半導体装置において、
   前記第二絶縁膜および前記第一絶縁膜が、いずれも、前記下部電極の上部に選択的に設けられた、半導体装置。
10. 請求項９に記載の半導体装置において、
    前記第二絶縁膜の上部に設けられるとともに、低誘電率材料により構成された層間絶縁膜と、
    前記上部電極の非形成領域において、前記第一および第二絶縁膜を貫通し、前記下部電極の上面に接続する接続プラグをさらに含み、
    前記下部電極、前記第一絶縁膜、前記上部電極、前記第二絶縁膜および前記接続プラグが、いずれも前記層間絶縁膜中に埋設されており、
    前記第二絶縁膜が、前記接続プラグと前記上部電極との間に設けられるとともに、前記接続プラグの側面に接して設けられた、半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記半導体基板の上部に設けられるとともに前記層間絶縁膜の下面に接して設けられたストッパ膜をさらに含み、
    前記第二絶縁膜のエッチングレートが、前記層間絶縁膜のエッチングレートよりも小さく、かつ、前記ストッパ膜のエッチングレート以上である、半導体装置。
12. 請求項７乃至１１いずれかに記載の半導体装置において、
    前記第二絶縁膜の誘電率が、前記第一絶縁膜の誘電率よりも高い、半導体装置。
13. 請求項１２に記載の半導体装置において、
    前記第一絶縁膜の構成元素と前記第二絶縁膜の構成元素とが同じである、半導体装置。
14. 請求項１３に記載の半導体装置において、
    前記第一絶縁膜および前記第二絶縁膜が、いずれも構成元素としてＮおよびＳｉを含み、
    前記第二絶縁膜のＮの含量が、前記第一絶縁膜のＮの含量よりも高い、半導体装置。

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