KR20040100974A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 종형 트랜지스터를 채용했을 경우에서도 제품 수율의 저하나 성능 열화를 방지하여 칩의 고집적화와 고성능화의 양립을 가능으로 한다.
반도체 기판과 상기 반도체 기판 상에 절연층을 개입시켜 형성된 불순물 확산 영역에 의해 적층 방향에 끼워지도록 채널 영역이 형성된 기둥형상의 게이트 기둥과 상기 게이트 기둥의 외주(外周)에 형성된 게이트 절연막과 상기 게이트 절연막의 외주에 형성된 게이트 전극막을 가지고, 상기 게이트 전극막은 상기 게이트 기둥으로부터 상기 게이트 전극이 형성된 방향으로 복수의 층에 의해 형성되는 것을 특징으로 하는 반도체 장치이다.

Description

반도체 장치 및 그 제조 방법{SEMICONDOCTOR DEVICE AND THE MANUFACTURING METHOD}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 정보 통신 기기의 소형화에 수반하여, 메모리 LSI, 시스템 LSI 등의 반도체 장치에 대한 칩 면적 저감의 요구는 해마다 증가하고 있어, 트랜지스터의 전기적 특성을 종래대로 유지하면서 메모리 셀 면적을 축소하는 것이 바람직하고 있다. 이 셀 면적양의 축소의 대처로서 종형 트랜지스터의 채용이 있다. 종래의 종형 트랜지스터에는, 특허문헌 1에 개시되고 있듯이 실리콘 기판 상에 형성한 박막에 구멍을 형성하여 그 구멍에 종형 트랜지스터의 채널을 묻어 형성하는 타입의 것, 특허문헌 2에 개시되고 있는 바와 같이 실리콘 기판 안에 구멍을 형성해, 이 구멍의 측면을 채널로서 이용하는 타입의 것, 특허문헌 3에 개시되고 있듯이 실리콘 기판 상에 실리콘의 돌기를 형성해 채널로서 이용하는 타입의 것이 있다.
[특허문헌 1]
특개 2001-320031호 공보
[특허문헌 2]
특개평10-107286호 공보
[특허문헌 3]
특개평10-326879호공보
그러나, 종래의 종형 트랜지스터에서는 전기적 특성의 열화나 특성격차의 증
대 등의 대책이 필요하고, 상기 종래 기술의 형태에서는 제품 수율의 저하나 성능 열화 대책에 대해서 구체화 되어 있지 않다. 본 발명자들은 종래의 횡형 트랜지스터에 비해 응력이 과대(過大)해지므로, 전기적 특성의 열화나 특성격차의 증대가 표면화하여, 제품수율의 저하나 성능 열화가 문제가 되고 있는 것을 검토했다. 즉, 채널을 형성하는 영역의 응력이 과대해지므로, 이 응력에 의해 드레인 전류 Ids가 영향을 받는 것, 동일하게 게이트 산화막의 응력도 과대해지므로 게이트 산화막 중의 리크전류가 증가하는 것, 이 채널 영역을 포함한 실리콘 부분의 가공 격차에 의해 채널 영역 및 게이트 산화막 중의 응력이 변동하기 쉽고, 드레인 전류 Ids나 게이트 산화막 중의 리크 전류나 내압특성의 격차가 확대하는 것 등의 과제가 있는것을 검토했다.
거기서, 본 발명의 목적은 상기 가운데 적어도 l개를 해결하기 위해서 이루어진 것이다.
상기 과제는, 게이트 전극막의 응력을 분할 성막구조 혹은, 이온주입 등을 이용해 종형 트랜지스터의 게이트 산화막이나 실리콘 타워부, 특히 채널부에 부하되는 응력을 저감하는 것에 의해 해결된다. 이것에 의해 종형 트랜지스터를 채용했을 경우에서도 제품수율의 저하나 성능 열화를 방지할 수 있어 칩의 고집적화와 고성능화가 가능해진다.
구체적으로는 이하의 형태를 취할 수가 있다.
반도체 기판과 상기 반도체 기판 상에 절연층을 개입시켜 형성된 불순물 확산 영역에 의해 적층 방향에 끼워지도록 채널영역이 형성된 기둥형상의 게이트 기둥과, 상기 게이트 기둥의 외주에 형성된 게이트 절연막과 상기 게이트 절연막의 외주에 형성된 게이트 전극막을 가지고, 상기 게이트 전극막은 상기 게이트 기둥으로부터 상기 게이트 전극이 형성된 방향으로 복수의 층에 의해 형성되는 것을 특징으로 하는 반도체 장치이다.
또한, 반도체 기판과 상기 반도체 기판 상에 절연층을 개입시켜 형성된 불순물 확산 영역에 의해 적층 방향에 끼워지도록 채널 영역이 형성된 기둥형상의 게이트 기둥과, 상기 게이트 기둥의 외주측과 둘러싸도록 형성된 게이트 전극막과 상기 게이트 기둥과 상기 게이트 전극막의 사이에 형성된 게이트 절연막을 갖추어 상기게이트 전극막은, 상기 게이트 기둥을 주위방향에서 둘러싸도록 형성되는 제1의 전극막과 상기 제1의 전극막을 외주측으로부터 둘러싸도록 형성되는 제2의 전극막을 갖추는 것을 특징으로 하는 반도체 장치이다.
이것에 의해, 결정입경(결晶粒徑)을 효율적으로 게이트 기둥의 반경 방향으로 미세화 할 수 있어 더해지는 응력을 효과적으로 저감 할 수 있다. 또, 게이트절연막 측의 막을 효과적으로 응력 저감을 꾀하는 것으로 전기적 특성의 열화를 효율적으로 억제할 수 있다.
덧붙여 본 발명자들은 상기 특징에 근거하여 공지예를 조사했다. 그 결과, 예를 들면, 특개평5-251710호 공보 등에는 복수의 전극이 개시되고 있었다. 그러나, 본 형태는 플래쉬 메모리를 구성하는 각 전극이 개시되고 있는데 지나지 않고, 1개의 전극은 다층 구조로 되어 있지 않았다. 또, 특개평6-268173호공보에 종형 트랜지스터의 예가 개시되고 있었지만, 역시 단층의 전극이 개시되고 있는 것이었다.
도 l은 본 발명의 하나의 실시예의 반도체 장치의 단면 구조를 나타내는 모식도이다.
도 2는 본 발명의 하나의 실시예의 반도체 장치의 단면 구조를 나타내는 모식도이다.
도 3은 본 발명의 하나의 실시예의 반도체 장치의 단면 구조를 나타내는 모식도이다.
도 4는 본 발명의 하나의 실시예의 이온 주입에 관해서 설명하는 모식도이다.
도 5는 본 발명의 하나의 실시예의 반도체 장치의 단면 구조를 나타내는 모식도이다.
도 6은 본 발명의 하나의 실시예의 플로우를 나타내는 모식도이다.
도 7은 본 발명의 하나의 실시예의 반도체 장치의 단면 구조를 나타내는 모식도이다.
<도면의 간단한 부호설명>
1 : 실리콘 기판 11 : 횡형 트랜지스터
12 : 게이트 전극 13 : 게이트 산화막
14 : 소자 분리막 15 : 사이드 월
16 : 콘택트 17a, 17b : 하부 층간 절연막
21 : 종형 트랜지스터 22 : 게이트 전극
22a : 게이트 전극 상부 22b : 게이트 전극 하부
23 : 게이트 산화막 24 : 실리콘 타워
25, 25a, 25b : 배선 26 : 콘택트
27 : 상부 층간 절연막 28, 28b :.불순물 확산 영역
29 : 페디스털(臺座) 30 : 실리콘 산화막층
31 : 콘택트 32 : 상부배선
33 : 절연층
이하, 본 발명의 제1 실시예를 도 l에서 도 4를 이용해 나타낸다. 덧붙여 본 발명은, 본 명세서에 예시한 형태에 한정되는 것이 아니라, 주지기술 및 주지 기술이 된 기술에 근거하는 수정을 제한하는 것은 아니다.
우선, 도 l에 제1 실시예인 반도체 장치의 단면 구조를 나타낸다. 이 구조는 실리콘 기판(1) 상의 횡형 트랜지스터(11)와 그 상방에 배치된 종형 트랜지스터 (21)로 구성되어 있다. 횡형 트랜지스터(11)는 적어도 게이트 전극(12), 게이트산화막(13), 소자 분리막(14), 사이드 월(15), 콘택트(16), 하부 층간 절연막(17)을 구성요소로서 포함한다. 이 횡형 트랜지스터(11)는 현재 수없이 많이 양산되고 있는 일반 MOS트랜지스터와 동일한 것이 좋고, 각 구성요소에 관해서는 수없이 많은 재료, 프로세스나 구조의 제안이 되어 있지만 그 어느것을 이용하여도 좋다. 종형 트랜지스터(21)는, 적어도 게이트전극(22), 게이트 산화막(23), 실리콘 타원(24), 배선(25), 콘택트(26), 상부 층간 절연막(27), 페이스털(臺座, 29)로 구성된다.
우선, 게이트 전극(22)에 관해서 본 발명의 특징을 설명한다. 이 게이트 전극(22)의 재료는 도전성 향상을 위한 불순물을 함유한 실리콘막이 바람직하고, 그 밖에도 고온의 프로세스에도 안정되어 산화량이 적다. 실리콘 타워(24) 주변을 측면의 커버리지가 양호한 등의 이점을 가진다. 게이트 전극(22)은 게이트 산화막(23) 및 실리콘 타워(24) 주변을 둘러싸도록 형성된다. 이 구조 때문에 통상의 횡형 트랜지스터에 비해 종형 트랜지스터의 전기적 특성은 게이트 전극(22)의 응력의 영향을 매우 받기 쉬운 것이 발명자들의 연구의 결과 분명해졌다.
거기에서, 이 게이트 전극(22)은 분할하여 성막을 실시해, 다층 막 상태로 하는 것으로 막 응력의 저하를 도모하여, 종형 트랜지스터(21)의 특성 열화나 특성격차를 방지하는 것을 고안 했다. 즉, 게이트 전극(22)을 형성하는 경우에 분할하여 성막 하는 것으로써 게이트 전극(22)의 막 응력을 저하 시킬 수가 있으므로, 게이트 산화막(23)이나 실리콘 타워(24) 내의 채널부의 응력을 낮게 억제할 수가 있다. 전체의 막두께는 동일하여도 분할하여 성막을 실시하는 것으로 막 응력이 저하한다. 이것은 1회의 성막처리에 있어서의 막두께를 감소하는 것으로 결정입자가 작아지고, 이것에 수반해 응력이 감소했기 때문이라고 생각된다. 각각의 분할한 막의 계면에 있어서 미세하게 산화막이 존재하여 각 막의 결정이 계면에 있어서 명확하게 분할되어 있는 경우에 응력저감 효과를 가지는 것이 우리의 연구로 밝혀지고 있다. 따라서, 게이트 전극(22)의 실리콘막을 아모르 퍼스가 되는 성막조건으로 성막하는 경우에 있어서도, 각층마다 결정화시키면서 적층해 나가는 것이 바람직하다. 그렇지만 각층 모두 아모르 퍼스 상태인 채로 적층하는 경우에 있어서도, 계면에 산화막을 형성하는 것으로써 효과는 인정된다.
또, 게이트 전극(22)을 분할하여 성막하는 경우에 각 성막처리간에 다른 가공 프로세스를 실행해도 좋다. 예를 들어, 1층째의 성막과 2층째의 성막의 사이에 열처리나 에칭 등의 가공 프로세스가 도입되어도 좋고, 그 경우에는 1층째의 막의 표면이 근소하게 산화막이 형성되므로, 확실한 응력의 저하를 기대할 수 있다. 이상과 같이 게이트 전극(22)을 분할하여 성막하는 것으로 실리콘 타워(24) 내의 채널부나 실리콘 타워(24) 표면의 게이트 산화막(23)에 부하되는 응력을 저감 할 수 있으므로, 게이트 산화막(23) 중의 리크 전류의 저감이나 드레인 전류 특성의 열화 방지를 달성할 수 있다. 또, 게이트 전극(22)의 막 응력이 과대한 경우에는, 실리콘 타워(24)의 굵기가 격차진 경우에 실리콘 타워(24)내의 채널부의 응력이 크게 격차지고, 이것이 전기적 특성의 격차로 연결되는 것이 밝혀지고 있다. 그러나 본 실시예에 의하면, 게이트 전극(22)의 막 응력을 저감 할 수 있어 실리콘 타워(24)의 굵기가 격차질 경우에서도 전기적 특성의 변동(격차)을 최소한으로 억제 할 수있다.
이 게이트 전극(22)의 재료로서 텅스텐 실리사이드, 텅스텐, 텅스텐 나이트라이드(nitride), 몰리브덴, 몰리브덴 실리사이드, 몰리브덴 나이트라이드, 티탄 나이트라이드를 이용해도 좋고, 텅스텐, 몰리브덴의 경우에는 전극의 저저항화가 도모되는 이점을 가져서 텅스텐 실리사이드, 텅스텐 나이트라이드, 몰리브덴 실리사이드, 몰리브덴 나이트라이드, 티탄 나이트라이드의 경우에는 저저항화의 그 밖에 내산화성을 가진다고 하는 이점이 있다.
실리콘 타워(24)는 그 일부가 불순물 확산 영역(28a, 28b)으로 채널 영역(28c)을 사이에 두도록 구성되어 소스·드레인을 형성한다. 종형 트랜지스터를 p채널형 전계 효과 트랜지스터로 하는 경우에는 불순물 확산 영역(28a, 28b)의 불순물로서 붕소를 함유시키고, n채널형 전계 효과 트랜지스터로 하는 경우에는 링을 함유시키는 것이 바람직하다. 또, 배선(25a) 및 콘택트(26)에는 텅스텐이나 몰리브덴 등의 고융점 금속을 이용하면 내열성이나 저저항화의 관점에서 바람직하다.
본 실시예에 있어서의 반도체 장치의 제조 방법을 이하에 기술한다. 횡형 트랜지스터(11)는 통상의 MOSFET의 제조방법과 같은 수법을 이용해 게이트 전극(12), 게이트 산화막(13), 소자 분리막(14), 사이드 월(15)을 제작하여 그 상방에 콘택트(16), 하부 층간 절연막(17, 17b), 배선(25a, 25b)을 형성한다. 배선(25a, 25b)은 산화 실리콘, 혹은 질화 실리콘의 막을 사이에 성막 하는 것에 의해 각각 전기적으로 분리된다. 다음에 종형 트랜지스터(21)를 형성하기 위해서, 그 위에 산화 실리콘 혹은 질화 실리콘 등의 막을 성막 한 후, 실리콘 타워(24)의저부와 접촉하는 위치에 콘택트(26)를 형성하여 배선(25a)과 전기적인 접속을 실시한다. 그리고 그 위에 실리콘막을 퇴적시켜서 실리콘 타워(24)가 되는 부분을 남겨 에칭을 실시한다. 이때, 실리콘 타워(24)는 불순물의 도프에 관해서 고농도 불순물 도프층/저농도 불순물 도프층/고농도 불순물 도프층의 3층이 되도록 형성한다. 그 결과, 실리콘 타워(24)는 그 일부가 고농도 불순물 확산 영역(28a, 28b)으로 구성되어서 종형 트랜지스터(21)의 소스·드레인으로 한다. 더 한층 열산화 처리를 실시해, 실리콘 타워(24)의 표면에 게이트 산화막(23)을 형성한다.
이 후에 게이트 산화막(23), 게이트 전극(22)을 차례로 형성해 가지만. 이 처리법에 의존하여 게이트 전극(22)이 가지는 막 응력이 크게 변화하여 종형 트랜지스터의 성능에 큰 영향을 미친다. 우선 게이트 산화막(23)의 상방에 실리콘막을 퇴적시켜서 에칭하는 것으로 게이트 전극 하부(22a)를 얻는다. 한층 더 실리콘 타워(24) 자체를 마스크로서 에칭을 실시하여 페디스털(29)을 형성한다. 그리고, 이 페디스털(29)의 측면 및 게이트 전극 하부(22a)의 표면에 실리콘막을 퇴적시켜, 게이트 전극 상부(22b)를 얻는다. 게이트 전극 하부(22a), 게이트 전극 상부(22b) 모두 가공 정밀도의 관점으로부터 아모르 퍼스 상태, 혹은 미결정 상태로 성막하여, 다음의 어닐공정으로 결정화하는 것이 바람직하지만 결정화시에 성막수축에 의해 큰 응력이 발생하므로 주의가 필요하다. 통상, 응력의 관점에서의 고려를 하지 않는 경우에는 게이트 전극 하부(22a)를 성막 한 후에 게이트 전극 상부(22b)를 성막 할 때까지 온도 상승은 없기 때문에 결정화는 되지 않고 그 후의 고온 어닐시에 양자 모두 동시에 결정화하게 된다. 그 결정화때에는 게이트 전극 하부(22a)와 게이트 전극 상부(22b)에 걸치는 거대 결정입자가 성장하여 큰 응력이 발생한다. 그 경우에는 게이트 전극 하부(22a)와 게이트 전극 상부(22b)의 계면은 불명료가 되어 대소의 결정입자가 혼재한 일체의 막이 된다.
이 막 응력의 증대를 방지하기 위해서 본 실시예에서는 게이트 전극 하부(22a)의 성막 후에 어닐에 의한 결정화 처리를 실시한 후에 게이트 전극 상부(22b)를 성막한다. 이 처리에 의해, 도 1 등에 나타나듯이 게이트 전극 하부(22a)와 게이트 전극 상부(22b)의 경계면에 얇은 실리콘 산화막층(30)이 형성되어 있고, 또 게이트전극 하부(22a)와 게이트 전극 상부(22b)의 각각의 막내에서 결정입자가 독립하여 존재하여 연속하여 결정입자가 되지 않아서 이 때문에 게이트 전극(22)의 막 응력 저감이 가능해진다. 이 실리콘 산화막층(30)의 두께는 게이트전극 상부(22b)의 결정화시의 에피 성장을 저해하기 위하여 필요하므로 많은 원자층 이상 있으면 좋다. 또, 게이트 전극 하부(22b)와 게이트 전극 상부(22b)의 각 막의 성막시에, 각각의 막이 분할하여 수차례의 성막처리에 의해 형성되고 있어도 좋고 성막처리의 회수가 많은 편이 응력 저감 효과는 높아진다. 이 때, 분할하여 성막 한 각 막의 표면이 조금 산화되도록 하는 것으로, 결정입자가 각 막내에서 독립하여 성장하는 것으로 응력저감의 효과를 얻을 수 있다.
또, 게이트 전극 하부(22a)의 성막처리와 게이트 전극 상부 (22b)의 성막처리의 프로세스간에 결정화를 위한 어닐을 행하지 않는 경우에서도, 게이트 전극 하부(22a)의 성막처리와 게이트 전극 상부(22b)의 경계면에 실리콘 산화막층(30)을 마련하는 것으로 응력 저감을 실현할 수 있다. 즉, 실리콘 산화막층(30)의 존재에의해, 게이트 전극 하부(22a)와 게이트 전극 상부(22b)의 결정 성장이 각각 독립하여 진행하기 쉬워지기 때문에 결정입자가 작아지는 경향이 있어 이 때문에 막 응력은 감소한다. 상기의 게이트 전극 하부(22a)의 성막처리와 게이트 전극 상부(22b)의 성막 처리의 사이에 결정화를 위한 어닐을 행하는 경우에 비해, 그 응력 저감 효과는 작지만 공정수를 삭감하기 때문에 제품을 염가로 제조할 수 있는 이점이 있다.
이 게이트 전극 상부(22b)의 성막 후, 상부 층간 절연막(27)을 퇴적시켜서 콘택트(31), 상부 배선(32)을 차례로 형성한다.
이와 같이, 반도체 기판(예를 들면 실리콘 기판(1)) 상에 층간 절연막 등의 절연층을 개입시켜 형성된 불순물 확산 영역(28a, 28b)에 의해 적층 방향에 끼워지도록 채널 영역(28c)이 형성된 기둥형상의 게이트 기둥(예를 들면 실리콘 타워, 24)과, 그 게이트 기둥의 외주에 형성된 게이트 절연막(예를 들면 산화막이라도 좋고, 실리콘 산화막보다 고유전율막이라도 좋다)과, 상기 게이트 전극막의 외주에 형성된 게이트 전극막(22)을 가지며, 상기 게이트 전극막(22)은 상기 게이트 기둥으로부터 상기 게이트 전극이 형성된 방향으로 복수의 층에 의해 형성되는 것을 특징으로 한다.
또는, 반도체 기판 상에 절연층을 개입시켜 형성된 불순물 확산 영역(28a, 28b)에 의해 적층 방향에 끼워지도록 채널 영역(28c)이 형성된 게이트 기둥과, 그 게이트 기둥의 외주측과 둘러싸도록 형성된 게이트 전극막(22)과 상기 게이트 기둥과 상기 게이트 전극막의 사이에 형성된 게이트 절연막(23)을 갖추어 상기 게이트전극막(22)은 상기 게이트 기둥을 주변방향으로부터 둘러싸도록 형성되는 제1의 전극막(예를 들면, 게이트 전극 상부(22a))과 상기 제1의 전극막을 외주측으로부터 둘러싸도록 형성되는 제２의 전극막(예를 들면, 게이트 전극 하부(22b))을 갖추는 것을 특징으로 한다.
이것에 의해, 결정입경을 효율적으로 게이트 기둥의 반경 방향으로 미세화할 수 있어 더해지는 응력을 효과적으로 저감 할 수 있다. 또, 게이트 절연막측의 막을 효과적으로 응력 저감을 도모하는 것으로 전기적 특성의 열화를 효율적으로 억제할 수 있다.
또, 게이트전극의 구체적 구조로서는 이하와 같이 하는 것이 바람직하다.
예를 들면, 제1의 전극막은 상기 제2의 전극을 막보다 얇게 형성된다.
이것에 의해, 제1의 전극막의 게이트 기둥에의 응력 저감을 꾀할 수가 있다. 또, 외측이 상기 배선층에 연락하고 있는 경우, 콘택트 저항을 저감하여 고속 처리에 적합한 구조로 할 수가 있다.
게이트 전극막의 결정입경 관계로서 제1의 전극막의 입경은 제２의 전극막의 입경보다 작게 형성되는 것을 특징으로 한다. 이것에 의해, 게이트절연막에의 응력의 영향을 효과적으로 저감 할 수 있다.
덧붙여 예를 들면, 이 경우 모두 다결정 실리콘막일 수가 있다.
또, 상기 제1의 전극막과 상기 제２의 전극막은 다결정 실리콘막을 가질 수 있다.
또, 제1의 전극막은 다결정 실리콘막, 제２의 전극막은 금속 원소를 포함한도전성막인 것을 특징으로 한다. 예를 들면, 상기 도전성막이 W, Mo, Ti, TiN, WN, Ru 의 어느 것을 가지는 막일 수가 있다. 이것에 의해, 고속 처리에 적합한 고반도체 장치를 형성할 수가 있다.
또는, 상기 도전성막이 WSi, CoSi, NiSi, TiSi, RuSi의 어느 것을 가지는 막일 수가 있다. 이것에 의해, 효과적으로 저저항화를 꾀할 수가 있어 고속화 대응의 장치를 형성할 수 있다. 또, 산화를 억제할 수 있으므로 저저항 상태를 효과적으로 유지할 수가 있다.
복수층 게이트 구체적인 예로서는, 예를 들면, 제1의 전극막과 제２의 전극막의 사이에는 산화 실리콘이 형성되고 있다.
다른 복수층 게이트의 구체적인 예로서는, 게이트 전극을 폴리실리콘으로 형성하여, 이 폴리실리콘에 As, P, B, Ge, Ar이온의 어느 것을 주입하는 공정을 가질 수가 있다.
또, 다층 게이트의 하단에 대해서 보면 게이트전극막의 상기 기판측에 배선층(25b)이 형성되고 있다. 이 경우, 제1의 전극막의 예로 있는 게이트 전극 상부(22a)는 배선층(25b)과 떨어진 지점에 막의 단부가 위치하고, 제２의 전극막의 예로 있는 게이트 전극 하부(22b)는 배선층(25b)과 전기적으로 접속하도록 형성되는 것을 특징으로 한다. 이것에 의해, 게이트 전극막측으로의 응력을 억제하면서 양호한 콘택트를 도모할 수가 있다.
본 실시예에는 제1의 전극막은 상기 게이트 절연막에 대향하여 배치되어 있는 막인 예를 나타내고 있다.
또, 채널 영역(28c)의 입경은 제1의 전극막인 게이트 전극 상부(22a) 혹은 제２의 전극막인 게이트 전극 하부(22b)의 입경보다 크게 형성되는 것을 특징으로 한다. 이것에 의해, 채널의 전자 이동도를 크게 하면서 전극막으로부터 더해지는 응력을 저감 하는 것으로써, 고성능의 반도체 장치를 구성할 수가 있다. 예를 들면, 이 관계를 측정하는 경우에는 상기 채널 영역이 실리콘을 가지고 상기 제1의 전극이 실리콘을 가지는 경우, 적층방향의 단면도에 있어서 채널영역에 축방향(적층 방향)으로 선을 그어서 선상의 입계(粒界)와의 교점에 표시를 해 교점의 길이의 평균을 구한다. 동일하게 게이트 전극막에 대해서도 평균을 구하여 비교하도록 할 수가 있다.
또, 제조 방법으로서는 게이트 전극막은 게이트 기둥인 실리콘 타원(24)를 주변방향으로부터 둘러싸도록 아모르 퍼스 형상의 제1의 실리콘층을 형성하는 공정과, 상기 형성한 상기 실리콘층을 열처리 하는 공정과, 상기 제1의 전극층을 외주측에서 둘러싸도록 다결정의 제２의 실리콘층을 형성하는 공정과, 상기 제２의 전극층을 열처리 하는 공정을 갖추는 것이 바람직하다. 덧붙여 아모르 퍼스 실리콘은 미세입자 실리콘을 포함할 수도 있다.
덧붙여 게이트 전극을 폴리실리콘으로 형성하여 이 폴리 실리콘에 As, P, B, Ce, Ar 이온의 어느것을 주입하는 공정을 가질 수가 있다.
다음에 본 발명의 제２의 실시예를 도 2 부터 도 3을 이용해 나타낸다. 기본적으로는 상기 도 1의 실시예의 설명에서 이용한 형태를 갖출 수가 있다. 본 실시예는 게이트 전극(22)에 비스듬히 이온 주입 처리를 실시하는 것으로 응력을 저하 시키는 것이다. 더욱이, 게이트 전극 하부(22b)의 결정화를 행하지 않고, 게이트 전극 상부(22b)를 성막한다. 그리고, 결정화 어닐을 실시하는 것으로 고응력 상태로 한다. 이 후, 도 3에 나타나는 바와 같이, 웨이퍼를 회전시키면서 웨이퍼 상방 경사 방향에서 이온을 주입한다. 도 4에는 이온 주입에 의한 응력 저감 효과를 나타냈다. 동도는 1OOnm 두께의 실리콘 나이트라이드막에 Ge이온을 주입한 것이지만 막두께의 1/2 이상의 깊이에의 이온 주입에 의해 대폭적인 응력 저하를 실현된 것을 알수 있다. 게이트 전극을 구성하는 폴리 실리콘에 이온 주입을 실시해도 동일한 효과를 얻을 수 있다. 덧붙여 이온 주입 깊이를 너무 깊게 하면 게이트 산화막에 손상을 주어 리크 전류 등의 원인이 되기 때문에 게이트 산화막에 주입 이온이 도달하지 않는 범위에서 깊게 주입하는 것이 중요하다. 이온 주입에 의해 게이트 전극(22)의 막 응력이 1/5 이하로 저하하고, 그 후의 어닐에 의해 약간의 응력 상승은 있는 것으로 저응력이 유지된다. 이온 주입에 의해 실리콘 원자의 결합을 절단시키기 때문에 응력 저하 효과를 가진다고 생각된다. 주입하는 이온종으로서는 무거운 원소의 편이 유효하고, 특히 비소, 인. 붕소, 실리콘, 게르마늄, 아르곤, 안티몬은 디바이스 특성에 영향을 주기 어렵기 때문에 유효하다. 도스(dose)양은 실리콘 결정중에 주입원자의 최대 농도가 1 X1019개/㎤로부터 1×I021개/㎤의 범위가 되도록 설정되는 것이 바람직하다. 또, 이온 주입 시에 주입된 이온이 게이트 산화막(23)까지 도달하지 않게 가속 전압을 설정하는 것이 필요하다. 이 이온 주입에 의한 응력 저감은 본 발명의 제1의 실시예와 조합하여 이용하면 한층 더 효과적이고, 구체적으로는 게이트 전극 하부(22a)를 성막하여 어닐에 의해 결정화 시킨 후, 이온 주입 처리를 실시하여 한층 더 게이트 전극 상부(22b)의 성막, 어닐, 이온주입을 실시해도 좋다.
이상의 처리에 의해, 실리콘 타워(24)나 게이트 산화막(23)이 게이트 전극(22)으로 부터 받는 힘을 작게 할 수가 있기 때문에, 게이트 산화막(23)중의 리크 전류의 저감이나 드레인 전류 특성의 열화 방지를 달성할 수 있다. 또, 실리콘 타워(24)의 굵기가 격차진 경우에서도 전기적 특성의 변동을 최소한으로 억제할 수가 있다. 한층 더 본 실시예에서는 어닐의 회수를 줄일 수가 있어 저응력화를 위해서 단(短)TAT의 이온 주입 처리를 이용하는 것으로부터 칩을 염가로 제조하는 것이 가능해진다.
다음으로 본 발명의 제３ 실시예를 도 5를 이용해 나타낸다. 기본적으로는 도 1에 나타낸 실시 예의 형태를 갖출 수가 있다. 본 실시예는 그 제조 공정에 특징을 가진다. 횡형 트랜지스터(11), 실리콘 타워(24)의 제조를 실시하여, 실리콘 타워(24)의 표면에 게이트 산화막(23)을 형성하는 부분까지는 제1의 실시예와 같은 제조 방법이다. 이 후에, 도 6에 플로차트로 기재한 것처럼, 본 실시예에서는 게이트 산화막(23)의 형성, 게이트 전극 하부(22b)의 성막, 페디스털(29)의 형성, 게이트 전극 상부(22b)의 형성과 공정이 계속되지만, 게이트 전극 하부(22a)의 성막과 게이트 전극 상부(22b)의 성막의 프로세스의 사이에는 결정화 어닐 처리를 넣지 않고 게이트 전극 상부(22b)의 성막 후에 상부 층간 절연막(27)을 성막 하여서, 그 후에 결정화를 위한 어닐을 실시하는 것을 특징으로한다. 이것에 의해, 결정화 어닐에 있어서 게이트 전극(22)이 수축할 때에 상부 층간 절연막(27)과 게이트 전극(22)이 접착되고 있기 때문에 상부 층간 절연막(27)이 수축력을 부담하여, 실리콘 타워(24)나 게이트 산화막(23)이 게이트 전극(22)으로부터 받는 힘을 작게 할 수가 있다. 또, 이 방법을 제1, 제２의 실시예와 조합하는 것에 의해 한층 더 응력의 저감이 도모되고, 더욱 더 유효하다.
본 실시예를 적용한 디바이스의 단면을 투과형 전자현미경으로 관찰하면 게이트 전극(22)에는, 게이트 전극 하부(22a), 게이트 전극 상부(22b)에 걸치는 거대 결정입자를 포함한 다결정이 관찰되어 게이트 전극(22)의 표면에는 게이트 전극(22)이 산화되어 생성한 실리콘 산화막(30)이 상부 층간 절연막(27)과는 별도로 관찰된다. 이것은 상부 층간 절연막(27)중의 산소가 확산하여 게이트 전극(22) 표면이 산화 된 것이다. 이상의 실시예에 의해, 게이트 산화막(23)중의 리크 전류의 저감이나 드레인 전류 특성의 열화 방지를 달성할 수 있다. 또, 실리콘 타워(24)의 굵기가 격차진 경우에서도 전기적 특성의 변동(격차)을 최소한으로 억제할 수가 있다. 또, 공정수는 가장 짧게 할 수 있으므로 효과는 제1, 제２의 실시예보다는 약간 뒤떨어지지만 칩을 가장 염가로 제조할 수가 있다고 하는 이점을 가진다.
덧붙여 본 실시예에서는 SRAM의 구조를 고려하여 횡형 트랜지스터와 종형 트랜지스터를 조합했을 경우에 관하여 말했지만, 도 7에 다른 실시 예의 형태의 개요를 나타낸다. 기본적으로는 도 l의 실시예로 나타낸 형태를 가질 수가 있다. 본 실시예는 다층 게이트 전극의 상단(上端)에 대해서 보면 제1의 전극막의 단부는 제２의 전극막의 단부보다 상기 반도체 기판으로부터 멀어지도록 형성되는 것을 특징으로 한다. 덧붙여 제1의 전극막은 도와 같이 게이트 절연막에 대향해 배치되고 있는 막인 것이 바람직하다. 이것에 의해, 게이트 절연막의 상부는 그것보다 아래의 영역보다 얇게 형성되는 영역을 가지는 것으로, 게이트 절연막에 더해지는 상단부의 응력을 저하 시킬 수가 있다. 예를 들면, 상기 상방의 불순물 영역과 채널 영역의 경계보다 불순물 영역 측에 제２의 전극의 상단이 위치 하도록 형성된다. 또, 예를 들면 상기 제1의 전극막의 상단과 상기 제２의 전극막의 상단은 상기 게이트전극막의 두께 이상의 차이가 형성되어 있다. 또, 본 형태는 실리콘 기판의 에칭 가공이나 실리콘 기판 상에 실리콘을 에피택셜 성장시켜서 실리콘 타워를 작성한 경우에도 동일하게 유효하다.
제품 수율의 저하나 성능 열화를 방지할 수 있고, 혹은 칩의 고집적화와 고성능화할 수 있는 반도체 장치를 제공할 수가 있다.

Claims (10)

  1. 반도체 기판과
    상기 반도체 기판 상에 절연층을 개입시켜 형성된, 불순물 확산 영역에 의해 적층 방향에 끼워지도록 채널 영역이 형성된 기둥형상의 게이트 기둥과,
    상기 게이트 기둥의 외주에 형성된 게이트 절연막과,
    상기 게이트 절연막의 외주에 형성된 게이트 전극막을 가지고,
    상기 게이트 전극막은, 상기 게이트 기둥으로부터 상기 게이트 전극이 형성된 방향으로 복수의 층에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판과,
    상기 반도체 기판 상에 절연층을 개입시켜 형성된, 불순물 확산영역에 의해 적층 방향에 끼워지도록 채널 영역이 형성된 기둥형상의 게이트 기둥과,
    상기 게이트 기둥의 외주측으로 둘러싸도록 형성된 게이트 전극막과,
    상기 게이트 기둥과 상기 게이트 전극의 사이에 형성된 게이트 절연막을 구비하여,
    상기 게이트 전극막은, 상기 게이트 기둥을 주변방향으로부터 둘러싸도록 형성되는 제1의 전극막과 상기 제1의 전극막을 외주측으로부터 둘러싸도록 형성되는 제２의 전극막을 갖추는 것을 특징으로 하는 반도체 장치.
  3. 청구항 1에 있어서,
    상기 게이트 전극막의 상기 기판측에 배선층이 형성되고,
    상기 게이트 전극막은 제1의 전극막과 상기 제1의 전극막의 외주측에 형성되는 제２의 전극막을 가지며,
    상기 제1의 전극막은 상기 배선층과 떨어진 지점에 막의 단부가 위치하며, 상기 제２의 전극막은 상기 배선층과 전기적으로 접속하도록 형성되는 것을 특징으로 하는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 게이트전극막은 제1의 전극막과 상기 제1의 전극막의 외주측에 형성되는 제２의 전극막을 가지고,
    상기 제1의 전극막의 단부(端部)는 상기 제２의 전극막의 단부보다 상기 반도체 기판으로부터 멀어지도록 형성되는 것을 특징으로 하는 반도체 장치.
  5. 청구항 2에 있어서,
    상기 제1의 전극막은 상기 제2의 전극막보다 얇게 형성되는 것을 특징으로 하는 반도체 장치.
  6. 청구항 2에 있어서,
    상기 제1의 전극막의 입경은 상기 제2의 전극막의 입경보다 작게 형성되는것을 특징으로 하는 반도체 장치.
  7. 청구항 2에 있어서,
    상기 제1의 전극막과 상기 제2의 전극막은 다결정 실리콘막을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 청구항 2에 있어서,
    상기 제1의 전극막은 다결정 실리콘막, 상기 제２의 전극막은 금속 원소를 포함하는 도전성막인 것을 특징으로 하는 반도체 장치.
  9. 청구항 2에 있어서,
    상기 채널 영역의 입경은 상기 제1의 전극막 혹은 상기 제２의 전극막의 입경보다 크게 형성되는 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판 상에 절연층을 개입시켜 불순물 확산영역에 의해 적층 방향에 끼워지도록 채널영역이 형성된 기둥형상의 게이트 기둥을 형성하는 공정과,
    상기 게이트 기둥의 외주측을 둘러싸도록 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막의 외주측을 둘러싸도록 게이트 전극막을 형성하는 공정을 가지고,
    상기 게이트 전극막은 상기 게이트 기둥을 주변방향으로부터 둘러싸도록 아모르 퍼스 형상의 제1의 실리콘층을 형성하는 공정과, 상기 형성한 상기 실리콘층을 열처리 하는 공정과, 상기 제1의 전극층을 외주측으로부터 둘러싸도록 다결정의 제２의 실리콘층을 형성하는 공정과, 상기 제２의 전극층을 열처리 하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
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