KR100588422B1

KR100588422B1 - 강유전성 동적 램

Info

Publication number: KR100588422B1
Application number: KR1020007003994A
Authority: KR
Inventors: 마초-핑; 한진-핑
Original assignee: 예일 유니버시티
Priority date: 1997-10-14
Filing date: 1998-10-05
Publication date: 2006-06-09
Also published as: KR20010024499A; EP1023732A4; WO1999019878A1; US6067244A; EP1023732A1

Abstract

본 발명에 따른 메모리는 메모리 셀―여기서 메모리 셀 각각은 메모리 소자로서 강유전성(ferroelectric) 전계 효과 트랜지스터(FET)를 각각 포함함― 어레이(20); 및 강유전성 트랜지스터의 소스와 드레인 사이의 도전율 (conductivity)을 감지함으로써 각 셀 내에 저장된 데이터를 판독하고, 저장된 데이터를 리프레시(refresh)하도록 메모리 셀 어레이에 연결되는 감지 및 리프레시 회로(sense and refresh circuitry)를 포함한다.

동적 램, 강유전성, 리프레시, 감지 증폭기, 도전율

Description

강유전성 동적 램 {A FERROELECTRIC DYNAMIC RANDOM ACCESS MEMORY}

본 발명은 동적 램(Dynamic Random Access Memory; DRAM)에 관한 것이다.

램(RAM)은 일반적으로 2 종류, 즉 정적인 것(static)과 동적인 것(dynamic)으로 분류된다. 2 종류의 램 모두는 어드레스 지정 가능한 셀(cell)의 배열(array)로 구성되며, 각각 하나의 셀이 1비트의 정보(또는 다중 비트의 정보)를 저장한다. 정적 램(SRAM)에서, 셀 내의 저장 단위는 통상적으로 쌍안정 플립-플롭(bi-stable flip-flop)이며, 플립-플롭의 저장 상태는 상기 셀이 0 또는 1을 저장하는지의 여부를 나타낸다. 동적 램(DRAM)에서, 저장 단위는 통상적으로 집적회로 커패시터이며, 커패시터 상의 충전은 상기 저장된 값이 0 또는 1인지를 나타낸다. 하지만, DRAM의 경우, 커패시터가 점차로 방전되므로 (보다 최근에는 DRAM의 리프레시 시간이 수백 밀리초 정도 및 심지어 수초 정도로 증가되었지만) 수 밀리초마다 빈번하게 상기 저장된 데이터를 "리프레시(refresh)"할 필요가 있다. 리프레시 동작은 상기 셀 내의 값을 먼저 판독하고 이후 상기 값을 다시 기록함으로써 수행된다. 이것은 상기 어레이 내의 모든 셀에 대해 수행되며, 통상적으로 복잡한 제어 회로를 필요로 한다.

1970년대 초반에 도입된 최초의 DRAM 셀은 4개의 트랜지스터를 포함하였다. 이후, 3-트랜지스터 DRAM 셀이 도입되어, 상기 셀의 크기는 더욱 줄어들고 메모리 집적도는 더욱 커졌다. 이내, 1-트랜지스터/1-커패시터 셀이 도입되어, 소형 셀 크기뿐만 아니라 간단하기 때문에 가장 경쟁력 있으며 산업계 표준이 되었다. 수년 뒤에, 4K, 16K, 64K, 및 256K DRAM 세대를 거치면서 트랜지스터 및 커패시터 크기를 모두 축소시킴으로써 상기 셀 크기는 줄어들었으며, 커패시터의 간단한 구조 때문에 트랜지스터보다 커패시터를 축소하는 것이 더욱 용이해졌다. 하지만, 1980년대 중반 1Mb DRAM 세대가 출발되면서, 상기 커패시터가 주어진 셀 크기에 대해 할당된 "실제(real-estate)" 영역 내에 이루어지는 보다 복잡한 3-차원 구조로 가정되었기 때문에 상황은 반전되었다. 기술개발 노력 및 제조 가격을 포함하여 상기 DRAM의 가장 비용이 많이 드는 부분이 상기 커패시터이며, 예측 가능한 장래에도 계속될 것이라고 보는 것이 확실하다. 커패시터 없이 이루어질 수 있는 신규 DRAM 셀의 설계가 채택되지 않으면, 상기 커패시터는 비율에 따라 DRAM의 일부 라인을 계속해서 축소하는 것에 대해 중요 역할(show stopper)을 할 것이다.

본 발명은 저장 유닛으로 강유전성 모스(MOS) 트랜지스터를 사용하는 신규 DRAM 셀 설계에 관한 것이다. 이러한 신규 DRAM은 FErroelectric DRAM의 약어인 FEDRAM으로 불린다. FEDRAM 셀은 1-트랜지스터/1-커패시터 셀 내의 커패시터를 제거한 것으로, 상기 셀의 트랜지스터에서 게이트 유전체를 약간 변형시킨 것이다. 이 소자에 대한 데이터 유지 시간은 비휘발성 메모리용의 유지 시간, 예를 들어 몇 분 또는 몇 일 정도에 비해 짧다. 하지만, 이러한 한계는 FEDRAM 칩 내에 적합한 리프레시 회로를 추가함으로써 용이하게 극복된다.

통상적으로, 본 발명은 메모리 셀―여기서 메모리 셀 각각은 메모리 소자로서 강유전성(ferroelectric) 전계 효과 트랜지스터(FET)를 각각 포함함― 어레이; 및 상기 강유전성 트랜지스터의 소스와 드레인 사이의 도전율(conductivity)을 감지함으로써 각 셀 내에 저장된 데이터를 판독하고, 상기 저장된 데이터를 리프레시(refresh)하도록 상기 메모리 셀 어레이에 연결되는 감지 및 리프레시 회로(sense and refresh circuitry)를 포함하는 메모리라는 특징이 있다.

바람직한 실시예에서, 상기 감지 및 리프레시 회로가 상기 메모리 셀 어레이 내의 저장 데이터를 주기적으로 리프레시하도록 프로그램된다. 이것이 이루어지는 한 방법은 상기 감지 및 리프레시 회로가 상기 메모리 셀 중에서 선택된 셀 내에 저장된 데이터를 주기적으로 감지하며, 상기 선택된 메모리 셀 내의 상기 감지된 데이터가 임계값 이하로 감쇠하는 경우 상기 선택된 메모리 셀 내에 저장된 데이터를 자동으로 리프레시하도록 프로그램된다. 또한, 상기 메모리 셀 어레이 내의 메모리 셀 각각이 해당 메모리 셀 내의 강유전성 FET에 연결되는 선택 트랜지스터를 추가로 포함한다. 각각의 메모리 셀에서, 상기 선택 트랜지스터가 해당 메모리 셀 내의 강유전성 FET의 게이트에 연결하거나, 또는 해당 메모리 셀 내의 강유전성 FET의 소스 및 드레인 중 하나에 연결된다. 또한, 각각의 메모리 셀에서, 상기 강유전성 트랜지스터가 강유전성 재료로 이루어지는 게이트 유전체(gate dielectric)를 포함한다. 또한 강유전성 트랜지스터가 스택 구조를 형성하도록 하나 이상의 추가 유전층을 포함할 수 있다.

통상적으로, 본 발명은 동적 램(DRAM)에 있어서, 메모리 셀―여기서 메모리 셀 각각은 메모리 소자로서 강유전성(ferroelectric) 전계 효과 트랜지스터(FET)를 각각 포함함― 어레이를 포함하며, 대응 강유전성 FET의 소스와 드레인 사이의 도전율을 감지함으로써 임의로 주어진 메모리 셀 내의 저장된 값을 결정하는 동적 램인 것을 다른 특징으로 한다.

FEDRAM 셀은 종래의 DRAM 셀에 비해 기타 중요한 장점을 갖는다. 상기 FEDRAM 셀이 저장 커패시터를 필요로 하지 않기 때문에, FEDRAM 셀의 크기는 종래의 DRAM 셀보다 본질적으로 작다. 따라서, 보다 높은 메모리 집적도가 주어진 집적 기본 규칙으로 달성될 수 있다. 또한, FEDRAM 셀에서 상기 커패시터를 제거하면 셀의 크기를 추가적으로 축소하는 것이 종래의 DRAM 셀에 비해 매우 용이해진다. 또한, FEDRAM 셀 내의 프로그램 속도는 강유전성 박막의 스위칭 시간에 의해 한정되므로, 프로그램 속도는 예를 들어, 1ns 이하로 매우 빠를 수 있다; 종래 DRAM 셀의 프로그램 속도는 저장 커패시터의 충전 시간에 의해 늦어진다.

다른 장점으로는 판독 속도가 저장 커패시터의 제거로 인해 향상된다는 점이다. 종래의 DRAM에 비해 상기 FEDRAM 셀의 유지 시간이 보다 장시간이기 때문에, 예를 들어, 종래의 DRAM은 몇 초 정도지만 FEDRAM은 몇 분 또는 몇 일 정도이므로, 보다 장시간의 리프레시 간격이 허용될 수 있다. 또한, 상기 저장 커패시터의 제거 및 상기 리프레시 필요성의 감소 때문에 전력 소비가 줄어든다.

FEDRAM은 종래의 노력들로부터 메모리 어레이 내에 강유전성(FE) 트랜지스터를 사용하기까지 상이한 방법을 합리적으로 나타낸다. 다른 사람들에 의해 추구되 어 온 방법은 실제 "비휘발성" FE 트랜지스터를 개발하는 것이다. 하지만 이러한 방법은 실제로 상업적 성공을 거두는 것과는 거리가 멀다. 본 발명은 리프레시 동작에 따라 FE 메모리 트랜지스터와 연관된 문제를 해결한다. 개념적으로 및 동작적으로, 본 출원의 FEDRAM 및 "비휘발성" FE 트랜지스터 메모리 사이의 주요한 차이점은 개발자들의 실질적 노력의 성과가 눈에 띠지 않는다는 것이다. 이러한 차이점은 이하 요약된다.

상기 "비휘발성" FE 메모리 트랜지스터는 매우 긴 메모리 유지 시간(통상적으로 수 년)을 요구하며, 상기 FEDRAM 셀은 단지 보다 짧은 유지 시간(몇 초 정도면 충분함)을 요구한다.

매우 엄격한 "비휘발성" 요구 때문에, 실제로 누설 전류는 "비휘발성" 메모리 셀의 상부 또는 하부 인터페이스를 따라, 또는 상기 FE 필름 자체 내부에 허용될 수 없다. 따라서, 아무도 실제 "비휘발성" FE 메모리 트랜지스터를 권하지 않고, 제조하는 것이 매우 어렵다. 이와는 대조적으로, 상기 FEDRAM은 자신의 리프레시 능력에 기인하여 상당량의 게이트 누설 전류를 허용할 수 있고, 따라서 매우 용이하게 제조될 수 있다.

상기 "비휘발성" FE 메모리 트랜지스터는 내부 분극에 의해 유도될 수 있는 이온 전류 또는 기타 전하 운반 기구가 실질적으로 없도록 거의 결함이 없는 FE 필름을 필요로 한다. 다른 점에서, 약간의 전류가 있다고 해도, FE 필름 내의 전하 이동은 메모리 손상 및 회로 고장을 일으킬 수 있다. 이와는 대조적으로, FEDRAM은 회로 내의 메모리 셀의 동적 특성 및 리프레시 동작을 이용하기 때문에 이러한 전류를 허용할 수 있다.

상기 "비휘발성" 셀은 다른 셀의 프로그래밍 또는 판독에 기인하는 상당한 왜란(disturbance)을 허용할 수 없지만, 상기 FEDRAM 셀은 (구축된 리프레시 동작에 기인하여 그만큼 더) 보다 큰 왜란을 허용하며, 따라서, 상기 FEDRAM 셀은 회로 설계 및 구조에 대해 보다 여유가 있다.

본 발명의 기타 장점 및 특징이 이하 바람직한 실시예 및 첨부되는 청구범위로부터 명백해질 것이다.

도 1a 내지 도 1 c는 게이트 유전체로서 강유전성 필름을 포함하는 3가지 인핸스먼트형(enhancement-mode) 모스 소자를 예시하는 도면.

도 1a는 게이트 유전체가 강유전성(FE) 필름인 FEDRAM 셀을 개략적으로 예시하는 단면도.

도 1b는 게이트 유전체가 초박막 버퍼 유전층(d1)의 상부에 강유전성(FE) 필름을 포함하는 FEDRAM 셀을 개략적으로 예시하는 단면도.

도 1c는 게이트 유전체가 2개의 초박막 버퍼 유전층(d1, d2) 사이에 삽입되는 강유전성(FE) 필름을 포함하는 FEDRAM 셀을 개략적으로 예시하는 단면도.

도 2a는 FEDRAM 셀이 "0"인 상태를 예시하는 도면.

도 2b는 FEDRAM 셀이 "1"인 상태를 예시하는 도면.

도 3a 내지 도 3c는 도 1a 내지 도 1c에 도시된 인핸스먼트형 소자와 대조되는 디플리션형(depletion-mode) 모스 소자를 예시하는 도면.

도 4는 질화물/실리콘 기판 상의 SBT의 XRD 패턴을 예시하는 도면.

도 5는 FEDRAM 게이트 커패시터 상에서 측정되는 P-E 루프를 예시하는 도면.

도 6은 히스테리시스(hysteresis)를 보여주는 FEDRAM 게이트 커패시터의 C-V 곡선을 예시하는 도면.

도 7은 다양한 펄스 폭을 갖는 전압 펄스들을 인가한 이후의 FEDRAM 게이트 커패시터의 0 바이어스 정전용량을 도시하는 도면.

도 8은 사이클 수의 함수로서, 평탄대역(flatband) 근처에서 측정되는 C-V 메모리 창을 도시하는 도면.

도 9는 FEDRAM 게이트 커패시터 상에서 측정되는 I-V 특성을 도시하는 도면.

도 10은 FEDRAM 게이트 커패시터의 유지(retention) 특성을 도시하는 도면.

도 11은 4개의 메모리 셀들을 포함하는 간단한 FEDRAM 회로를 예시하는 도면.

도 12는 간단한 감지 증폭기 및 리프레시 전압 발생 회로를 예시하는 도면.

도 13은 CMOS 인버터 감지 증폭기 회로를 예시하는 도면.

도 14는 선택 트랜지스터를 구비하는 메모리 셀의 회로도.

도 15는 선택 트랜지스터를 사용하는 대안적인 메모리 셀 설계를 예시하는 도면.

도 16은 FEDRAM을 사용하는 NAND 메모리 어레이에 대한 2개의 셀 컬럼(cell column)을 예시하는 도면.

신규 FEDRAM 셀은 게이트 유전체용 강유전성(FE) 필름을 사용하며 데이터 저장 소자 및 판독 소자 모두로 작용하는 전계-효과 트랜지스터(FET) 구조를 포함한다. 데이터 저장은 강유전성 필름 내의 분극(polarization)을 유도함으로써 달성된다. 이 분극은 FET의 도전 채널의 도전율을 번갈아 변화시키며, 상기 도전율은 상기 저장된 데이터를 판독하고자 하는 경우 감지될 수 있다. 상기 저장된 데이터의 유한한 유지 시간 때문에, 리프레시 동작은 모든 DRAM의 경우에서처럼 상기 메모리를 유지시키기 위해 포함된다.

FEDRAM 트랜지스터 구조 및 그 동작 원리

도 1a 내지 도 1c에 도시된 바와 같이, FEDRAM 트랜지스터 구조는 게이트 산화물이 강유전성 필름(10)(도 1a 참조)으로 대체되는 것을 제외하면 MOSFET(Metal -Oxide-Semiconductor Field-Effect Transistor)의 구조와 유사하다. 다른 면으로, 상기 FEDRAM 트랜지스터 구조는 종래의 MOSFET과 유사하다. 도 1a 내지 도 1c에 도시된 FEDRAM 트랜지스터 구조는 p형 기판(12) 상에 집적되는 인핸스먼트형 FET이다. 이들은 소스 콘택(16) 및 소스 단자(18)를 구비하는 소스 영역(14); 드레인 콘택(22) 및 드레인 단자(24)를 구비하는 드레인 영역(20); 및 상기 FE 필름(10) 상부에 게이트 단자(13)를 구비한 게이트 콘택(11)을 포함한다.

도 1b 및 도 1c에 도시된 실시예에서, 게이트 산화물은 강유전성 필름(10)에 다른 유전층(d1)을 더한 것을 포함하는 유전체 스택(dielectric stack)(도 1b 참 조)이거나, 또는 강유전성 필름(10)에 2개의 다른 유전층(d1, d2)을 더한 것을 포함하는 유전체 스택(도 1c 참조)이다. 이 모든 구성에서, d1 및 d2 모두는 충분히 얇아서(예를 들어, 10nm 미만) 이들이 상당량의 게이트 전압을 떨어뜨리지 않고, 상당한 누설 전류가 이들을 통해 흐를 수 있다.

FEDRAM의 동작 원리는 다음과 같다. 강유전성 필름이 도 2a에 도시된 바와 같이 초기 분극을 갖고, 드레인 전류로 불리는 소스 대 드레인 전류는 오프(즉, 실질적으로 0)된 것으로 가정한다. 상기 FE 필름의 분극은 실리콘 도전 채널 내의 반전층의 형성을 방지하며, 따라서, 소스 및 드레인 사이의 전류 유동을 방지한다. 드레인 전류가 거의 0이기 때문에, 이것은 "0" 상태로 정의될 수 있다.

충분한 크기 및 구간을 갖는 양(+)의 게이트 전압을 인가하는 경우, 강유전성 필름의 분극은 도 2b에 도시된 바와 같이 그 분극이 반전된다. 이러한 분극은 충분히 큰 경우 반도체 표면에서 반전층을 유도하고, 상당한 드레인 전류가 유동될 것이다. 이것은 드레인 전류가 상당해지기 때문에 "1" 상태로 불릴 수 있다. 따라서, 상기 게이트에 양의 펄스를 인가함으로써, 상기 FEDRAM이 "0"인 상태에서 "1"인 상태로 전환이 가능하다. 마찬가지로, 상기 게이트에 음(-)의 펄스를 인가함으로써 "1"인 상태에서 "0"인 상태로 전환할 수 있다.

FEDRAM 셀 각각의 메모리 내용은 0인 게이트 전압에서 또는 다른 소정 게이트 전압에서 드레인 전류를 판독함으로써 감지된다.

상기 기술된 바와 같이, 도 1a 내지 도 1c에 도시된 FEDRAM 소자는 인핸스먼트형 트랜지스터에 기초한다. 또한 동일한 목적을 달성하기 위해 도 3a 내지 도 3c에 도시된 바와 같이 디플리션형 트랜지스터를 제조할 수 있다. 형성되는 소자 재료는 p형 기판의 상부에 또는 절연체의 상부에 형성되는 n형 반도체이다. 동작 원리는 상기 소자가 보통은 전도 상태에 있고 상기 게이트에 적합한 전압을 인가함으로써 오프 상태로 바뀌는 점을 제외하면 상기 기술한 점과 유사하다.

도 1 및 도 3에 제시된 3개의 대안적인 유전체 구조는 각각 단점뿐만 아니라 장점을 갖는다. 도 1a 및 도 3a의 유전체 구조(즉, d1=d2=0)는 프로그래밍을 위해 최소한의 게이트 펄스를 요구하지만, 강유전성 필름을 증착하는 동안 반도체 기판 상에 음(-)의 산화물이 형성되는 것을 피하기 어렵기 때문에 제조하는 것이 가장 어렵다. 상기 강유전성 필름 및 상기 기본적인 반도체 사이에 버퍼층이 없다면, 강유전성 필름 및 반도체 내의 소자들 사이의 내부-확산을 피하는 것이 또한 어렵고, 이것은 FEDRAM의 강유전성 특성 또는 트랜지스터 특성(또는 양자 모두)을 감소시킬 수 있다.

도 1b 및 도 3b에 도시된 게이트 유전체 구조는 최소한 다음과 같은 요구 사항을 만족시키는 d1 재료에 대한 넓은 선택 범위를 허용한다: (ⅰ) d1은 상기 반도체 및 강유전성 필름 사이의 내부 확산에 대해 양호한 장벽이어야 한다; (ⅱ) d1은 상기 기본적인 반도체와 양호한 전기적 인터페이스를 형성하여야 한다; 및 (ⅲ) d1은 게이트 전압의 일부를 너무 크게 떨어뜨리지 않아야 한다. 하지만, 도 1a 또는 도 3a에 도시된 구조와 비교하면, 도 1b 또는 도 3b에 도시된 게이트 유전체 구조는 d1에 대한 전압 강하 때문에 프로그래밍을 위해서 큰 게이트 전압 펄스를 필요로 하지만, 보다 큰 공정 허용도를 제공하며, 보다 제조가 용이하다.

마찬가지로, 도 1c 또는 도 3c에 도시된 게이트 유전체 구조는 프로그래밍을 위해 보다 큰 게이트 전압 펄스를 필요로 하지만, 가장 큰 유지 시간을 갖는다.

실험 결과

상기 소자들의 가동성을 확인하도록 몇 가지 실험을 수행하였다. 결과는 이하 제시 및 기술된다.

상기 FEDRAM의 가능성(feasibility)을 테스트하기 위해 강유전성 게이트 스택이 실리콘 상에 이루어진다. 상기 게이트 스택 테스트 구조(FEDRAM 게이트로 불림)는 강유전성 SrBi₂Ta₂O₉(SBT) 필름 상에 증착되는 Au 게이트 전극을 포함하며, 상기 강유전성 SrBi₂Ta₂O₉(SBT) 필름은 n형 실리콘 기판 상의 초박막(예를 들어, 두께가 ∼3 nm) 실리콘 옥시니트라이드(oxynitride) 층 상에 증착된다. 상기 실리콘 옥시니트라이드 층은 잘 알려져 있으며 종래 기술에 기재된 분사 증기 증착(jet-vapor deposition; JVD) 공정에 의해 미리 세척된 n형 실리콘 기판 상에 증착된다. 예를 들면, M, Khare et al., VLSI Technology Digest of Technical Papers, p. 51(1997년); Xiewen Wang et al., "Highly Relaible Silicon Nitride Thin Films Made by Jet Vapor Deposition", Jpn. J. Appl. Phys. Vol. 34, pp. 956∼958(1995년); T. P. Ma. "Making SiN Film a Viable Gate Dielectric", IEEE Transactions on Electron Devices, Vol. 45, No. 3, p. 680(1998년); 및 "Method and Apparatus for the Deposition of Solid Films of a Material from a Jet Stream Entraining the Gaseous Phase of Said Material"이라는 명칭으로 Schmidt에게 특허가 부여된 U.S. 4,788,082호를 참조하며, 상기 문헌 모두 참조로서 본 발명의 일부를 이룬다.

이후, 두께가 약 200 nm인 SrBi₂Ta₂O₉(SBT)가 MOD(metal organic deposition) 용해를 사용하는 스핀-온(spin-on) 방법에 의해 옥시니트라이드 버퍼층의 상부에 증착되며, 다음에 1시간 동안 산소 분위기에서 ∼900℃로 어닐링(annealing)된다. 다음에 게이트 전극 및 후부 콘택(back contact) 모두를 형성하도록 Au 증착이 수행된다. 포스트-게이트(post-gate) 어닐링이 산소 분위기에서 400℃에서 수행되어 상기 FEDRAM 게이트의 제조가 완료된다.

도 4는 바로 앞에서 기술된 공정에 의해 형성되는 SBT 필름의 X-선 회절 패턴을 도시하며, 그 재료가 다결정(polycrystalline)인 것을 나타내고 있다.

도 5는 FEDRAM 게이트 상에서 측정되는 P-E(분극-전계) 루프를 도시하며, 비교적 적은 잔류 분극(remnant polarization)(∼0.15μC/㎠)을 갖는 비포화 P-E 반응을 나타내고 있다.

도 6은 대표적인 FEDRAM 게이트 커패시터의 C-V(정전용량-전압) 곡선을 도시히고 있다. 히스테리시스(hysteresis)가 반시계 방향이며, FE 분극의 절환에 의한 방향과는 동일하지만 경계 트랩(또는 늦은 상태)에 의한 방향과는 반대인 점에 유의하여야 한다. 다른 가능성은 이동성 이온(mobile ion) 때문에 2가지 요소에 기초하여 배제된다: (1) 이동성 이온은 양의 평탄대역 전압을 발생하지 않아야 한다; (2) 이동성 이온이 급속한 전압 하락을 따라갈 수 없는 충분히 높은 기울기(ramp rate)(≥5V/s)로 동일한 히스테리시스가 관측된다.

먼저, 작은 잔류 분극이 큰 C-V 윈도우를 발생할 수 있다는 점은 놀랄만 하다. 사실상, 2Pr이 상기 기본적인 반도체가 공핍층(depletion)으로부터 반전층으로(또는 반대) 되도록 충분한 잔류 분극을 필요로 하는 것만이 입증되었다. 이 크기는 대략 0.1μC/㎠인 것으로 측정된다. 이 값을 초과하는 경우, 상기 잔류 분극은 메모리 윈도우 상에 보다 작은 영향을 미치며, 항전계(coercive field)가 이 윈도우를 주로 결정한다.

FEDRAM 게이트 커패시터의 절환 속도를 조사하기 위해, FEDRAM 게이트를 따라 "단안정(single-shot) 전압 펄스를 인가하고 이후 0 게이트 전압에서 정전용량을 측정하였다. 도 7은 8 ns(이러한 측정을 수행하는 시점에서 이용 가능한 가장 짧은 펄스)만큼 짧은 펄스폭에서도, 상기 절환이 7V의 펄스 높이에 대해 기본적으로 이루어진다.

도 8은 재료의 피로 테스트(fatigue test)의 결과를 도시하는 도면이다. V+는 양(+)의 펄스를 인가한 후의 평탄대역 전압이고 V-는 음의 펄스를 인가한 후의 평탄대역 전압이다. C-V 메모리 윈도우(V+∼V-)는 아마도 유전체 내의 전하 포획에 기인하여 상기 윈도우가 점차 표동(drift)되지만, 10¹¹절환 사이클 이후에는 실제로 변화하지 않고 그대로 유지되는 것을 알 수 있다.

또한, I-V 특성을 측정하면, 누설 전류가 도 9에 도시된 바와 같이 전압 범위(±7V) 조사를 통해 10pA(또는 1nA/㎠)를 초과하지 않는 것을 알 수 있다.

도 10은 통상적인 FEDRAM 게이트의 유지 특성을 도시하는 도면이다. 도시된 데이터는 상기 게이트가 57㎊의 정전용량 값을 달성하도록 짧은 펄스에 의해 프로그램된 이후 점차 감소하지만, 5분 후 그 초기값의 50% 이상을 여전히 유지하고 있는 것을 나타낸다. 이러한 긴 유지 시간은 단지 약 1초 정도의 통상적인 유지 시간을 갖는 현재 시장에서 유통되는 종래의 DRAM 셀과 비교된다.

FEDRAM

도 11은 각각 2행에 2개의 셀을 구비하는 4개의 메모리 셀(20)(1∼4) 어레이를 포함하는 FEDRAM의 간단한 예를 도시하는 도면이다. 일반적으로, FEDRAM에서, 1행에는 n 게이트, 1 열에는 m 드레인이 있다. 각각의 셀은 FE 트랜지스터를 포함한다. FEDRAM은 선택된 셀에 저장된 값을 판독하는 감지 증폭기 회로(30); 상기 감지 증폭기 회로(30)에 의해 감지되는 값을 각각의 셀에 다시 기록하는 리프레시 회로(32); 및 리프레시 동작을 제어하는 내부 클록 회로(34)를 포함한다.

FEDRAM에서 각각의 워드라인은 동일 행에 2개의 게이트를 연결한다; 각각의 비트라인은 동일 열에 2개의 드레인을 연결한다; 각각의 소스라인은 동일 열에 2개의 소스를 연결한다. m ×n 어레이의 경우, 각각의 비트라인은 각각의 열에 m개의 드레인을 연결하고, 각각의 소스라인은 각각의 열에 m개의 소스를 연결하며, 각각의 워드라인은 각각의 행에 n개의 게이트를 연결한다.

이러한 논의에 대해, 각각의 메모리 셀이 "1"을 기록하기 위해 상기 게이트 및 소스/드레인 사이에 +Vpp의 전압차를 필요로 하며, "0"을 기록하기 위해 -Vpp의 전압차를 필요로 하는 것으로 가정한다. 또한 +½Vpp 또는 -½Vpp는 셀 내에 저장된 상태에 영향을 미치지 않는 것으로 가정한다. 다음에, 선택된 셀(예를 들어, 제1 셀)에 대해 가능한 프로그래밍 방법은 다음과 같다. 제1 셀 내에 "1"을 기록하기 위해, 워드라인(1A) 상에 크기가 ½Vpp인 양의 전압 펄스를 인가하고, 소스라인(1C) 및 비트라인(1B) 상에 크기가 -½Vpp인 음의 전압 펄스를 인가한다. 다른 워드라인, 비트라인, 및 소스라인 모두는 접지 전위를 유지한다. 제1 셀 내에 "0"을 기록하기 위해, 워드라인(1A) 상에 크기가 -½Vpp인 음의 전압 펄스를 인가하고, 소스라인(1C) 및 비트라인(1B) 상에 크기가 +½Vpp인 양의 전압 펄스를 인가한다. 다른 워드라인, 비트라인, 및 소스라인 모두는 접지 전위를 유지한다.

선택된 메모리 셀(다시 제1 셀을 참조함) 내에 저장된 데이터를 판독하기 위해, 소스라인(1C)은 접지되고, 비트라인(1B)은 일시적으로 +½Vpp까지 충전되며, 워드라인(1A)은 "1"을 저장하는 메모리 트랜지스터를 턴온시키도록 충분히 높지만, "0"을 저장하는 메모리 트랜지스터를 턴온시키기에 충분히 높지 않은 판독 전압(Vr)이 주어진다. 이 시점에서, 제1 셀이 "1"을 저장하는 경우, 이후 대응 트랜지스터는 턴온되며, 비트라인(1B)은 접지전위로 방전된다. 한편, 제1 셀이 "0"을 저장하는 경우, 이후 비트라인(1B) 상의 전위는 잠시지만 상기 감지 및 리프레시 회로에 의해 충분히 감지될 정도로 길게 +½Vpp 근처를 유지하는데, 이후 짧게 기술된다.

상기 판독 동작에서, 종래의 DRAM에서 커패시터 내에 저장된 상태가 왜란을 받지만, 상기 FEDRAM 내에 저장된 상태가 왜란을 받지 않는 점에 유의하여야 한다.

상기 FEDRAM 트랜지스터 내에 저장된 데이터는 시간이 경과하면 감쇠되기 때문에, 감지 증폭기(30)와 결합된 리프레시 회로(32)가 상기 저장된 데이터를 주기적으로 리프레시한다. 종래의 DRAM에서 이러한 기능을 달성하기 위해 많은 회로가 개발되었으며, 또한 FEDRAM의 경우에 동일한 일반적 기능을 달성하기 위해 사용될 수 있는 많은 대안적인 설계가 있다. 리프레시 기능을 달성하는 회로를 설계하는 것은 당업자의 능력으로 충분하다. 통상적으로, 감지 증폭기와 결합된 리프레시 회로는 상기 FEDRAM 트랜지스터의 소스 및 드레인 사이의 도전율을 감지함으로써 선택된 셀 내에 저장된 값을 감지 및 래치(latch)한다. 이후 리프레시 회로는 상기 소스 및 드레인에 대해 상기 FEDRAM 게이트에 적합한 펄스를 인가함으로써 상기 FEDRAM 트랜지스터에 이 값을 다시 기록한다. 상기 리프레시 회로는 어레이 내의 각각의 셀에 대해 이러한 동작을 달성하기 위해 상기 워드라인, 소스라인, 및 비트라인 상에 적합한 신호들을 인가한다.

전술한 실시예에서, 상기 리프레시 기능은 내부 리프레시 클록에 의해 제어된다. 리프레시 동작의 타이밍을 조절하는 방법은 적어도 2가지가 있다. 한 가지 방법은 저장된 값을 판독 시에 에러가 발생할 정도로 상기 저장된 값이 너무 감쇠하지 않도록 충분히 짧게 선택되는 소정 시간 구간의 경과 이후에 모든 셀을 자동적으로 리프레시하는 것이다. 대안적으로, 감지 증폭기는 개별 셀 내에 저장된 데이터의 상태를 주기적으로 감시하고, 일정한 임계 레벨로 감쇠하는 경우, 상기 FEDRAM은 해당 셀에 대해(또는 해당 시점에 모든 셀에 대해) 상기 리프레시 동작을 실시한다.

상기 감지 증폭기/리프레시 회로를 구성하는 여러 가능한 방법들이 당업자에게 알려져 있다. 그 동작의 기본적 원리가 이하에 주어진 2가지 간단한 예에 의해 예시된다.

도 12에서, 비교기가 데이터를 감지하고, 리프레시를 위해 사용되는 전압을 생성하는데 모두 사용된다. 이 비교기는 반전된 입력 전압이 기준 전압(Vref) 이하인 경우, +½Vpp를 출력하고, 상기 반전된 입력 전압이 기준 전압(Vref) 이상인 경우 -½Vpp를 출력한다. 상기 기준 전압(Vref)을 +½Vpp 및 0 사이의 전압, 예를 들어 +¼Vpp로 선택한다. 이 경우에, 상기 판독 전압(Vr)이 워드라인(1A)에 인가되는 경우 제1 셀이 "1"을 저장한다면, 상기 비트라인(1B) 상의 전위는 0 근처로 떨어지며, 따라서 상기 감지 증폭기로부터의 출력은 +½Vpp, 또는 "하이"가 된다. 한편, 상기 제1 셀이 "0"을 저장하면, 상기 비트라인(1B) 상의 전위는 +½Vpp 근처를 유지하고, 상기 감지 증폭기로부터의 출력은 -½Vpp, 또는 "로우"가 된다. 비교기로부터의 출력 전압은 전술한 프로그래밍 과정을 이용하여 제1 셀을 리프레시하도록 다시 제공될 수 있다는 점에 유의하여야 한다.

도 13에 도시된 감지 증폭기 회로의 다른 예에서 CMOS 인버터가 사용된다. 다시 도 11의 제1 셀이 선택되고 Vr이 워드라인(1A)에 인가되는 것으로 가정한다. 제1 셀이 "1"을 저장하는 경우, 비트라인(1B)은 앞에서 기술된 바와 같이 "로우"가 되며, 도 13의 CMOS 인버터의 출력은 "하이"("1"에 대응함)가 된다. 한편, 제1 셀이 "0"을 저장하면, 비트라인(1B)은 "하이"가 되고, 상기 CMOS 인버터의 출력은 "로우"("0"에 대응함)가 된다. 상기 CMOS 인버터의 출력이 제1 셀을 리프레시하도 록 다시 제공될 수 있다.

프로그램 왜란, 판독 왜란, 또는 리프레시 왜란으로부터 발생할 수 있는 가능한 문제점들을 경감시키기 위해, 선택 트랜지스터(40)(또는 액세스 트랜지스터)가 도 14에 도시된 바와 같이 각각의 셀에 추가될 수 있다. 상기 선택 트랜지스터는 강유전성 필름이 없는 보통의 MOSFET일 수 있다. 선택 트랜지스터는 대응 워드라인 상에 적합한 전압을 인가함으로써 "턴온" 또는 "턴오프"되며, "턴온" 및 "턴오프"는 선택된 FE 메모리 트랜지스터(50)의 게이트에 비트라인을 연결 또는 연결해제하는 역할을 한다. 프로그래밍 동작은 다음과 같다. 먼저, 특정 셀이 상기 비트라인을 상기 강유전성 게이트에 연결한 대응 선택 트랜지스터를 턴온시킴으로써 선택된다. 상기 비트라인이 "하이"이면, "1"이 상기 저장 트랜지스터 내에 기록되며, 상기 비트라인이 "로우"이면, "0"이 상기 저장 트랜지스터 내에 기록된다. 감지 시에, 이러한 배열은 상기 저장 커패시터가 FE 트랜지스터로 대체되는 점을 제외하면 종래의 DRAM 셀 배열과 매우 유사하다. 도 13 및 도 14에 도시된 감지 증폭기 방식은 적합하게 변경하면 이 경우에도 마찬가지로 양호하게 적용 가능하다.

선택 트랜지스터의 삽입에 대한 다른 구성이 도 15에 도시된다. 이 경우에, 선택 트랜지스터(60)는 일부 EEPROM 어레이에서 사용되는 바와 같이, 메모리 트랜지스터(62)에 대해 전류 경로를 연결 또는 연결해제하는 역할을 한다.

도 11에 도시된 어레이(또는 선택 트랜지스터가 추가된 대응부품)는 "NOR" 구조로 알려져 있다. 또한, 단지 하나의 열만 도시된 도 16에 도시된 바와 같이, 소위 "NAND" 어레이로 상기 메모리 셀들을 배열할 수 있으며, 여기서 드레인 선택 트랜지스터가 상부에 도시되며, 소스 선택 트랜지스터(72)가 하부에 도시된다. 메모리 셀들은 그 소스 및 드레인이 직렬로 연결된다. 프로그래밍 및 판독 동작은 NAND EEPROM 셀에 사용되는 것과 유사하며, 당업자는 이들을 사용하는 방법을 알고 있다. 도 3 및 도 4에 도시된 감지 증폭기의 예가 또한 이 경우에 적용될 수 있다.

본 발명의 의도는 특정하게 언급되지 않은 다른 방법뿐만 아니라 전술한 대안적인 방법 모두를 망라한다. 상기 언급한 실시예 및 기타의 예는 첨부되는 청구범위 내에 포함된다.

본 발명에 따르면 저장 유닛으로 강유전성 모스(MOS) 트랜지스터를 사용하는 FEDRAM 셀을 제공할 수 있다.

Claims

a) 각각의 휘발성 메모리 셀이 메모리 소자로서 시간의 경과에 따라 감쇠하는 분극 상태에서 정보를 저장하는 강유전성(ferroelectric) 전계 효과 트랜지스터(FET)를 각각 포함하여 이루어진 휘발성 메모리 셀 어레이; 및

b) 상기 휘발성 메모리 셀 어레이에 연결되어, 상기 강유전성 트랜지스터의 소스와 드레인 사이의 도전율(conductivity)을 감지함으로써 각 셀 내에 저장된 데이터를 동작하는 동안 반복적으로 판독하고, 각 셀의 강유전성 전계 효과 트랜지스터의 강유전성 분극 상태를 복원시킴으로써 상기 저장된 데이터를 리프레시(refresh)하는 감지 및 리프레시 회로(sense and refresh circuitry)

를 포함하는 메모리.
제1항에 있어서,

상기 감지 및 리프레시 회로가 상기 메모리 셀 어레이 내의 저장 데이터를 주기적으로 리프레시하도록 프로그램되는 메모리.
제1항에 있어서,

상기 감지 및 리프레시 회로가 상기 메모리 셀 중에서 선택된 셀 내에 저장된 데이터를 주기적으로 감지하며, 상기 선택된 메모리 셀 내의 상기 감지된 데이터가 임계값 이하로 감쇠되는 경우 상기 선택된 메모리 셀 내에 저장된 데이터를 자동으로 리프레시하도록 프로그램되는 메모리.
제1항에 있어서,

상기 메모리 셀 어레이 내의 메모리 셀 각각이 해당 메모리 셀 내의 강유전성 FET에 연결되는 선택 트랜지스터를 추가로 포함하는 메모리.
제4항에 있어서,

상기 메모리 셀 어레이 내의 각각의 메모리 셀에서, 상기 선택 트랜지스터가 해당 메모리 셀 내의 강유전성 FET의 게이트에 연결되는 메모리.
제4항에 있어서,

상기 메모리 셀 어레이 내의 각각의 메모리 셀에서, 상기 선택 트랜지스터가 해당 메모리 셀 내의 강유전성 FET의 소스 및 드레인 중 하나에 연결되는 메모리.
제1항에 있어서,

상기 메모리 셀 어레이 내의 각각의 메모리 셀에서, 상기 강유전성 트랜지스터가 강유전성 재료로 이루어지는 게이트 유전체(gate dielectric)를 포함하는 메모리.
제1항에 있어서,

상기 메모리 셀 어레이 내의 각각의 메모리 셀에서, 상기 강유전성 트랜지스터가 강유전성 재료층 및 유전체 재료층으로 이루어지는 게이트 유전체 스택을 포 함하는 메모리.
제8항에 있어서,

상기 메모리 셀 어레이 내의 각각의 메모리 셀에서, 상기 유전체 재료층이 상기 강유전성 트랜지스터 내의 상기 강유전성 재료층 및 채널 영역 사이에 형성되는 메모리.
제1항에 있어서,

상기 메모리 셀 어레이 내의 각각의 메모리 셀에서, 상기 강유전성 트랜지스터가 강유전성 재료층, 제1 유전 재료층, 및 제2 유전 재료층으로 이루어지는 게이트 유전체 스택을 포함하는 메모리.
제10항에 있어서,

상기 메모리 셀 어레이 내의 각각의 메모리 셀에서, 상기 강유전성 재료가 상기 제1 유전 재료층 및 제2 유전 재료층 사이에 삽입되는 메모리.
동적 램(DRAM)에 있어서,

휘발성 메모리 셀 각각이 메모리 소자로서 강유전성(ferroelectric) 전계 효과 트랜지스터(FET)를 각각 포함하고 강유전성 분극 상태로서 정보를 저장하는, 휘발성 메모리 셀 어레이를 포함하며,

대응하는 강유전성 전계 효과 트랜지스터의 소스와 드레인 사이의 도전율을 비파괴적으로(non-destructively) 감지함으로써 임의로 주어진 메모리 셀 내의 저장된 값을 판정하는 것을 특징으로 하는 동적 램.
제1항에 있어서,

상기 감지 및 리프레시 회로가 상기 강유전성 트랜지서터의 소스와 드레인 사이의 도전율을 감지함으로써 각 셀 내의 저장된 데이터를 비파괴적으로 판독하도록 구성된 것을 특징으로 하는 메모리.
제12항에 있어서,

상기 임의의 주어진 메모리 셀 내의 저장된 값을 판정하는 것은 비파괴적으로 이루어지는 것을 특징으로 하는 동적 램.