JP4149660B2 - 強誘電体ダイナミック・ランダム・アクセス・メモリ - Google Patents
強誘電体ダイナミック・ランダム・アクセス・メモリ Download PDFInfo
- Publication number
- JP4149660B2 JP4149660B2 JP2000516352A JP2000516352A JP4149660B2 JP 4149660 B2 JP4149660 B2 JP 4149660B2 JP 2000516352 A JP2000516352 A JP 2000516352A JP 2000516352 A JP2000516352 A JP 2000516352A JP 4149660 B2 JP4149660 B2 JP 4149660B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- ferroelectric
- cell
- array
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dram (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
発明の背景
本発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関するものである。
【０００２】
ランダム・アクセス・メモリ（ＲＡＭ）は、概略的に２つの分類、即ち、スタティックおよびダイナミックに分けられる。ＲＡＭは、双方の種類共、アドレス可能な記憶セルのアレイで構成され、各セルが１ビットの情報（またはマルチビット情報）を記憶する。スタティックＲＡＭ（ＳＲＡＭ）では、セル内の記憶単位は、通常、双安定フリップ・フロップであり、セルが０または１のどちらを記憶しているのかをフリップ・フロップの状態が示す。ダイナミックＲＡＭ（ＤＲＡＭ）では、記憶単位は、通常、ＩＣコンデンサであり、記憶されている値は０または１のどちらかであるかを、コンデンサ上の電荷が示す。しかしながら、ＤＲＡＭの場合、コンデンサは徐々に電荷を失うので、数ミリ秒に１回程度の頻度で記憶データを「リフレッシュ」する必要がある（近年のＤＲＡＭでは、数百ミリ秒程度、および秒単位にも延長されてはいるが）。リフレッシュ動作は、まずセル内の値を読み取り、次いでそれを書き戻すことによって行われる。これは、アレイ内の各セル毎に行われ、通常、複雑な制御回路を必要とする。
【０００３】
７０年代始めに導入された最初期のＤＲＡＭセルは、４つのトランジスタを内蔵していた。後に、３トランジスタＤＲＡＭセルが導入され、セルの小型化およびメモリの高密度化をもたらした。そのすぐ後に、１トランジスタ／１コンデンサ・セルが導入され、その簡素さおよびその小さなセル・サイズのために、その全ての競合を一掃し業界標準として残っている。年と共に、４Ｋ、１６Ｋ、６４Ｋ、および２５６Ｋ ＤＲＡＭ世代を経て、セル・サイズは、トランジスタおよびコンデンサ双方の寸法を縮小することにより小型化してきたが、コンデンサの方がトランジスタよりも縮小が簡単であった。これは、前者の簡素さのためである。しかしながら、１９８０年台中期から１Ｍｂ ＤＲＡＭ世代が始まり、状況は逆転した。何故なら、コンデンサは、所与のセル・サイズに割り当てられる「リアル・エステート」エリア内に形成するために、増々複雑化した三次元構造を取るように強いられたからである。ＤＲＡＭセルの最もコストがかかる部分は、Ｒ＆Ｄの努力や生産コストも含めて、コンデンサであり、予測可能な将来においてもそうあり続けるであろうと言っても差し支えない。更に、コンデンサがなくても存続可能な新たなＤＲＡＭセルの設計を採用しなければ、継続する小型化がいずれは行き詰まる可能性は非常に高い。
【０００４】
発明の概要
本発明は、強誘電体ＭＯＳトランジスタを記憶単位として用いる、新たなＤＲＡＭセルの設計にある。この新たなＤＲＡＭを、強誘電体ＤＲＡＭの略称として、ＦＥＤＲＡＭと呼ぶことにする。ＦＥＤＲＡＭセルは、１トランジスタ／１コンデンサ・セルからコンデンサをなくし、ゲート誘電体に多少の変更を加えて、セルのトランジスタを保持する。これらの素子のデータ保持時間は、不揮発性メモリに対する要求に比較すると短く、例えば、数分または長くても数日程度である。しかし、この欠点は、ＦＥＤＲＡＭチップ内に適切なリフレッシュ回路を追加することによって、容易に克服できる。
【０００５】
概して言えば、一態様において、本発明は、各々強誘電体電界効果トランジスタ（ＦＥＴ）をそのメモリ・エレメントとして含む、メモリ・セルのアレイと、メモリ・セルのアレイに接続され、強誘電体トランジスタのソース・ドレイン間の導電性を検知することによって、各セル内に記憶されているデータを読み出し、かつ記憶されているデータをリフレッシュするセンスおよびリフレッシュ回路とを含むメモリである。
【０００６】
好適な実施形態では、前述のセンスおよびリフレッシュ回路は、メモリ・セルのアレイ内に記憶されているデータを周期的にリフレッシュするようにプログラムされている。これを行う１つの方法は、メモリ・セルから選択された１つに記憶されているデータを周期的に検知し、選択したメモリ・セルにおいて検知したデータがスレシホルド値未満に減衰している場合、選択したメモリ・セルに記憶されているデータを自動的にリフレッシュするように前記センスおよびリフレッシュ回路をプログラムすることである。また、メモリ・セル・アレイ内の各メモリ・セルは、更に、当該メモリ・セル内の強誘電体ＦＥＴに接続された選択トランジスタを含む。各メモリ・セルにおいて、選択トランジスタは、強誘電体ＦＥＴのゲート、または強誘電体ＦＥＴのソースおよびドレインのいずれかに接続されている。更に、各メモリ・セルにおいて、強誘電体トランジスタは、強誘電体材料で作られたゲート誘電体を含む。また、１つ以上の追加の誘電体層を含み、積層構造を形成することも可能である。
【０００７】
概して言えば、別の態様において、本発明はＤＲＡＭであり、このＤＲＡＭは、各々強誘電体電界効果トランジスタ（ＦＥＴ）をそのメモリ・エレメントとして含むメモリ・セルのアレイを備え、対応する強誘電体ＦＥＴのソース・ドレイン間導電性を検知することによって、いずれの所与のメモリ内に記憶されている値をも判定する。
【０００８】
ＦＥＤＲＡＭセルは、従来のＤＲＡＭセルと比較して、他にも大きな利点がある。ＦＥＤＲＡＭセルは記憶コンデンサを必要としないので、そのサイズは従来のＤＲＡＭセルよりも本質的に小さい。したがって、所与の製作基準規則（ｆａｂｒｉｃａｔｉｏｎ ｇｒｏｕｎｄ ｒｕｌｅ）で、メモリの高密度化を図ることができる。加えて、ＦＥＤＲＡＭセルではコンデンサが不要なため、従来のＤＲＡＭセルと比較して、セル・サイズを更に縮小するのが遥かに容易である。また、ＦＥＤＲＡＭセルにおけるプログラム速度は、強誘電体薄膜のスイッチング時間による制約を受けるだけなので、非常に速く、例えば約１ｎｓ以下とすることができる。一方、従来のＤＲＡＭセルのプログラム速度は、記憶コンデンサの充電時間だけ遅くなる。
【０００９】
他の利点として、記憶コンデンサが不要なことから、読み出し時間も改善されることがあげられる。更に、従来のＤＲＡＭと比較して、ＦＥＤＲＡＭセルの保持時間が遥かに長く、例えば、秒単位に対して分単位または日単位であるために、リフレッシュ間に許容される時間を大幅に長くすることができる。更に、記憶コンデンサの除去およびリフレッシュ要件の軽減のために、電力消費も減少する。
【００１０】
理論的に、ＦＥＤＲＡＭは、メモリ・アレイにおいて強誘電体（ＦＥ）トランジスタを使用する従来の取り組みとは異なる手法を意味する。他の者が追及していた手法は、真の「不揮発性」ＦＥトランジスタを求めるためのものである。しかし、その探求はこれまで現実に商業的な成功を納めていない。本発明は、リフレッシュ動作を拠り所とすることによって、ＦＥメモリ・トランジスタ技術に伴う問題を解決する。本願のＦＥＤＲＡＭと「不揮発性」ＦＥトランジスタ・メモリとの間には、概念的および動作的双方に大きな相違があり、これまでの研究者の成果では殆ど得られなかったことである。これらの相違を以下に要約する。
【００１１】
「不揮発性」ＦＥメモリ・トランジスタは非常に長いメモリ保持時間（通常数年）を必要とするが、一方ＦＥＤＲＡＭセルは遥かに短い保持時間（秒単位で十分である）で済む。
【００１２】
非常に厳しい「不揮発性」要件のため、「不揮発性」メモリ・セルの上下いずれの界面、またはＦＥ膜自体内においても、実際上漏れ電流は全く許容することができない。したがって、真の「不揮発性」ＦＥメモリ・トランジスタを実証した者はおらず、製造は極めて困難である。対照的に、ＦＥＤＲＡＭは、リフレッシュすることができるので、かなりの量のゲート漏れ電流を許容することができ、したがって一層容易に製造することが可能である。
【００１３】
「不揮発性」ＦＥメモリ・トランジスタは、欠陥が殆どないＦＥ膜を必要とするので、内部分極によって誘発され得るイオン電流またはその他の電荷輸送機構は実際上あってはならない。そうでないと、たとえ少量であれ電流があると、ＦＥ膜内の電荷の移動によって記憶の喪失および回路の故障を招くことになる。対照的に、ＦＥＤＲＡＭは、メモリ・セルのダイナミック性および回路におけるリフレッシュ動作の使用のために、かかる電流を許容することができる。
【００１４】
「不揮発性」セルは、他のセルのプログラミングまたは読み出しによる大きな障害に耐えることができず、一方ＦＥＤＲＡＭセルは遥かに耐性があり（これも、リフレッシュ動作を組み入れたことによるものである）、したがって後者では、回路設計およびアーキテクチャに得られる自由度は格段に高い。
【００１５】
その他の利点および特徴は、以下の好適な実施形態の説明および請求の範囲から明らかとなろう。
好適な実施形態の説明
新たなＦＥＤＲＡＭセルは、ゲート誘電体に強誘電体（ＦＥ）膜を採用し、データ記憶エレメントおよびそれ自体の読み出し素子双方として機能する、電界効果トランジスタ（ＦＥＴ）構造を含む。データの記憶は、強誘電体膜において分極を誘発することによって行う。この分極が、次に、ＦＥＴの導通チャネルの導電性を変調し、記憶されているデータを読み出したいときに、これを検知することができる。記憶されているデータの保持時間が有限であるために、他のＤＲＡＭの場合と同様、記憶を維持するためにリフレッシュ動作が含まれる。
【００１６】
ＦＥＤＲＡＭトランジスタ構造およびその動作原理
図１ａないし図１ｃに示すように、ＦＥＤＲＡＭトランジスタ構造は、ゲート酸化物を強誘電体膜１０（図１ａ）と置換したことを除いて、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）のそれと同様である。その他の点については、ＦＥＤＲＡＭトランジスタ構造は、従来のＭＯＳＦＥＴと同様である。図１ａないし図１ｃに示すＦＥＤＲＡＭトランジスタ構造は、ｐ型基板１２上に作成されたエンハンス・モードＦＥＴである。これらは、ソース・コンタクト１６およびソース端子１８を有するソース領域１４、ドレイン・コンタクト２２およびドレイン端子２４を有するドレイン領域２０を含み、ＦＥ膜１０上には、ゲート端子１３を有するゲート・コンタクト１１がある。
【００１７】
図１ｂおよび図１ｃに示す実施形態では、ゲート酸化物は、強誘電体膜１０および別の誘電体層ｄ１（図１ｂ）を含む誘電体積層体、または強誘電体膜１０および２層の別の誘電体層ｄ１およびｄ２（図１ｃ）を含む誘電体積層体である。これらの構造全てにおいて、ｄ１およびｄ２双方は十分に薄いので（例えば、＜１０ｎｍ）、大量のゲート電圧降下を招くことはなく、これらを通じて大量の漏れ電流が流れることができる。
【００１８】
ＦＥＤＲＡＭの動作原理は以下の通りである。強誘電体膜は、図２ａに示すような初期分極を有し、ドレイン電流と呼ぶソース・ドレイン間電流はオフ（即ち、事実上０）であると仮定する。ＦＥ膜の分極は、Ｓｉ導通チャネルにおける逆転層（ｉｎｖｅｒｓｉｏｎ ｌａｙｅｒ）の形成を妨げ、したがってソースおよびドレイン間に電流が流れるのを防止する。ドレイン電流がほぼ０であるので、これを「０」状態と定義するものとして示すことができる。
【００１９】
十分な振幅および持続時間の正ゲート電圧パルスを印加すると、強誘電体膜の分極は、図２ｂに示すように、その極性を逆転させる。この分極は、十分に大きい場合、半導体表面に逆転層を誘発し、大量のドレイン電流が流れる。大量のドレイン電流が流れるので、これを「１」状態と呼ぶことができる。このように、正パルスをゲートに印加することによって、ＦＥＤＲＡＭを状態「０」から状態「１」に切り替えさせた。同様に、負パルスをゲートに印加することによって、ＦＥＤＲＡＭを状態「１」から状態「０」に切り替えることができる。
【００２０】
各ＦＥＤＲＡＭセルのメモリ内容は、０ゲート電圧時または別の所定のゲート電圧時におけるそのドレイン電流を読み出すことによって検知する。
先に示したように、図１ａないし図１ｃに示すＦＥＤＲＡＭ素子は、エンハンス・モード・トランジスタを基本とする。図３ａないし図３ｃに示すように、デプリーション・モード・トランジスタを製作しても同じ目標を達成することができる。素子を形成する材料は、ｎ型半導体であり、これをｐ型基板上または絶縁物上に形成する。動作原理は、前述と同様であるが、この素子は通常導通状態にあり、適切な電圧をゲートに印加することによってオフに切り替えられる。
【００２１】
図１および図３に提示した３つの代替誘電体構造は、それぞれ利点および欠点がある。図１ａおよび図３ａの誘電体構造（即ち、ｄ１＝ｄ２＝０）では、プログラムするのに必要なゲート・パルスは最小で済むが、製造は最も困難である。何故なら、強誘電体膜堆積の間、半導体基板上に「自然」酸化物の形成を避けるのが非常に難しいからである。強誘電体膜および下地の半導体の間にバッファ層がないと、強誘電体膜および半導体内の元素間の相互拡散を防止するのが困難となり、ＦＥＤＲＡＭの強誘電体特性またはトランジスタ特性（あるいは双方）の低下を招く虞れがある。
【００２２】
図１ｂおよび図３ｂに示すゲート誘電体構造では、ｄ１の材料は少なくとも以下の要件を満たせばよく、その広範囲の選択が可能となる。（ｉ）ｄ１は半導体および強誘電体間の相互拡散に対して優れたバリアでなければならない。（ｉｉ）ｄ１は、下地の半導体と良好な電気界面を形成しなければならない。および（ｉｉｉ）ｄ１はゲート電圧の一部分を過度に降下させない。しかしながら、図１ａまたは図３ａに示す構造と比較すると、図１ｂまたは図３ｂにおけるゲート誘電体構造は、ｄ１間の電圧降下のために、プログラムに大きなゲート電圧パルスを必要とするが、プロセス自由度を高め生産性を向上させることができる。
同様に、図１ｃまたは図３ｃに示すゲート誘電体構造は、プログラムに更に大きなゲート電圧パルスを必要とするが、当然ながら保持時間は最も長くなる。
【００２３】
実験結果
前述の素子の加工性を検証するためにいくつかの実験を行った。以下に結果を提示し論述する。
Ｓｉ上に１組の強誘電体ゲート積層体を作成し、ＦＥＤＲＡＭトランジスタの実現可能性を検査した。ゲート積層体検査構造を、ＦＥＤＲＡＭゲートと呼ぶことにする。これは、ｎ型Ｓｉ基板上の超薄型（例えば、厚さ〜３ｎｍ）のシリコン酸窒化物層上に堆積された、強誘電体ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）膜上に堆積されたＡｕゲート電極を含む。予め清浄化したＳｉ基板上に、公知であり従来技術において記載されている噴射蒸着（ＪＶＤ：ｊｅｔ−ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）手順によって、シリコン酸窒化物層を堆積した。例えば、
【００２４】
Ｍ．Ｋｈａｒｅその他、１９９７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ（１９９７年ＶＬＳＩ技術シンポジウム技術論文ダイジェスト）、ｐ．５１（１９９７）；
【００２５】
Ｘｉｅｗｅｎ Ｗａｎｇその他、”Ｈｉｇｈｌｙ Ｒｅｌａｉｂｌｅ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ Ｔｈｉｎ Ｆｉｌｍｓ Ｍａｄｅ ｂｙ Ｊｅｔ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ”（噴射蒸着によって形成した高信頼性窒化シリコン薄膜）、Ｊｐｎ、Ｊ．Ａｐｐｌ． Ｐｈｙｓ．Ｖｏｌ．３４（１９９５）、ｐｐ．９５６〜９５８；
【００２６】
Ｔ．Ｐ．Ｍａ、”Ｍａｋｉｎｇ Ｓｉｎ Ｆｉｌｍ ａ Ｖｉａｂｌｅ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃ”（ＳｉＮ膜を実現可能なゲート誘電体にする）、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ．４５、Ｎｏ．３、ｐ．６８０（１９９８）；および
【００２７】
”Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ ｔｈｅ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ Ｓｏｌｉｄ Ｆｉｌｍｓ ｏｆ ａ Ｍａｔｅｒｉａｌ ｆｒｏｍ ａ Ｊｅｔ Ｓｔｒｅａｍ Ｅｎｔｒａｉｎｉｎｇ ｔｈｅ Ｇａｓｅｏｕｓ Ｐｈａｓｅ ｏｆ Ｓａｉｄ Ｍａｔｅｒｉａｌ”（材料の気相の噴射流巻き込みによる当該材料の固体膜の堆積方法および装置）と題するＳｃｈｍｉｄｔ（シュミット）の米国特許第４，７８８，０８２号、
を参照のこと。これらのすべては参照により本明細書に援用する。
【００２８】
次に、ＭＯＤ（有機金属成長：ｍｅｔａｌ ｏｒｇａｎｉｃ ｄｅｐｏｓｉｔｉｏｎ）溶液を用いたスピン・オン法によって、厚さ約２００ｎｍのＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）膜を酸窒化物バッファ層の上面上に堆積し、続いて〜９００℃で酸素中において１時間アニールした。続いて、Ａｕ蒸着によってゲート電極および背面コンタクト双方を形成した。４００℃で酸素中においてポスト・ゲート・アニール（ｐｏｓｔ−ｇａｔｅ ａｎｎｅａｌ）を行い、ＦＥＤＲＡＭゲート・コンデンサの製作を完了した。
【００２９】
図４は、今説明したプロセスによって形成したＳＢＴ膜のＸ線回折パターンを示し、材料が多結晶であることを示す。
図５は、ＦＥＤＲＡＭゲート上で測定したＰ−Ｅ（分極−電界）ループを示し、比較的小さな残留分極（〜０１５μＣ／ｃｍ2）による不飽和Ｐ−Ｅ挙動を示す。
【００３０】
図６は、代表的なＦＥＤＲＡＭのゲート・コンデンサのＣ−Ｖ（容量−電圧）曲線を示す。ヒステリシスは反時計方向であり、これはＦＥ分極のスイッチングによるものと同一であるが、境界捕獲（ｂｏｒｄｅｒ ｔｒａｐ）（または遅い準位）によるものとは逆であることに注意されたい。移動イオンによる他の唯一の可能性は、次の２つの事実に基づいて除外してある。（１）移動イオンは正のフラットバンド電圧を生ずることはない。（２）高速電圧掃引（ｒａｐｉｄ ｖｏｌｔａｇｅ ｓｗｅｅｐ）のように、移動イオンが追従できない程十分に高いランプ・レート（≧５Ｖ／ｓ）において、同じヒステリシスが観察されている。
【００３１】
最初に、かかる小さな残留分極がかかる大きなＣ−Ｖウインドウの原因となり得るのは、驚くべきことと思われるかもしれない。実際には、十分な残留分極があればよいので、２Ｐｒが下地の半導体をデプリーションから逆転に（またはその逆に）遷移させ得ることが分かる。この量は、約０．１μＣ／ｃｍ2と算出される。一旦この値を超過したなら、残留分極のメモリ・ウインドウに対する影響は小さくなり、このウインドウを決定する大きな要因は保磁界（ｃｏｅｒｃｉｖｅ ｆｉｅｌｄ）となる。
【００３２】
ＦＥＤＲＡＭゲート・コンデンサのスイッチング速度を調査するために、これに「単一ショット」電圧パルスを印加し、次いで０ゲート電圧時における容量を測定した。図７は、わずか８ｎｓという短いパルス幅（これらの測定を行った時点で得られた最短パルス）でも、７Ｖのパルス高に対してスイッチングは基本的に完全であることを示す。
【００３３】
図８は、疲労検査の結果を示す。Ｖ＋は、正パルス後のフラットバンド電圧であり、Ｖ−は、負パルス後のフラットバンド電圧である。Ｃ−Ｖメモリ・ウインドウ（Ｖ＋〜Ｖ−）は、１０11サイクルのスイッチングの後でも、実際に不変のままであるが、恐らく誘電体における電荷捕獲のためにウインドウは徐々にドリフトしていることが分かる。
【００３４】
また、Ｉ−Ｖ特性も測定し、図９に示すように、研究対象の電圧範囲（±７ｖ）全域において、漏れ電流は１０ｐＡ（即ち、１ｎＡ／ｃｍ2）を決して超過しないことがわかった。
【００３５】
図１０は、典型的なＦＥＤＲＡＭゲートの保持特性を示す。このデータは、短いパルスによってゲートをプログラムし５７ｐＦの容量値を得た後、徐々に減衰するが、５分後でもその初期値の５０％以上を未だ保持していることを示す。かかる長い保持時間は、現在市販されている従来からのＤＲＡＭセルの典型的な保持時間が僅か１秒程度であることと対比すべきであろう。
【００３６】
ＦＥＤＲＡＭ
図１１は、２つの行の各々に２つのセルを有する、４つのメモリ・セル２０（１〜４）のアレイを含む、ＦＥＤＲＡＭの単純な例を示す。一般に、ＦＥＤＲＡＭには、１行にｎ個のゲート、１列にｍ個のドレインがある。各セルはＦＥトランジスタを含む。ＦＥＤＲＡＭは、選択したセルに記憶されている値を読み出すセンス・アンプ回路３０、センス・アンプ回路３０によって検知された値を各セルに書き戻すリフレッシュ回路３２、およびリフレッシュ動作を制御する内部リフレッシュ・クロック回路３４を含む。
【００３７】
ＦＥＤＲＡＭにおける各ワード・ラインは、同一行にある２つのゲートを接続し、各ビット・ラインは同じ列にある２つのドレインを接続し、各ソース・ラインは同じ列にある２つのソースを接続する。ｍｘｎマトリクスの場合、各ビット・ラインは各列にあるｍ個のドレインを接続し、各ソース・ラインは各列にあるｍ個のソースを接続し、各ワード・ラインは各行にあるｎ個のゲートを接続する。
【００３８】
この論述のために、各メモリ・セルは、「１」を書き込むには、ゲートおよびソース／ドライン間に＋Ｖｐｐの電圧差を必要とし、「０」を書き込むには−Ｖｐｐを必要とすると仮定する。更に、＋１／２Ｖｐｐまたは−１／２Ｖｐｐのいずれも、セルに記憶されている状態に影響を与えないと仮定する。すると、選択したセル（例えば、セル１）に対して可能なプログラミング方式の１つは、次のようになる。セル１に「１」を書き込むには、ワード・ライン１Ａ上に振幅１／２Ｖｐｐの正電圧パルスを、ソース・ライン１Ｃおよびビット・ライン１Ｂ上に−１／２Ｖｐｐを印加する。他の全てのワード・ライン、ビット・ライン、およびソース・ラインは、接地電位に維持する。「０」をセル１に書き込むには、ワード・ライン１Ａ上に−１／２Ｖｐｐの負電圧パルスを、ソース・ライン１Ｃおよびビット・ライン１Ｂ上に＋１／２Ｖｐｐを印加する。他の全てのワード・ライン、ビット・ラインおよびソース・ラインは、接地電位に維持する。
【００３９】
選択したメモリ・セル（この場合もセル１を引用する）に記憶されているデータを読み出すには、ソース・ライン１Ｃを接地し、ビット・ライン１Ｂを一時的に＋１／２Ｖｐｐまで充電し、ワード・ライン１Ａに読み出し電圧Ｖｒを与える。この電圧は、「１」を記憶しているメモリ・トランジスタをオンにするには十分に高いが、「０」を記憶しているメモリ・トランジスタをオンにする程には高くない。この時点で、セル１が「１」を記憶している場合、対応するトランジスタがオンとなり、ビット・ライン１Ｂは接地に放電する。一方、セル１が「０」を記憶している場合、ビット・ライン１Ｂ上の電位は、センス・アンプおよびリフレッシュ回路が検知するのに十分な間ほぼ＋１／２Ｖｐｐに留まる。これについては、以下で説明する。
【００４０】
読み出し動作は、状態がコンデンサに記憶されている従来のＤＲＡＭの場合と同様、ＦＥＤＲＡＭ内に記憶されている状態を乱さないことを注記しておく。
ＦＥＤＲＡＭトランジスタ内に記憶されているデータは時間と共に減衰するので、リフレッシュ回路３２がセンス・アンプ３０と協働して、周期的に記憶データをリフレッシュする。従来のＤＲＡＭにおいてこの機能を行うために、かかる回路が数多く開発されており、更にＦＥＤＲＡＭの場合にも総じて同じ機能性を得るために使用可能な多くの代替設計がある。リフレッシュ機能を行う回路を設計することは、十分当業者の能力範囲内のことである。一般に、リフレッシュ回路は、センス・アンプと協働して、ＦＥＤＲＡＭトランジスタのソースおよびドレイン間の導電性を検知することによって、選択したセル内の記憶値をセンスしラッチする。次いで、リフレッシュ回路は、ソースおよびドレインに対して、適切なパルスをＦＥＤＲＡＭのゲートに印加することによって、この値をＦＥＤＲＡＭトランジスタに書き戻す。回路は、ワード・ライン、ソース・ラインおよびビット・ライン上に適切な信号シーケンスを印加し、アレイ内の各セル毎にこの動作を行う。
【００４１】
前述の実施形態では、リフレッシュ機能は、内部リフレッシュ・クロックによって制御される。リフレッシュ動作のタイミングを管理するには、少なくとも２つの代替方法がある。一方の方法は、所定の時間期間経過後に全てのセルを自動的にリフレッシュするというものである。所定時間期間は、記憶データが減衰し過ぎて記憶値の読み出しの際にエラーが発生することがないように、十分に短く選択する。あるいは、センス・アンプが周期的に個々のセルに記憶されているデータの状態を監視し、あるスレシホルド・レベルまで減衰した場合に、ＦＥＤＲＡＭがそのセルに対して（またはその時点で全てのセルに対して）リフレッシュ機能を呼び出すことも可能である。
【００４２】
センス・アンプ／リフレッシュ回路を構成することが可能な多くの方法が、当業者には公知である。その動作の基本的な原理について、以下にあげる２つの簡単な例によって示す。
【００４３】
図１２において、データを検知するためおよびリフレッシュに用いる電圧を発生するための双方に比較器を利用する。この比較器は、反転入力電圧が基準電圧Ｖｒｅｆ未満の場合に＋１／２Ｖｐｐを出力し、反転入力電圧が基準電圧Ｖｒｅｆを超過する場合−１／２Ｖｐｐを出力する。Ｖｒｅｆを＋１／２Ｖｐｐおよび０の間のいずれかの電圧、例えば、＋３／４Ｖｐｐに選択する。この場合、読み出し電圧Ｖｒがワード・ライン１Ａに印加されているときにセル１が「１」を記憶している場合、ビット・ライン１Ｂ上の電位はほぼ０まで引き下げられ、したがってセンス・アンプからの出力は＋１／２Ｖｐｐ、即ち、「高」となる。一方、セル１が「０」を記憶している場合、ビット・ライン１Ｂ上の電位はほぼ＋１／２Ｖｐｐに留まり、センス・アンプからの出力は−１／２Ｖｐｐ、即ち、「低」となる。前述のプログラミング手順を用いることによって、比較器の出力電圧をフィードバックしセル１をリフレッシュすることも可能である点を注記しておく。
【００４４】
センス・アンプ回路の別の例を図１３に示す。ここでは、ＣＭＯＳ反転器を用いる。この場合も、図１１におけるセル１が選択され、Ｖｒをワード・ライン１Ａに印加すると仮定する。セル１が「１」を記憶している場合、ビット・ライン１Ｂは前述のように「低」となり、図１３のＣＭＯＳ反転器の出力は「高」（「１」に対応する）となる。一方、セル１が「０」を記憶している場合、ビット・ライン１Ｂは「高」となり、ＣＭＯＳ反転器の出力は「低」（「０」に対応する）となる。ＣＭＯＳ反転器の出力をフィードバックしセル１をリフレッシュすることも可能である点を注記しておく。
【００４５】
プログラム障害、読み出し障害、またはリフレッシュ障害に起因して生ずる可能性がある問題を軽減するために、図１４に示すように、選択トランジスタ４０（またはアクセス・トランジスタ）を各セルに追加することも可能である。選択トランジスタは、強誘電体膜のない普通のＭＯＳＦＥＴとすることができる。対応するワード・ライン上に適切な電圧を印加することによって、選択トランジスタを「オン」または「オフ」とし、その「オン」および「オフ」が、ビット・ラインの選択したＦＥメモリ・トランジスタ５０のゲートに対する接続および切断を行うように機能する。プログラミング動作は、次の通りである。まず、対応する選択トランジスタをオンにして、ビット・ラインを強誘電体ゲートに接続することによって、ある特定のセルを選択する。ビット・ラインが「高」の場合、「１」が記憶トランジスタに書き込まれ、一方ビット・ラインが「低」の場合、「０」が書き込まれる。ある意味では、この構成は、記憶コンデンサがＦＥトランジスタに置き換えられたことを除いて、従来のＤＲＡＭセルの構成に非常に似通っている。図１３および図１４に示したセンス・アンプ方式は、適正に変更すれば、当然この場合にも同様に適用可能である。
【００４６】
選択トランジスタを挿入するための別の構成を図１５に示す。この場合、選択トランジスタ６０は、いくつかのＥＥＰＲＯＭアレイに採用されているように、メモリ・トランジスタ６２の電流路を接続または切断するように機能する。
【００４７】
図１１に示したアレイ（または、選択トランジスタを追加したその対応物）は、「ＮＯＲ」アーキテクチャとして知られている。また、図１６に示すように、メモリ・セルを所謂「ＮＡＮＤ」アレイに配列することも可能である。図１６には１列のみを示すが、上側にドレイン選択トランジスタを示し、下側にソース選択トランジスタ７２を示す。メモリ・セルは、それらのソースおよびドレインが直列に接続されている。プログラミングおよび読み出し動作は、ＮＡＮＤ ＥＥＰＲＯＭセルにおいて用いられるのと同様であり、当業者はどのようにそれを行うのか知っていて当然である。図３および図４に示したセンス・アンプの例も、この場合に適用可能である。
【００４８】
本発明は、前述の代替的な手法および具体的に述べなかったその他の手法も全て包含することを意図する。前述の実施形態およびその他の実施形態は請求の範囲内に該当するものである。
【図面の簡単な説明】
【図１ａ】 強誘電体膜をゲート誘電体として含むのエンハンス・モードＭＯＳ素子であり、ゲート誘電体を強誘電体（ＦＥ）膜としたＦＥＤＲＡＭセルの概略断面図を示す。
【図１ｂ】 強誘電体膜をゲート誘電体として含むのエンハンス・モードＭＯＳ素子であり、ゲート誘電体が超薄型バッファ誘電体層ｄ１上に強誘電体（ＦＥ）膜を含む、ＦＥＤＲＡＭセルの概略断面図を示す。
【図１ｃ】 強誘電体膜をゲート誘電体として含むのエンハンス・モードＭＯＳ素子であり、ゲート誘電体が２つの超薄型バッファ誘電体層ｄ１およびｄ２間に狭持されたに強誘電体（ＦＥ）膜を含む、ＦＥＤＲＡＭセルの概略断面図を示す。
【図２ａ】 ＦＥＤＲＡＭセルの０状態を示す。
【図２ｂ】 ＦＥＤＲＡＭセルの「１」状態を示す。
【図３ａ】 図１ａ示したエンハンス・モード素子の対応物であるデプリーション・モードＭＯＳ素子を示す。
【図３ｂ】 図１ｂに示したエンハンス・モード素子の対応物であるデプリーション・モードＭＯＳ素子を示す。
【図３ｃ】 図１ｃに示したエンハンス・モード素子の対応物であるデプリーション・モードＭＯＳ素子を示す。
【図４】 窒化物／Ｓｉ基板上のＳＢＴのＸＲＤパターンである。
【図５】 ＦＥＤＲＡＭゲート・コンデンサ上で測定したＰ−Ｅループである。
【図６】 ヒステリシスを示すＦＥＤＲＡＭゲート・コンデンサのＣ−Ｖ曲線である。
【図７】 種々のパルス幅の電圧パルス印加後におけるＦＥＤＲＡＭゲート・コンデンサの０バイアス容量を示す。
【図８】 サイクル数の関数として、フラットバンド付近で測定したＣ−Ｖメモリ・ウインドウを示す。
【図９】 ＦＥＤＲＡＭゲート・コンデンサ上で測定したＩ−Ｖ特性を示す。
【図１０】 ＦＥＤＲＡＭゲート・コンデンサの保持特性を示す。
【図１１】 ４メモリ・セルを含む、簡略化したＦＥＤＲＡＭ回路である。
【図１２】 単純なセンス・アンプおよびリフレッシュ電圧発生回路である。
【図１３】 ＣＭＯＳインバータ・センス・アンプ回路である。
【図１４】 選択トランジスタを有するメモリ・セルの回路図である。
【図１５】 選択トランジスタを用いた、別のメモリ・セル設計である。
【図１６】 ＦＥＤＲＡＭを採用したＮＡＮＤメモリ・アレイの２つのセル列である。
発明の背景
本発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関するものである。
【０００２】
ランダム・アクセス・メモリ（ＲＡＭ）は、概略的に２つの分類、即ち、スタティックおよびダイナミックに分けられる。ＲＡＭは、双方の種類共、アドレス可能な記憶セルのアレイで構成され、各セルが１ビットの情報（またはマルチビット情報）を記憶する。スタティックＲＡＭ（ＳＲＡＭ）では、セル内の記憶単位は、通常、双安定フリップ・フロップであり、セルが０または１のどちらを記憶しているのかをフリップ・フロップの状態が示す。ダイナミックＲＡＭ（ＤＲＡＭ）では、記憶単位は、通常、ＩＣコンデンサであり、記憶されている値は０または１のどちらかであるかを、コンデンサ上の電荷が示す。しかしながら、ＤＲＡＭの場合、コンデンサは徐々に電荷を失うので、数ミリ秒に１回程度の頻度で記憶データを「リフレッシュ」する必要がある（近年のＤＲＡＭでは、数百ミリ秒程度、および秒単位にも延長されてはいるが）。リフレッシュ動作は、まずセル内の値を読み取り、次いでそれを書き戻すことによって行われる。これは、アレイ内の各セル毎に行われ、通常、複雑な制御回路を必要とする。
【０００３】
７０年代始めに導入された最初期のＤＲＡＭセルは、４つのトランジスタを内蔵していた。後に、３トランジスタＤＲＡＭセルが導入され、セルの小型化およびメモリの高密度化をもたらした。そのすぐ後に、１トランジスタ／１コンデンサ・セルが導入され、その簡素さおよびその小さなセル・サイズのために、その全ての競合を一掃し業界標準として残っている。年と共に、４Ｋ、１６Ｋ、６４Ｋ、および２５６Ｋ ＤＲＡＭ世代を経て、セル・サイズは、トランジスタおよびコンデンサ双方の寸法を縮小することにより小型化してきたが、コンデンサの方がトランジスタよりも縮小が簡単であった。これは、前者の簡素さのためである。しかしながら、１９８０年台中期から１Ｍｂ ＤＲＡＭ世代が始まり、状況は逆転した。何故なら、コンデンサは、所与のセル・サイズに割り当てられる「リアル・エステート」エリア内に形成するために、増々複雑化した三次元構造を取るように強いられたからである。ＤＲＡＭセルの最もコストがかかる部分は、Ｒ＆Ｄの努力や生産コストも含めて、コンデンサであり、予測可能な将来においてもそうあり続けるであろうと言っても差し支えない。更に、コンデンサがなくても存続可能な新たなＤＲＡＭセルの設計を採用しなければ、継続する小型化がいずれは行き詰まる可能性は非常に高い。
【０００４】
発明の概要
本発明は、強誘電体ＭＯＳトランジスタを記憶単位として用いる、新たなＤＲＡＭセルの設計にある。この新たなＤＲＡＭを、強誘電体ＤＲＡＭの略称として、ＦＥＤＲＡＭと呼ぶことにする。ＦＥＤＲＡＭセルは、１トランジスタ／１コンデンサ・セルからコンデンサをなくし、ゲート誘電体に多少の変更を加えて、セルのトランジスタを保持する。これらの素子のデータ保持時間は、不揮発性メモリに対する要求に比較すると短く、例えば、数分または長くても数日程度である。しかし、この欠点は、ＦＥＤＲＡＭチップ内に適切なリフレッシュ回路を追加することによって、容易に克服できる。
【０００５】
概して言えば、一態様において、本発明は、各々強誘電体電界効果トランジスタ（ＦＥＴ）をそのメモリ・エレメントとして含む、メモリ・セルのアレイと、メモリ・セルのアレイに接続され、強誘電体トランジスタのソース・ドレイン間の導電性を検知することによって、各セル内に記憶されているデータを読み出し、かつ記憶されているデータをリフレッシュするセンスおよびリフレッシュ回路とを含むメモリである。
【０００６】
好適な実施形態では、前述のセンスおよびリフレッシュ回路は、メモリ・セルのアレイ内に記憶されているデータを周期的にリフレッシュするようにプログラムされている。これを行う１つの方法は、メモリ・セルから選択された１つに記憶されているデータを周期的に検知し、選択したメモリ・セルにおいて検知したデータがスレシホルド値未満に減衰している場合、選択したメモリ・セルに記憶されているデータを自動的にリフレッシュするように前記センスおよびリフレッシュ回路をプログラムすることである。また、メモリ・セル・アレイ内の各メモリ・セルは、更に、当該メモリ・セル内の強誘電体ＦＥＴに接続された選択トランジスタを含む。各メモリ・セルにおいて、選択トランジスタは、強誘電体ＦＥＴのゲート、または強誘電体ＦＥＴのソースおよびドレインのいずれかに接続されている。更に、各メモリ・セルにおいて、強誘電体トランジスタは、強誘電体材料で作られたゲート誘電体を含む。また、１つ以上の追加の誘電体層を含み、積層構造を形成することも可能である。
【０００７】
概して言えば、別の態様において、本発明はＤＲＡＭであり、このＤＲＡＭは、各々強誘電体電界効果トランジスタ（ＦＥＴ）をそのメモリ・エレメントとして含むメモリ・セルのアレイを備え、対応する強誘電体ＦＥＴのソース・ドレイン間導電性を検知することによって、いずれの所与のメモリ内に記憶されている値をも判定する。
【０００８】
ＦＥＤＲＡＭセルは、従来のＤＲＡＭセルと比較して、他にも大きな利点がある。ＦＥＤＲＡＭセルは記憶コンデンサを必要としないので、そのサイズは従来のＤＲＡＭセルよりも本質的に小さい。したがって、所与の製作基準規則（ｆａｂｒｉｃａｔｉｏｎ ｇｒｏｕｎｄ ｒｕｌｅ）で、メモリの高密度化を図ることができる。加えて、ＦＥＤＲＡＭセルではコンデンサが不要なため、従来のＤＲＡＭセルと比較して、セル・サイズを更に縮小するのが遥かに容易である。また、ＦＥＤＲＡＭセルにおけるプログラム速度は、強誘電体薄膜のスイッチング時間による制約を受けるだけなので、非常に速く、例えば約１ｎｓ以下とすることができる。一方、従来のＤＲＡＭセルのプログラム速度は、記憶コンデンサの充電時間だけ遅くなる。
【０００９】
他の利点として、記憶コンデンサが不要なことから、読み出し時間も改善されることがあげられる。更に、従来のＤＲＡＭと比較して、ＦＥＤＲＡＭセルの保持時間が遥かに長く、例えば、秒単位に対して分単位または日単位であるために、リフレッシュ間に許容される時間を大幅に長くすることができる。更に、記憶コンデンサの除去およびリフレッシュ要件の軽減のために、電力消費も減少する。
【００１０】
理論的に、ＦＥＤＲＡＭは、メモリ・アレイにおいて強誘電体（ＦＥ）トランジスタを使用する従来の取り組みとは異なる手法を意味する。他の者が追及していた手法は、真の「不揮発性」ＦＥトランジスタを求めるためのものである。しかし、その探求はこれまで現実に商業的な成功を納めていない。本発明は、リフレッシュ動作を拠り所とすることによって、ＦＥメモリ・トランジスタ技術に伴う問題を解決する。本願のＦＥＤＲＡＭと「不揮発性」ＦＥトランジスタ・メモリとの間には、概念的および動作的双方に大きな相違があり、これまでの研究者の成果では殆ど得られなかったことである。これらの相違を以下に要約する。
【００１１】
「不揮発性」ＦＥメモリ・トランジスタは非常に長いメモリ保持時間（通常数年）を必要とするが、一方ＦＥＤＲＡＭセルは遥かに短い保持時間（秒単位で十分である）で済む。
【００１２】
非常に厳しい「不揮発性」要件のため、「不揮発性」メモリ・セルの上下いずれの界面、またはＦＥ膜自体内においても、実際上漏れ電流は全く許容することができない。したがって、真の「不揮発性」ＦＥメモリ・トランジスタを実証した者はおらず、製造は極めて困難である。対照的に、ＦＥＤＲＡＭは、リフレッシュすることができるので、かなりの量のゲート漏れ電流を許容することができ、したがって一層容易に製造することが可能である。
【００１３】
「不揮発性」ＦＥメモリ・トランジスタは、欠陥が殆どないＦＥ膜を必要とするので、内部分極によって誘発され得るイオン電流またはその他の電荷輸送機構は実際上あってはならない。そうでないと、たとえ少量であれ電流があると、ＦＥ膜内の電荷の移動によって記憶の喪失および回路の故障を招くことになる。対照的に、ＦＥＤＲＡＭは、メモリ・セルのダイナミック性および回路におけるリフレッシュ動作の使用のために、かかる電流を許容することができる。
【００１４】
「不揮発性」セルは、他のセルのプログラミングまたは読み出しによる大きな障害に耐えることができず、一方ＦＥＤＲＡＭセルは遥かに耐性があり（これも、リフレッシュ動作を組み入れたことによるものである）、したがって後者では、回路設計およびアーキテクチャに得られる自由度は格段に高い。
【００１５】
その他の利点および特徴は、以下の好適な実施形態の説明および請求の範囲から明らかとなろう。
好適な実施形態の説明
新たなＦＥＤＲＡＭセルは、ゲート誘電体に強誘電体（ＦＥ）膜を採用し、データ記憶エレメントおよびそれ自体の読み出し素子双方として機能する、電界効果トランジスタ（ＦＥＴ）構造を含む。データの記憶は、強誘電体膜において分極を誘発することによって行う。この分極が、次に、ＦＥＴの導通チャネルの導電性を変調し、記憶されているデータを読み出したいときに、これを検知することができる。記憶されているデータの保持時間が有限であるために、他のＤＲＡＭの場合と同様、記憶を維持するためにリフレッシュ動作が含まれる。
【００１６】
ＦＥＤＲＡＭトランジスタ構造およびその動作原理
図１ａないし図１ｃに示すように、ＦＥＤＲＡＭトランジスタ構造は、ゲート酸化物を強誘電体膜１０（図１ａ）と置換したことを除いて、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）のそれと同様である。その他の点については、ＦＥＤＲＡＭトランジスタ構造は、従来のＭＯＳＦＥＴと同様である。図１ａないし図１ｃに示すＦＥＤＲＡＭトランジスタ構造は、ｐ型基板１２上に作成されたエンハンス・モードＦＥＴである。これらは、ソース・コンタクト１６およびソース端子１８を有するソース領域１４、ドレイン・コンタクト２２およびドレイン端子２４を有するドレイン領域２０を含み、ＦＥ膜１０上には、ゲート端子１３を有するゲート・コンタクト１１がある。
【００１７】
図１ｂおよび図１ｃに示す実施形態では、ゲート酸化物は、強誘電体膜１０および別の誘電体層ｄ１（図１ｂ）を含む誘電体積層体、または強誘電体膜１０および２層の別の誘電体層ｄ１およびｄ２（図１ｃ）を含む誘電体積層体である。これらの構造全てにおいて、ｄ１およびｄ２双方は十分に薄いので（例えば、＜１０ｎｍ）、大量のゲート電圧降下を招くことはなく、これらを通じて大量の漏れ電流が流れることができる。
【００１８】
ＦＥＤＲＡＭの動作原理は以下の通りである。強誘電体膜は、図２ａに示すような初期分極を有し、ドレイン電流と呼ぶソース・ドレイン間電流はオフ（即ち、事実上０）であると仮定する。ＦＥ膜の分極は、Ｓｉ導通チャネルにおける逆転層（ｉｎｖｅｒｓｉｏｎ ｌａｙｅｒ）の形成を妨げ、したがってソースおよびドレイン間に電流が流れるのを防止する。ドレイン電流がほぼ０であるので、これを「０」状態と定義するものとして示すことができる。
【００１９】
十分な振幅および持続時間の正ゲート電圧パルスを印加すると、強誘電体膜の分極は、図２ｂに示すように、その極性を逆転させる。この分極は、十分に大きい場合、半導体表面に逆転層を誘発し、大量のドレイン電流が流れる。大量のドレイン電流が流れるので、これを「１」状態と呼ぶことができる。このように、正パルスをゲートに印加することによって、ＦＥＤＲＡＭを状態「０」から状態「１」に切り替えさせた。同様に、負パルスをゲートに印加することによって、ＦＥＤＲＡＭを状態「１」から状態「０」に切り替えることができる。
【００２０】
各ＦＥＤＲＡＭセルのメモリ内容は、０ゲート電圧時または別の所定のゲート電圧時におけるそのドレイン電流を読み出すことによって検知する。
先に示したように、図１ａないし図１ｃに示すＦＥＤＲＡＭ素子は、エンハンス・モード・トランジスタを基本とする。図３ａないし図３ｃに示すように、デプリーション・モード・トランジスタを製作しても同じ目標を達成することができる。素子を形成する材料は、ｎ型半導体であり、これをｐ型基板上または絶縁物上に形成する。動作原理は、前述と同様であるが、この素子は通常導通状態にあり、適切な電圧をゲートに印加することによってオフに切り替えられる。
【００２１】
図１および図３に提示した３つの代替誘電体構造は、それぞれ利点および欠点がある。図１ａおよび図３ａの誘電体構造（即ち、ｄ１＝ｄ２＝０）では、プログラムするのに必要なゲート・パルスは最小で済むが、製造は最も困難である。何故なら、強誘電体膜堆積の間、半導体基板上に「自然」酸化物の形成を避けるのが非常に難しいからである。強誘電体膜および下地の半導体の間にバッファ層がないと、強誘電体膜および半導体内の元素間の相互拡散を防止するのが困難となり、ＦＥＤＲＡＭの強誘電体特性またはトランジスタ特性（あるいは双方）の低下を招く虞れがある。
【００２２】
図１ｂおよび図３ｂに示すゲート誘電体構造では、ｄ１の材料は少なくとも以下の要件を満たせばよく、その広範囲の選択が可能となる。（ｉ）ｄ１は半導体および強誘電体間の相互拡散に対して優れたバリアでなければならない。（ｉｉ）ｄ１は、下地の半導体と良好な電気界面を形成しなければならない。および（ｉｉｉ）ｄ１はゲート電圧の一部分を過度に降下させない。しかしながら、図１ａまたは図３ａに示す構造と比較すると、図１ｂまたは図３ｂにおけるゲート誘電体構造は、ｄ１間の電圧降下のために、プログラムに大きなゲート電圧パルスを必要とするが、プロセス自由度を高め生産性を向上させることができる。
同様に、図１ｃまたは図３ｃに示すゲート誘電体構造は、プログラムに更に大きなゲート電圧パルスを必要とするが、当然ながら保持時間は最も長くなる。
【００２３】
実験結果
前述の素子の加工性を検証するためにいくつかの実験を行った。以下に結果を提示し論述する。
Ｓｉ上に１組の強誘電体ゲート積層体を作成し、ＦＥＤＲＡＭトランジスタの実現可能性を検査した。ゲート積層体検査構造を、ＦＥＤＲＡＭゲートと呼ぶことにする。これは、ｎ型Ｓｉ基板上の超薄型（例えば、厚さ〜３ｎｍ）のシリコン酸窒化物層上に堆積された、強誘電体ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）膜上に堆積されたＡｕゲート電極を含む。予め清浄化したＳｉ基板上に、公知であり従来技術において記載されている噴射蒸着（ＪＶＤ：ｊｅｔ−ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）手順によって、シリコン酸窒化物層を堆積した。例えば、
【００２４】
Ｍ．Ｋｈａｒｅその他、１９９７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ（１９９７年ＶＬＳＩ技術シンポジウム技術論文ダイジェスト）、ｐ．５１（１９９７）；
【００２５】
Ｘｉｅｗｅｎ Ｗａｎｇその他、”Ｈｉｇｈｌｙ Ｒｅｌａｉｂｌｅ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ Ｔｈｉｎ Ｆｉｌｍｓ Ｍａｄｅ ｂｙ Ｊｅｔ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ”（噴射蒸着によって形成した高信頼性窒化シリコン薄膜）、Ｊｐｎ、Ｊ．Ａｐｐｌ． Ｐｈｙｓ．Ｖｏｌ．３４（１９９５）、ｐｐ．９５６〜９５８；
【００２６】
Ｔ．Ｐ．Ｍａ、”Ｍａｋｉｎｇ Ｓｉｎ Ｆｉｌｍ ａ Ｖｉａｂｌｅ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃ”（ＳｉＮ膜を実現可能なゲート誘電体にする）、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ．４５、Ｎｏ．３、ｐ．６８０（１９９８）；および
【００２７】
”Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ ｔｈｅ Ｄｅｐｏｓｉｔｉｏｎ ｏｆ Ｓｏｌｉｄ Ｆｉｌｍｓ ｏｆ ａ Ｍａｔｅｒｉａｌ ｆｒｏｍ ａ Ｊｅｔ Ｓｔｒｅａｍ Ｅｎｔｒａｉｎｉｎｇ ｔｈｅ Ｇａｓｅｏｕｓ Ｐｈａｓｅ ｏｆ Ｓａｉｄ Ｍａｔｅｒｉａｌ”（材料の気相の噴射流巻き込みによる当該材料の固体膜の堆積方法および装置）と題するＳｃｈｍｉｄｔ（シュミット）の米国特許第４，７８８，０８２号、
を参照のこと。これらのすべては参照により本明細書に援用する。
【００２８】
次に、ＭＯＤ（有機金属成長：ｍｅｔａｌ ｏｒｇａｎｉｃ ｄｅｐｏｓｉｔｉｏｎ）溶液を用いたスピン・オン法によって、厚さ約２００ｎｍのＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）膜を酸窒化物バッファ層の上面上に堆積し、続いて〜９００℃で酸素中において１時間アニールした。続いて、Ａｕ蒸着によってゲート電極および背面コンタクト双方を形成した。４００℃で酸素中においてポスト・ゲート・アニール（ｐｏｓｔ−ｇａｔｅ ａｎｎｅａｌ）を行い、ＦＥＤＲＡＭゲート・コンデンサの製作を完了した。
【００２９】
図４は、今説明したプロセスによって形成したＳＢＴ膜のＸ線回折パターンを示し、材料が多結晶であることを示す。
図５は、ＦＥＤＲＡＭゲート上で測定したＰ−Ｅ（分極−電界）ループを示し、比較的小さな残留分極（〜０１５μＣ／ｃｍ2）による不飽和Ｐ−Ｅ挙動を示す。
【００３０】
図６は、代表的なＦＥＤＲＡＭのゲート・コンデンサのＣ−Ｖ（容量−電圧）曲線を示す。ヒステリシスは反時計方向であり、これはＦＥ分極のスイッチングによるものと同一であるが、境界捕獲（ｂｏｒｄｅｒ ｔｒａｐ）（または遅い準位）によるものとは逆であることに注意されたい。移動イオンによる他の唯一の可能性は、次の２つの事実に基づいて除外してある。（１）移動イオンは正のフラットバンド電圧を生ずることはない。（２）高速電圧掃引（ｒａｐｉｄ ｖｏｌｔａｇｅ ｓｗｅｅｐ）のように、移動イオンが追従できない程十分に高いランプ・レート（≧５Ｖ／ｓ）において、同じヒステリシスが観察されている。
【００３１】
最初に、かかる小さな残留分極がかかる大きなＣ−Ｖウインドウの原因となり得るのは、驚くべきことと思われるかもしれない。実際には、十分な残留分極があればよいので、２Ｐｒが下地の半導体をデプリーションから逆転に（またはその逆に）遷移させ得ることが分かる。この量は、約０．１μＣ／ｃｍ2と算出される。一旦この値を超過したなら、残留分極のメモリ・ウインドウに対する影響は小さくなり、このウインドウを決定する大きな要因は保磁界（ｃｏｅｒｃｉｖｅ ｆｉｅｌｄ）となる。
【００３２】
ＦＥＤＲＡＭゲート・コンデンサのスイッチング速度を調査するために、これに「単一ショット」電圧パルスを印加し、次いで０ゲート電圧時における容量を測定した。図７は、わずか８ｎｓという短いパルス幅（これらの測定を行った時点で得られた最短パルス）でも、７Ｖのパルス高に対してスイッチングは基本的に完全であることを示す。
【００３３】
図８は、疲労検査の結果を示す。Ｖ＋は、正パルス後のフラットバンド電圧であり、Ｖ−は、負パルス後のフラットバンド電圧である。Ｃ−Ｖメモリ・ウインドウ（Ｖ＋〜Ｖ−）は、１０11サイクルのスイッチングの後でも、実際に不変のままであるが、恐らく誘電体における電荷捕獲のためにウインドウは徐々にドリフトしていることが分かる。
【００３４】
また、Ｉ−Ｖ特性も測定し、図９に示すように、研究対象の電圧範囲（±７ｖ）全域において、漏れ電流は１０ｐＡ（即ち、１ｎＡ／ｃｍ2）を決して超過しないことがわかった。
【００３５】
図１０は、典型的なＦＥＤＲＡＭゲートの保持特性を示す。このデータは、短いパルスによってゲートをプログラムし５７ｐＦの容量値を得た後、徐々に減衰するが、５分後でもその初期値の５０％以上を未だ保持していることを示す。かかる長い保持時間は、現在市販されている従来からのＤＲＡＭセルの典型的な保持時間が僅か１秒程度であることと対比すべきであろう。
【００３６】
ＦＥＤＲＡＭ
図１１は、２つの行の各々に２つのセルを有する、４つのメモリ・セル２０（１〜４）のアレイを含む、ＦＥＤＲＡＭの単純な例を示す。一般に、ＦＥＤＲＡＭには、１行にｎ個のゲート、１列にｍ個のドレインがある。各セルはＦＥトランジスタを含む。ＦＥＤＲＡＭは、選択したセルに記憶されている値を読み出すセンス・アンプ回路３０、センス・アンプ回路３０によって検知された値を各セルに書き戻すリフレッシュ回路３２、およびリフレッシュ動作を制御する内部リフレッシュ・クロック回路３４を含む。
【００３７】
ＦＥＤＲＡＭにおける各ワード・ラインは、同一行にある２つのゲートを接続し、各ビット・ラインは同じ列にある２つのドレインを接続し、各ソース・ラインは同じ列にある２つのソースを接続する。ｍｘｎマトリクスの場合、各ビット・ラインは各列にあるｍ個のドレインを接続し、各ソース・ラインは各列にあるｍ個のソースを接続し、各ワード・ラインは各行にあるｎ個のゲートを接続する。
【００３８】
この論述のために、各メモリ・セルは、「１」を書き込むには、ゲートおよびソース／ドライン間に＋Ｖｐｐの電圧差を必要とし、「０」を書き込むには−Ｖｐｐを必要とすると仮定する。更に、＋１／２Ｖｐｐまたは−１／２Ｖｐｐのいずれも、セルに記憶されている状態に影響を与えないと仮定する。すると、選択したセル（例えば、セル１）に対して可能なプログラミング方式の１つは、次のようになる。セル１に「１」を書き込むには、ワード・ライン１Ａ上に振幅１／２Ｖｐｐの正電圧パルスを、ソース・ライン１Ｃおよびビット・ライン１Ｂ上に−１／２Ｖｐｐを印加する。他の全てのワード・ライン、ビット・ライン、およびソース・ラインは、接地電位に維持する。「０」をセル１に書き込むには、ワード・ライン１Ａ上に−１／２Ｖｐｐの負電圧パルスを、ソース・ライン１Ｃおよびビット・ライン１Ｂ上に＋１／２Ｖｐｐを印加する。他の全てのワード・ライン、ビット・ラインおよびソース・ラインは、接地電位に維持する。
【００３９】
選択したメモリ・セル（この場合もセル１を引用する）に記憶されているデータを読み出すには、ソース・ライン１Ｃを接地し、ビット・ライン１Ｂを一時的に＋１／２Ｖｐｐまで充電し、ワード・ライン１Ａに読み出し電圧Ｖｒを与える。この電圧は、「１」を記憶しているメモリ・トランジスタをオンにするには十分に高いが、「０」を記憶しているメモリ・トランジスタをオンにする程には高くない。この時点で、セル１が「１」を記憶している場合、対応するトランジスタがオンとなり、ビット・ライン１Ｂは接地に放電する。一方、セル１が「０」を記憶している場合、ビット・ライン１Ｂ上の電位は、センス・アンプおよびリフレッシュ回路が検知するのに十分な間ほぼ＋１／２Ｖｐｐに留まる。これについては、以下で説明する。
【００４０】
読み出し動作は、状態がコンデンサに記憶されている従来のＤＲＡＭの場合と同様、ＦＥＤＲＡＭ内に記憶されている状態を乱さないことを注記しておく。
ＦＥＤＲＡＭトランジスタ内に記憶されているデータは時間と共に減衰するので、リフレッシュ回路３２がセンス・アンプ３０と協働して、周期的に記憶データをリフレッシュする。従来のＤＲＡＭにおいてこの機能を行うために、かかる回路が数多く開発されており、更にＦＥＤＲＡＭの場合にも総じて同じ機能性を得るために使用可能な多くの代替設計がある。リフレッシュ機能を行う回路を設計することは、十分当業者の能力範囲内のことである。一般に、リフレッシュ回路は、センス・アンプと協働して、ＦＥＤＲＡＭトランジスタのソースおよびドレイン間の導電性を検知することによって、選択したセル内の記憶値をセンスしラッチする。次いで、リフレッシュ回路は、ソースおよびドレインに対して、適切なパルスをＦＥＤＲＡＭのゲートに印加することによって、この値をＦＥＤＲＡＭトランジスタに書き戻す。回路は、ワード・ライン、ソース・ラインおよびビット・ライン上に適切な信号シーケンスを印加し、アレイ内の各セル毎にこの動作を行う。
【００４１】
前述の実施形態では、リフレッシュ機能は、内部リフレッシュ・クロックによって制御される。リフレッシュ動作のタイミングを管理するには、少なくとも２つの代替方法がある。一方の方法は、所定の時間期間経過後に全てのセルを自動的にリフレッシュするというものである。所定時間期間は、記憶データが減衰し過ぎて記憶値の読み出しの際にエラーが発生することがないように、十分に短く選択する。あるいは、センス・アンプが周期的に個々のセルに記憶されているデータの状態を監視し、あるスレシホルド・レベルまで減衰した場合に、ＦＥＤＲＡＭがそのセルに対して（またはその時点で全てのセルに対して）リフレッシュ機能を呼び出すことも可能である。
【００４２】
センス・アンプ／リフレッシュ回路を構成することが可能な多くの方法が、当業者には公知である。その動作の基本的な原理について、以下にあげる２つの簡単な例によって示す。
【００４３】
図１２において、データを検知するためおよびリフレッシュに用いる電圧を発生するための双方に比較器を利用する。この比較器は、反転入力電圧が基準電圧Ｖｒｅｆ未満の場合に＋１／２Ｖｐｐを出力し、反転入力電圧が基準電圧Ｖｒｅｆを超過する場合−１／２Ｖｐｐを出力する。Ｖｒｅｆを＋１／２Ｖｐｐおよび０の間のいずれかの電圧、例えば、＋３／４Ｖｐｐに選択する。この場合、読み出し電圧Ｖｒがワード・ライン１Ａに印加されているときにセル１が「１」を記憶している場合、ビット・ライン１Ｂ上の電位はほぼ０まで引き下げられ、したがってセンス・アンプからの出力は＋１／２Ｖｐｐ、即ち、「高」となる。一方、セル１が「０」を記憶している場合、ビット・ライン１Ｂ上の電位はほぼ＋１／２Ｖｐｐに留まり、センス・アンプからの出力は−１／２Ｖｐｐ、即ち、「低」となる。前述のプログラミング手順を用いることによって、比較器の出力電圧をフィードバックしセル１をリフレッシュすることも可能である点を注記しておく。
【００４４】
センス・アンプ回路の別の例を図１３に示す。ここでは、ＣＭＯＳ反転器を用いる。この場合も、図１１におけるセル１が選択され、Ｖｒをワード・ライン１Ａに印加すると仮定する。セル１が「１」を記憶している場合、ビット・ライン１Ｂは前述のように「低」となり、図１３のＣＭＯＳ反転器の出力は「高」（「１」に対応する）となる。一方、セル１が「０」を記憶している場合、ビット・ライン１Ｂは「高」となり、ＣＭＯＳ反転器の出力は「低」（「０」に対応する）となる。ＣＭＯＳ反転器の出力をフィードバックしセル１をリフレッシュすることも可能である点を注記しておく。
【００４５】
プログラム障害、読み出し障害、またはリフレッシュ障害に起因して生ずる可能性がある問題を軽減するために、図１４に示すように、選択トランジスタ４０（またはアクセス・トランジスタ）を各セルに追加することも可能である。選択トランジスタは、強誘電体膜のない普通のＭＯＳＦＥＴとすることができる。対応するワード・ライン上に適切な電圧を印加することによって、選択トランジスタを「オン」または「オフ」とし、その「オン」および「オフ」が、ビット・ラインの選択したＦＥメモリ・トランジスタ５０のゲートに対する接続および切断を行うように機能する。プログラミング動作は、次の通りである。まず、対応する選択トランジスタをオンにして、ビット・ラインを強誘電体ゲートに接続することによって、ある特定のセルを選択する。ビット・ラインが「高」の場合、「１」が記憶トランジスタに書き込まれ、一方ビット・ラインが「低」の場合、「０」が書き込まれる。ある意味では、この構成は、記憶コンデンサがＦＥトランジスタに置き換えられたことを除いて、従来のＤＲＡＭセルの構成に非常に似通っている。図１３および図１４に示したセンス・アンプ方式は、適正に変更すれば、当然この場合にも同様に適用可能である。
【００４６】
選択トランジスタを挿入するための別の構成を図１５に示す。この場合、選択トランジスタ６０は、いくつかのＥＥＰＲＯＭアレイに採用されているように、メモリ・トランジスタ６２の電流路を接続または切断するように機能する。
【００４７】
図１１に示したアレイ（または、選択トランジスタを追加したその対応物）は、「ＮＯＲ」アーキテクチャとして知られている。また、図１６に示すように、メモリ・セルを所謂「ＮＡＮＤ」アレイに配列することも可能である。図１６には１列のみを示すが、上側にドレイン選択トランジスタを示し、下側にソース選択トランジスタ７２を示す。メモリ・セルは、それらのソースおよびドレインが直列に接続されている。プログラミングおよび読み出し動作は、ＮＡＮＤ ＥＥＰＲＯＭセルにおいて用いられるのと同様であり、当業者はどのようにそれを行うのか知っていて当然である。図３および図４に示したセンス・アンプの例も、この場合に適用可能である。
【００４８】
本発明は、前述の代替的な手法および具体的に述べなかったその他の手法も全て包含することを意図する。前述の実施形態およびその他の実施形態は請求の範囲内に該当するものである。
【図面の簡単な説明】
【図１ａ】 強誘電体膜をゲート誘電体として含むのエンハンス・モードＭＯＳ素子であり、ゲート誘電体を強誘電体（ＦＥ）膜としたＦＥＤＲＡＭセルの概略断面図を示す。
【図１ｂ】 強誘電体膜をゲート誘電体として含むのエンハンス・モードＭＯＳ素子であり、ゲート誘電体が超薄型バッファ誘電体層ｄ１上に強誘電体（ＦＥ）膜を含む、ＦＥＤＲＡＭセルの概略断面図を示す。
【図１ｃ】 強誘電体膜をゲート誘電体として含むのエンハンス・モードＭＯＳ素子であり、ゲート誘電体が２つの超薄型バッファ誘電体層ｄ１およびｄ２間に狭持されたに強誘電体（ＦＥ）膜を含む、ＦＥＤＲＡＭセルの概略断面図を示す。
【図２ａ】 ＦＥＤＲＡＭセルの０状態を示す。
【図２ｂ】 ＦＥＤＲＡＭセルの「１」状態を示す。
【図３ａ】 図１ａ示したエンハンス・モード素子の対応物であるデプリーション・モードＭＯＳ素子を示す。
【図３ｂ】 図１ｂに示したエンハンス・モード素子の対応物であるデプリーション・モードＭＯＳ素子を示す。
【図３ｃ】 図１ｃに示したエンハンス・モード素子の対応物であるデプリーション・モードＭＯＳ素子を示す。
【図４】 窒化物／Ｓｉ基板上のＳＢＴのＸＲＤパターンである。
【図５】 ＦＥＤＲＡＭゲート・コンデンサ上で測定したＰ−Ｅループである。
【図６】 ヒステリシスを示すＦＥＤＲＡＭゲート・コンデンサのＣ−Ｖ曲線である。
【図７】 種々のパルス幅の電圧パルス印加後におけるＦＥＤＲＡＭゲート・コンデンサの０バイアス容量を示す。
【図８】 サイクル数の関数として、フラットバンド付近で測定したＣ−Ｖメモリ・ウインドウを示す。
【図９】 ＦＥＤＲＡＭゲート・コンデンサ上で測定したＩ−Ｖ特性を示す。
【図１０】 ＦＥＤＲＡＭゲート・コンデンサの保持特性を示す。
【図１１】 ４メモリ・セルを含む、簡略化したＦＥＤＲＡＭ回路である。
【図１２】 単純なセンス・アンプおよびリフレッシュ電圧発生回路である。
【図１３】 ＣＭＯＳインバータ・センス・アンプ回路である。
【図１４】 選択トランジスタを有するメモリ・セルの回路図である。
【図１５】 選択トランジスタを用いた、別のメモリ・セル設計である。
【図１６】 ＦＥＤＲＡＭを採用したＮＡＮＤメモリ・アレイの２つのセル列である。
Claims (10)
- メモリであって、
各々強誘電体電界効果トランジスタ（ＦＥＴ）をそのメモリ・エレメントとして含む、メモリ・セルのアレイと、
前記メモリ・セルのアレイに接続され、前記強誘電体トランジスタのソース・ドレイン間の導電性を検知することによって、各セル内に記憶されているデータを読み出し、かつ前記記憶されているデータをリフレッシュするセンスおよびリフレッシュ回路と、
を備え、
前記センスおよびリフレッシュ回路は、前記メモリ・セルから選択された１つに記憶されているデータを周期的に検知し、前記選択したメモリ・セルにおいて検知したデータがスレシホルド値未満に減衰している場合、前記選択したメモリ・セルに記憶されているデータを自動的にリフレッシュするようにプログラムされているメモリ。 - 前記センスおよびリフレッシュ回路は、前記メモリ・セルのアレイに記憶されているデータを周期的にリフレッシュするようにプログラムされている請求項１記載のメモリ。
- 前記メモリ・セルのアレイにおける各メモリ・セルは、更に、当該メモリ・セル内の前記強誘電体ＦＥＴに接続された選択トランジスタを備える請求項１記載のメモリ。
- 前記メモリ・セルのアレイ内の各メモリ・セルにおいて、前記選択トランジスタは、当該メモリ・セル内の強誘電体ＦＥＴのゲートに接続されている請求項３記載のメモリ。
- 前記メモリ・セルのアレイ内の各メモリ・セルにおいて、前記選択トランジスタは、当該メモリ・セル内の強誘電体ＦＥＴのソースおよびドレインの一方に接続されている請求項３記載のメモリ。
- 前記メモリ・セルのアレイ内の各メモリ・セルにおいて、前記強誘電体トランジスタは、強誘電体材料で作られたゲート誘電体を含む請求項１記載のメモリ。
- 前記メモリ・セルのアレイ内の各メモリ・セルにおいて、前記強誘電体トランジスタは、強誘電体材料層と誘電体材料層とから成るゲート誘電体積層体を含む請求項１記載のメモリ。
- 前記メモリ・セルのアレイ内の各メモリ・セルにおいて、前記誘電体材料層は、前記強誘電体材料と、前記強誘電体トランジスタ内のチャネル領域との間に位置する請求項７記載のメモリ。
- 前記メモリ・セルのアレイ内の各メモリ・セルにおいて、前記強誘電体トランジスタは、強誘電体材料層と、第１および第２誘電体材料層とから成るゲート誘電体積層体を含む請求項１記載のメモリ。
- 前記メモリ・セルのアレイ内の各メモリ・セルにおいて、前記強誘電体材料は、前記第１および第２誘電体材料層間に狭持されている請求項９記載のメモリ。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US60/061,859 | 1997-10-14 | ||
| US6185997A | 1997-10-15 | 1997-10-15 | |
| US09/154,056 | 1998-09-16 | ||
| US09/154,056 US6067244A (en) | 1997-10-14 | 1998-09-16 | Ferroelectric dynamic random access memory |
| PCT/US1998/020955 WO1999019878A1 (en) | 1997-10-14 | 1998-10-05 | A ferroelectric dynamic random access memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003525507A JP2003525507A (ja) | 2003-08-26 |
| JP4149660B2 true JP4149660B2 (ja) | 2008-09-10 |
Family
ID=27791130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000516352A Expired - Fee Related JP4149660B2 (ja) | 1997-10-15 | 1998-10-05 | 強誘電体ダイナミック・ランダム・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4149660B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5012795B2 (ja) * | 2006-03-29 | 2012-08-29 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| US8164941B2 (en) * | 2006-12-27 | 2012-04-24 | Hynix Semiconductor Inc. | Semiconductor memory device with ferroelectric device and refresh method thereof |
-
1998
- 1998-10-05 JP JP2000516352A patent/JP4149660B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003525507A (ja) | 2003-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6067244A (en) | Ferroelectric dynamic random access memory | |
| US5511020A (en) | Pseudo-nonvolatile memory incorporating data refresh operation | |
| US6370056B1 (en) | Ferroelectric memory and method of operating same | |
| US5978253A (en) | Methods of operating integrated circuit memory devices having nonvolatile single transistor unit cells therein | |
| JP3279453B2 (ja) | 不揮発性ランダムアクセスメモリ | |
| JPH088339B2 (ja) | 半導体メモリ | |
| JPH02110893A (ja) | 半導体メモリ | |
| EP1325500A2 (en) | Ferroelectric memory and method of operating same | |
| JPH09283725A (ja) | キャパシタがないｄｒａｍおよびその製造方法 | |
| TW412745B (en) | Semiconductor memory device and manufacturing method of the same | |
| JP2001102465A (ja) | 不揮発性メモリ | |
| US6952362B2 (en) | Ferroelectric write once read only memory for archival storage | |
| JPS6233672B2 (ja) | ||
| US6900064B2 (en) | Method for manufacturing NAND type nonvolatile ferroelectric memory cell | |
| US5282162A (en) | Semiconductor memory device having capacitor of thin film transistor structure | |
| JP2002093154A (ja) | 強誘電体メモリ | |
| JP2939536B2 (ja) | Ｄｒａｍセル、ｄｒａｍ、及びその製造方法 | |
| JP3720983B2 (ja) | 強誘電体メモリ | |
| JP4149660B2 (ja) | 強誘電体ダイナミック・ランダム・アクセス・メモリ | |
| JPH0154796B2 (ja) | ||
| JP4158010B2 (ja) | 隣接メモリセル間でセルプレートを共有する強誘電体メモリ素子及びその駆動方法 | |
| JP3026869B2 (ja) | 半導体不揮発性記憶装置の製造方法 | |
| US20050094457A1 (en) | Ferroelectric memory and method of operating same | |
| JP2005503632A (ja) | 強誘電体メモリおよびその動作方法 | |
| US5563434A (en) | Semiconductor memory device having capacitor of thin film transistor structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051005 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070918 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20071218 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20071226 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080109 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080527 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080626 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130704 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |