JPH02110893A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、強誘電体セルを用いたリフレッシュ不要の不
揮発性性を合する半導体メモリのセルデータセンス回路
に係り、例えば磁気ディスクの代替としての半導体ディ
スクや画１象処理用の画像データのバッファメモリとし
て使用される半導体メモリに関する。

（従来の技術） ＤＲＡＭ　（ダイナミック型ランダムアクセスメモリ）
は、従来、第１６図に示すように、１つの情報保持用の
キャパシタＣ１と１つの電荷転送用のＭＯＳトランジス
タＴ１とが接続されてなるメモリセルを用いている。こ
のメモリセルは、キャパシタＣ１の一端側の電極には一
定のセルプレト電圧Ｖｐを印加しておき、ワード線ＷＬ
を高レベルにしてＭＯＳトランジスタＴ１をオンにする
ことによって、キャパシタＣ１にビット線ＢＬからＭＯ
Ｓ）ランジスタＴ１を介して電荷を書込み、ワード線Ｗ
Ｌを低レベルにしてＭＯＳトランジスタＴ１をオフにす
ることによって、キャパシタＣ１の電荷（データ）を保
持しておくものである。

上記したように、ＤＲＡＭは、セル構造か単純であるこ
とからセル面積が小さいという特徴かあり、高密度の記
憶素子として半導体メモリのうちで最も多く使用されて
いる。しかし、ＤＲＡＭの欠点として、セルキャパシタ
に蓄えられた電荷によってデータの保持を行うので、例
えば電荷転送用トランジスタのサブスレツンヨルドリー
ク等、様々な要因によるリークによってセルフＬｉ　ｉ
ＨＩが失われてしまうということがある。このリークに
よって失われてしまう電７ｔ：Ｉを補給するために、リ
フレッシュ動作を一定期間毎に行って、セルデータを保
持しなければならないことは周知である。

また、ＤＲＡＭは、高速に読み書きできるが、電源をオ
フすればリフレッ・シュ動作が行われなくなり、記憶内
容が失われてしまう、いわゆる揮発性の半導体メモリで
ある。

そこで、ＤＲＡＭの高密度性を活かしながら、リフレッ
シュの必要性と電源オフ時の揮発性から解放されるよう
なＲＡＭ、Ｌかも、高速に読み書きできるものを研究し
ようという努力がなされてきた。特に、最近、不揮発性
で、かつ、データの書換えが容易なメモリ機能を有する
素子として強誘電体セルが発表（旧ｅｃｔｒｏｎｌｃｓ
／Ｐｃｂ、４．１９８８Ｐ、３２　　：　　ＥｌｅｃＬ
ｒｏｎｌｃｓ／Ｐｃｂ、１ｇ、１９８８　　Ｐ、９１−
Ｐ、９５）されている。この強誘電体セルは、強誘電体
ＰＺＴ（＋、ｐａｄ　Ｚｉｒｃｏｎａｔｃ　Ｔｌｔａｎ
ａｔｅ　）の自発分極特性を利用してデータを保持する
ものである。

しかし、この強誘電体セルをＲＡＭへ応用する方法は、
ＳＲＡＭのセルへ余分な付加素子を追加した方式であり
、セル面積が小さくならなかったり、ＤＲＡＭのセルに
近い方式であっても、１ビット当り２つのセルか必要で
あり、かつ、セルデータの読出し動作が複雑であるなど
の問題がある。

本願発明者は、上記したような強誘電体セルをＲＡＭへ
応用する従来の方法は、セル面積が大きくなり、セルデ
ータの読出し動作が複雑であるなどの問題がある点に鑑
みて、従来のＤＲＡＭの回路設計およびプロセス技術か
ら大きく離れることなく強誘電体セルを応用することが
でき、リフレッシュ動作が不要になり、不揮発性を有す
る半導体メモリを本願と同時出願に係る特許出願により
提案している。

即ち、この提案に係る半導体メモリは、メモリセルによ
って生じたビット線対の電位変化を検知増幅するセンス
アンプ系を有する半導体メモリにおいて、前記メモリセ
ルは、強誘電体をキャパシタの電極間に挟んだ構造を持
つ強誘電体キャパシタの一方の電極の電位が、前記ビッ
ト線の論理的な′１“と０”に対応する電位のほぼ中間
レベルに固定され、この強誘電体キャパシタの他方の電
極とビット線との間に電荷転送用トランジスタか接続さ
れてなり、上記強誘電体キャパシタの電極間の最大間隔
をｄ（ｃｍ）、上記強誘電体の自発分極を反転し、殆ん
ど変化しなくなるのに要する電場の強さをＥｔ（ｖ／ｃ
ｍ）で表わしたとき、ＥｔＸｄの値か、前記ビット線の
論理的な“１″と“０”に対応する電位の差のほぼ半分
よりも小さいことを特徴とする。

上記ビット線対は、セルデータのアクセスが開始される
までの間は、セルプレート電位レベルにほぼ等しいレベ
ルにイコライズされており、アクセスが開始されて前記
メモリセルの電向転送用トランジスタおよびリファレン
スセルの電６：１転送用トランジスタがオンする直前に
、Ｖｃｃ電位、ＶＳＳ電位の２つの電源レベルの一方付
近のレベルに設定される。その後、メモリセルの電荷転
送用トランジスタおよびこのメモリセルと対をなす側の
ビット線に接続されているリファレンスセルの電荷転送
用トランジスタがオンし、一方のビット線にはリファレ
ンスセルによりリファレンスレベルが発生し、もう一方
のビット線には前記メモリセルのデータによるデータレ
ベルが発生する。この後は、従来のＤＲＡＭと同様に、
このビット線対のレベルがセンス増幅される。

以下、図面を参照して、上記提案に係る半導体メモリの
一実施例を詳細に説明する。第５図は、メモリセルによ
って生じたビット線対の電位変化を検知増幅するセンス
アンプ系を何する半導体メモリとして、例えば従来のＤ
ＲＡＭのセルデータセンス系に強誘電体キャパシタを持
つメモリセル、リファレンスセルを採用したメモリの一
部（セルか行列状に配列されたメモリセルアレイの１カ
ラムにに・Ｉ応する部分を代表的に取出している）を示
している。

ここで、ＢＬおよびＢＬはビット線対、ＭＣ１およびＭ
Ｃ３は一方のビット線ＢＬに接続されているメモリセル
、Ｍ　Ｃ２およびＭＣ４は他方のビット線ＢＬに接続さ
れているメモリセル、ＷＬｌおよびＷＬ２は一方のビッ
ト線ＢＬに接続されているメモリセルの電荷転送用トラ
ンジスタＴ２およびＴ３のゲートに接続されているワー
ド線、ＷＬｌおよびＷＬ２は他方のビット線ＢＬに接続
されているメモリセルの電ｄｏｔ転送用トランジスタＴ
２およびＴ、のゲートに接続されているワード線、ＲＥ
Ｆはメモリセルデータの読出しレベルに対するリファレ
ンスレベルを発生してビット線対に供給するリファレン
スレベル発生回路、ＰＲはビット線プリチャージ回路、
ＳＡはビット線対の電位変化を検知増幅するセンスアン
プ、ＤＱおよびＤＱはデータ線対、Ｇ２およびＧ２はビ
ット線対とデータ線との間に接続され、列選択信号Ｃ３
Ｌによりスイッチ制御されるビット線選択トランジスタ
である。

メモリセルＭＣ，〜ＭＣ４は、それぞれ第６図（ａ）お
よび（ｂ）に示すように、強誘電体２０を金属などの導
電体からなるキャパシタ電極２１．２２間に挟んだ構造
を持ち、一方の電極（セルプレート）の電位ＶＰＰが前
記ビット線の論理的な“１“に対応する電位Ｖｌ＋と“
０゛に対応する電疏ＶＬのほぼ中間レベルの電位（Ｖｌ
ｌ＋ＶＬ）／２に固定されている強誘電体キャパシタＣ
Ｆと、この強誘電体キャパシタＣＦの他方の電極と一方
のビット線ＢＬまたは他方のビット線ＢＬとの間に接続
され、ゲートがワード線ＷＬに接続されている電荷転送
用トランジスタＴＦとからなる。

強誘電体キャパシタＣＦの電極間の最大間隔ｄ（ａｍ）
は、後述するようにある値以下に作られている。

リファレンスレベル発生回路ＲＥＦは、それぞれメモリ
セルＭＣｌ−ＭＣ，、の強誘電体キャパシタＣＦのほぼ
１／２の面積と容量を持つ２個のリファレンス用強誘電
体キャパシタと、この２個のリファレンス用強誘電体キ
ャパシタと１つのビット線との間にそれぞれ接続されて
いる２個の電荷転送用トランジスタとからなるリファレ
ンスセルが用いられており、その詳細は後述する。

ここで、強誘電体の性質を第８図に示す。横軸は強誘電
体に印加される外部電場、即ち、強誘電体キャパシタの
電極２１．２２間にＶ　（ｖ）の電圧が印加された時の
Ｅ（ｖ／ｃ…）　−Ｖ　（ｖ）　／ｄ　（ｃｍ）の値を
示し、縦軸は自発分極Ｐを示しており、強誘電体のＰと
Ｅとの関係は、いわゆるヒステリシスの関係を持ってい
る。

いま、強誘電体の分極のドメインがばらばらであって全
体として分極を示さない状態から電場を印加する場合を
考える。先ず、Ｅを正方向に増大していくと、分極が０
からＡまで増大していく。

分極がＡの状態は、一定の方向の分極を持ったドメイン
のみとなって、分極は殆んど増加しなくなる。この時の
電場をＥｔで表わす。この後、Ｅを小さくしていって零
にしても、分極は零にならずにＰｓが維持され、さらに
、逆方向にＥを増大していくと、分極は図中４１のカー
ブにしたがってＡからＢまで変化する。分極がＢの状態
は、分極がへの状態とは逆方向の分極を持ったドメイン
のみとなって、分極は殆んど増加しなくなる。この峙の
γｉ場を−Ｅｔで表わす。再び、Ｅを増大していくと、
分極は図中４２のカーブにしたがってＢからＡまで変化
する。この時、Ｅを零にしても、分極は零にならずに−
Ｐｓが維持される。

上述したように、強誘電体を電極間に挟んだ強誘電体キ
ャパシタに電場Ｅｔを生しるような電圧を与えると、そ
の後、上記電極を浮遊状態にしても、分極の向きは自発
分極として維持される。この自発分極による強誘電体の
表面電荷はリークなとにより自然消滅することはなく、
逆方向の電場かかかって分極が零とならない限りは、電
場Ｅｔによって生じた分極の向きを維持し、その値はほ
ぼ１Ｐｓｌのままである。

ところで、第６図（ｂ）に示した強誘電体キャパシタの
電極間の最大間隔ｄ（ｃｍ）であるが、ビット線の論理
的な“１”に対応する電位Ｖ１１、“０″に対応する電
位Ｖ１、によって強誘電体の分極の向きが反転できるよ
うに設定しなければならない。即ち、セルプレート電位
をＶ門コで表イつすと、Ｖｌｌ　　−ＶＰｌ’＝Ｖ円ご
−Ｖｌ、＝　　（Ｖｌｌ　　＋ＶＬ　）　　／２＞Ｅ　
ｔ　ｘｄを；萬足するように決めなければならない。こ
こで、Ｅｔは使用する強誘電体によって決まる値であり
、分極の向きを反転して値を飽和するのに十分な電場の
大きさである。例えばＥ　ｔ　＝　１００Ｏｖ　／　ｃ
　ｔｎ、Ｖｌｌ　＝５ｖ、ＶＬ−ＯｖならＶ　ＰＰ−２
，５ｖであるから ｄ＜２．５ｖ÷１０００ｖ／ｃｍ−２５μｍとすればよ
い。

このように電画間間隔ｄを設定しておけば、ビット線に
Ｖ　ＩＩを！ｊ、えた時とＶｌ、を与えた時とで分極が
反対方向を向くようにス・「ツチ制御でき、しかも、強
制的な反転を生じさせるまでは一定のブタとしての自発
分極を保持することができる。

次に、第６図（ａ）に示したような強誘電体キャパシタ
を持つメモリセルの具体的な構造について記述する。強
誘電体は、電場のかかった部分たけ分極の向きが変化す
る。即ち、その部分の分極が単一ドメイン構造へと変化
するので、連続した強誘電体層でも部分部分の分極状態
を変化させることができる。そこで、従来のＤ　ＲＡ　
Ｍのメモリセルの酸化膜と同じように用いて、しかも、
分極状態としてデータを不揮発的に保持てきる。ここで
、不揮発性メモリで注意しなければならないのは、メモ
リセルの電極に直接つながるノードの拡散層の割合をな
るべく小さくして基板電位レベルとのカップリングを減
らすことか必要であるということである。このカップリ
ングを減らさないと、電源のオン、オフ時にＭ［電位レ
ベルを介して、自発分極を反転させるようなノイズがメ
モリセルに発生するおそれがある。

以上述べたことを考慮したメモリセルの゛］シ而面ター
ンおよびｌｌｉ面構造を第９図（ａ）および（ｂ）に示
している。即ち、シリコン基板１の表面に素子分離用の
フィールド酸化膜２が形成された後に、素子領域の基板
表面上にゲート絶縁膜３を介して電６：ｆ転送用トラン
ジスタのゲー！・電極（およびワード線）４となる第１
導電層であるポリシリコンかバターニング形成されてい
る。次に、このゲー計電極４をマスクとして、上記電荷
転送用トランジスタのソース、またはドレインになる不
純物拡散層領域５．５′が１じ成され、さらに、基板上
に酸化膜などの絶縁層６が形成されている。

そして、絶縁層６に前記電６：ｆ転送用トランジスタの
ソース（または、ドレイン）になる一方の不純物拡散層
領域５まで達するよ・うにコンタクトホールが形成され
た後、この絶縁層６上に第２導電層であるポリシリコン
７が堆積されてイく鈍物拡散層ｐｆＩ域５へ導電性のコ
ンタクトかとられ、このポリシリコン７が島状にバター
ニングされて個々のメモリセル用として独立した強誘電
体キャノくシタの一方のｒａ電極か形成されている。

次に、基板上の仝而に６メモリセルに共通の強誘電体層
８か形成され、その上に第３導電層であるポリシリコン
９か堆積され、このポリシリコン０と強誘電体層８とか
バターニングされて強１透電体キャパシタの他方の電極
（プレート、・電極）９カ（各メモリセルに共通に形成
されている。これにより、第３導電層であるポリシリコ
ン９の下以外にある強請電体層は除去されている。

次に、基板上に酸化膜などの居間絶縁層１０が形成され
、この層間絶縁層１０に前記電葡転送用トランジスタの
ドレイン（または、ソース）になる他方の不純物拡散層
領域５′まで達するようにコンタクトホールが形成され
た後、この層間絶縁層１０上に第４ｊ９電層１１である
アルミニウム、またはポリシリコン、またはポリシリコ
ンとシリサイドとの複合膜が堆積されて不純物拡散層領
域５′へ導電性のコンタクトがとられ、この第４導電層
１１がバターニングされてピッｌ−線１１が形成されて
いる。

このよ・）にして、従来のＤＲＡＭの積み上げ構造のメ
モリセルと殆んど貴わらない構造で強誘電体キャパシタ
を持つメモリセルが実現されているので、メモリセルの
占有面積は小さく、集積度も従来のＤＲＡＭとほぼ同じ
になる。

次に、上記したように構成されたセンス系をＨするＲ　
Ａ　Ｍにおけるメモリセルデータのセンス動作を説明す
る。

先ず、メモリセルとビット線との間の７１ｉ　（：ｉ７
の移動量について説明する。第１０図（ａ）および（ｂ
）は、メモリセルかビット線に接続される前の川明状態
と、接続された後の最終状態（選択状！Ｔ３）とにおけ
る各部の電位などを模式的に示したものである。上記メ
モリセルの強誘電体キャパシタＣＦのセルプレートの電
位はＶＰＰであり、このメモリセルに書込まれているデ
ータが“θ′か“１“であるかにしたがって、対向電極
（電荷転送用トランジスタに接続されている電極）の電
位Ｖｉは、 Ｖｌ　　≦Ｖ　　ｉ　　≦ＶＰＰ　　マｔ：Ｉｉ　　　
ＶＰＰ≦Ｖ　　ｉ　　≦Ｖｌｌとなる。これは、書込ま
れているデータか“Ｏ”の時は、先ず、Ｖｉ−Ｖｌ、と
して“０“に対応する自発分極を作り、その後、読出し
期間以外には、このメモリセルを長時間アクセスしなけ
ればＶｉ−ＶＰＰとなるように電萄転送用トランジスタ
を弱くオンとするため、アクセス間隔によってはＶｉが
Ｖ　ＬとＶＰＰとの中間レベルとなるためである。

同様に、書込まれているデータか１”の時は、Ｖｉ−Ｖ
ｌｌとして“１”に対応する自発分極を作るために、Ｖ
ｉはＶｌｌとＶＰＰとの中間レベルを取り得る。なお、
ここで、最終的にはＶｉ−ＶＰＰと設定されるようにし
てお（のは、電極を完全なＩｆ−遊状聾にしておいた場
合、ζ電荷のリーク先（例えばＭｌｌｉ電位レベルへの
リークなど）によっては、電極の電位は吉込んだ自発分
極を反転させることもありｊするからである。

いま、ビット線の容量ＣＢの初期レベルをＶＳＳ、自発
分極の大きさをＰ　ｓ−、強誘電体キャパシタＣＦの対
向面積をＡ、その容量をＣで表４つした時、メモリセル
かビット線に接続された後の最終状態（選択状態）での
ビット線の電位Ｖｆを前記Ｖｉと対応させて第１０図（
ｂ）に示している。書込まれているデータか“Ｏ″の時
には、 Ｖ　ｆ−Ｃ−Ｖ　ｉ／　（Ｃ＋ＣＢ　）となり、書込ま
れているデータが“１＃の時には、Ｖｆ−２−Ａ−Ｐｓ
／　（Ｃ＋ＣＢ） ＋Ｃ◆Ｖ　ｉ／　（Ｃ＋Ｃ１３） となる。

即ち、書き込まれているデータか“０”のメモリセルと
書込まれているデータが“１″のメモリセルとでは、上
記Ｖｆに最小でも ２−　Ａ−Ｐｓ　／　（Ｃ＋Ｃ１３） の差が存在する。従って、“０”と“１゛のリファレン
スレベルとして、第１０図（ｂ）中に示しているレベル
ｖ＋？ｃｐを設定できれば、メモリセルのデータをＶｔ
に無関係にセンスすることができる。

これに対して、読出し前のビット線電位Ｖ　ｉ３かＶｃ
ｃであった時には、最終状態（選択状態）でのＶｆは、
第１０図（ｂ）中に示しているＶｆにＣＢ・Ｖｃｃ／　
（Ｃ＋ＣＢ　） を加えたものとなる。

次ニ、上記リファレンスレベルを作り出す動作を第１１
図（ａ）および（ｂ）を参照して説明する。第１１図（
ａ）および（ｂ）は、第７図に示したリファレンスレベ
ル発生回路ＲＥＦのリファレンスセルがビット線に接続
される前の初期状態と、接続された後の最終状態（選択
状態）とにおける各部の電位などを模式的に示したもの
である。

リファレンスセルの２つのリファレンス用強誘電体キャ
パシタＤＣＡ、、ＤＣＢは、それぞれメモリセルの強誘
電体キャパシタＣＦのほぼ半分の面積Ａ／２と容量Ｃ／
２を持つ。

そして、一方のリファレンス用強誘電体キャパシタＤＣ
Ａのセルプレート電位をＶＰＰ（メモリセルの強誘電体
キャパシタＣＦのセルプレート電位と同じ）、他方のリ
ファレンス用強誘電体キャパシタＤＣＢのセルプレー１
・電位をＶｐ（Ｖｃｃ電位、またはＶｓｓ電位）と表わ
す。また、第１０図のＶｉに相当する電位はＶＰＦにし
ておく。読出し前のビット線電位ＶＢがＶｓｓかＶｃｅ
かにしたがって、一方のリファレンス用強誘電体キャパ
シタＤＣＡの初期状態を第１１図（ｂ）に示すように設
定しておく。

即ち、ＶＢ−Ｖｓｓの時は、一方のリファレンス用強誘
電体キャパシタＤＣＡに“１“　ＶＢ−Ｖｃｃの時は、
一方のリファレンス用強誘電体キャパシタＤ　ＣＡ　ｌ
：０”を書込んでおく。なお、リファレンス用強誘電体
キャパシタＤＣＢの初期状態は、対向電極の電位がＶＰ
＋”なのでＶＰ　−Ｖｅｃでは“Ｏ”　ＶＰ＝Ｖｓｓで
は“１“となっている。

リファレンスセルがビット線に接続されると、他方のリ
ファレンス用強誘電体キャパシタＤＣＢは、読出し前の
ビット線電位Ｖ　ＢがＶｓｓかＶｃｃのいずれのレベル
にあっても、その強誘電体の“Ｏ”“１”の状態は変化
しない。そして、リファレンス用強誘電体キャパシタＤ
ＣＡでは、ビット線電位Ｖ　ＢとＶＰＦとの関係は、上
記リファレンスセルがビット線に接続されると、その内
容が反転するようなレベルに設定されているので、上記
リファレンスセルがビット線に接続された後の最終状態
（選択状態）は、読出し前のビット線電位ＶＢがＶｓｓ
であった時には、 Ｖｆ−Ａ串Ｐｓ　／　（Ｃ十ＣＢ　） 十〇・ｖ円！／（Ｃ＋Ｃ１３） となる。これは、第１０図（ｂ）中に示しているリファ
レンスレベルＶＩ？ＢＰに対応する。

これに対して、読出し前のビット線電位ＶＢがＶｃｃで
あった時にも、Ｖｆは第１０図（ｂ）のＶＩ？ｌＥＩ”
　Ｉ：ＣＤ　−ＶＣＣ／　（Ｃ＋ＣＢ　）を加えた読出
し前のビット線電位ＶＢがｖＣＣの場合のリファレンス
レベルになる。

上述したリファレンスレベルを発生するためのリファレ
ンスレベル発生回路ＲＥＦとして、読出し前のビット線
電位ＶＢがＶＳＳとなる場合に対応する構成を第７図に
示している。即ち、ビット線ＢＬおよびＢＬにそれぞれ
１個のリファレンスセルＲＣおよびＲＣが接続され、ビ
ット線対にビット線レベルセット回路ＬＳが接続されて
いる。

ビット線ＢＬに接続されているリファレンスセルＲｅは
、メモリセルの強誘電体キャパシタＣＦのほぼ１／２の
面積Ａ／２と容量　Ｃ／　２を持つ２個のリファレンス
用強誘電体キャパシタ（ＤＣ。

およびＤＣ２）と、この２個のリファレンス用強誘電体
キャパシタのそれぞれ一方の電極と一方のビット線ＢＬ
間に各対応して接続されている電荷転送用トランジスタ
（ＤＴ、およびＤＴ２）とからなる。

同様に、他方のビット線ＢＬに接続されているリファレ
ンスセルＲＣは、メモリセルの強：Ａ？Ｉｉ　体キャパ
シタＣＦのほぼ１／２の面積Ａ／２と容量Ｃ／２を持つ
２個のリファレンス用強誘電体キャパシタ（ＤＣ３およ
びＤＣ４）と、この２個のリファレンス用強誘電体キャ
パシタのそれぞれ一方の電極と他方のビット線ＢＬ間に
呂対応して接続されている電荷転送用トランジスタ（Ｄ
　Ｔ　３およびＤＴ４）とからなる。

そして、一方のビット線ＢＬに接続されている２個の電
荷転送用トランジスタ（ＤＴ、およびＤＴ２）の各ゲー
トには、ダミーワード線ＤＷＬからダミーワード線信号
が与えられるようになっており、この２個の電荷転送用
トランジスタ（ＤＴ、およびＤＴ、）にそれぞれ接続さ
れているリファレンス用強誘電体キャパシタ（ＤＣ。

およびＤＣ２）の他方の電極は、対応してＶｓｓ７１ｉ
位および前記ビット線の論理的な“１”に対応する電位
Ｖ１１と“θ″に対応する電位Ｖ１、のほぼ中間レベル
の電位（Ｖｌｌ　＋Ｖ１．　）　／２に固定されている
。中間電位が与えられているリファレンス用強誘電体キ
ャパシタＤＣ２の自発分極は、これに接続されている電
荷転送用トランジスタＤＴ２がデータセンス時にオンし
た時に反転するような向きに設定されている。

そして、中間電位が与えられているリファレンス用強誘
電体キャパシタＤＣ２と電荷転送用トランジスタＤＴ２
との接続ノードＮｄとＶＣＣ電位との間に、１メモリサ
イクル毎に接続ノードＮｄの電位をリセットするための
リセット用トランジスタＤＳ、が接続されており、この
トランジスタＤＳ、のゲートには、リセット線からリセ
ット信号ＤＣ８Ｔか与えられるようになっている。

同様に、他方のビット線ＢＬに接続されている２　ｆｌ
、１１の電荷転送用トランジスタ（ＤＴ３およびＤＴ、
、）の各ゲートには、反転側のダミーワード線ＤＷＬか
らダミーワード線信号が与えられるようになっており、
この２個の電荷転送用トランジスタ（ＤＴ３およびＤＴ
、、）にそれぞれ接続されているリファレンス用強誘電
体キャパシタ（ＤＣ３およびＤＣ，＋）の他方の電極は
、対応して中間レベルの電位およびＶｓｓ電位に固定さ
れており、中間電位が与えられているリファレンス用強
誘電体キャパシタＤＣ３の自発分極は、これに接続され
ている電荷転送用トランジスタＤＴ３がデータセンス時
にオンした時に反転するような向きに設定されている。

そして、中間電位が与えられているリファレンス用強誘
電体キャパシタＤＣ３と電荷転送用トランジスタＤＴ、
との接続ノードＮｄとＶｃｅ電位との間に、１メモリサ
イクル毎に接続ノードＮｄの電位をリセットするための
リセット用トランジスタＤＳ２が接続されており、この
トランジスタＤＳ２のゲートには、前記リセット線から
リセット信号ＤＣ３Ｔが与えられるようになっている。

次に、第５図のセルデータセンス系を有するメモリの動
作について、第１２図に示す動作波形および第７図のリ
ファレンスレベル発生回路ＲＥＦを参照して説明する。

先ず、動作の概要を述べる。ビット線対は、メモリセル
データのアクセスが開始されるまでの間は、セルプレー
ト電位ＶＰＰのレベルにほぼ等しいレベルにイコライズ
されており、アクセスが開始されてメモリセルの電荷転
送用トランジスタおよびリファレンスセルの電荷転送用
トランジスタがオンする直前に、Ｖｃｅ電位、ＶＳＳ？
ｌｊ位の２つの電源レベルの一方付近のレベル（本例で
はＶＳＳ電位）に設定される。

その後、メモリセルの電荷転送用トランジスタおよび、
このメモリセルと対をなす側のビット線に接続されてい
るり゛ファレンスセルの電荷転送用トランジスタがオン
し、このリファレンスセルのうちの１つのリファレンス
用強誘電体キャパシタの自発分極が反転して一方のビッ
ト線にリファレンスレベルが発生し、もう一方のビット
線には前記メモリセルのデータによるデータレベルが発
生する。この後は、従来のＤ　ＲＡ　Ｍと同様に、この
ビット線対のレベルがセンス増幅される。

次に、上記動作を詳述する。ワード線ＷＬＩが立上がっ
てメモリセルＭＣ，がアクセスされる場合を考える。ア
クセスが開始される前は、ダミーワード線ＤＷＬおよび
ＤＷＬはそれぞれ“Ｈ“レベルであり、リファレンスセ
ルの電荷転送用トランジスタＤＴ、〜Ｄ　Ｔ　、、は十
分オン状態であり、全てのワード線ＷＬ１、Ｗ、Ｌｌ、
Ｗ　Ｌ　２　、、・はメモリセルの電荷転送用トランジ
スタＴ２〜Ｔ−＋がオンする程度のレベルになっている
。また、ＢＬＰ信号は“Ｈ″レベルあり、プリチャージ
回路ＰＲのトランジスタＰ１〜Ｐ、はオンとなっていて
、ビット線ＢＬおよびＢＬはそれぞれＶＰＩ’のレベル
になっている。

従って、リファレンス用強誘電体キャパシタＤＣ２およ
びＤＣ３のビット線側電極（接続ノードＮｄおよびＮｄ
）の電位はそれぞれＶＰＰ、メモリセル川強誘電体キャ
パシタ０１〜Ｃ４のビット線側電極の電位はそれぞれほ
ぼＶｌ）Ｐ近くのレベルになっている。従って、セルプ
レート電１立がＶｓｓであるリファレンス用強誘電体キ
ャパシタＤＣ。

およびＤ　Ｃ、、はそれぞれ“１″の状態にセットされ
ている。また、セルプレー１・電位がＶＰＩ’であるリ
ファレンス用強誘電体キャパシタＤＣ２およびＤＣ３は
、前回のアクセスの終わりに“１”がセットされている
。

さて、アドレスが決まり、アクセスが開始されると、先
ず、ダミーワード線ＤＷＬＳＤＷＬおよび全てのワード
線ＷＬ１、ＷＬｌ、ＷＬｌ・・・がＶＳＳレベルとなり
、リファレンスセルの電荷転送用トランジスタＤＴ、〜
Ｄ　Ｔ　、、およびメモリセルの電荷転送用トランジス
タＴ１〜Ｔ４がオフする。

その後、ＢＬＰ信号か立下がってプリチャージ回路ＰＲ
のトランジスタＰ、−Ｐ、がオフし、ビット線ＢＬおよ
びＢＬはそれぞれＶＰＰレベルから切り離される。次に
、ＢＬＳＴ信号か立上がってビット線レベルセット回路
ＬＳのトランジスタＳ１〜Ｓ３がオンになり、ビット線
ＢＬおよびＢＬはそれぞれセルデータ検出のためのレベ
ルに設定される。この例では、ビット線ＢＬおよびＢＬ
はＶＳＳレベルにセットされる。

この後、ＢＬＳＴ信号が立下がると、データをビット線
ＢＬおよびＢＬへ転送するために、ワード線ＷＬＩおよ
びダミーワード線ＤＷＬのみが立上がり、メモリセルの
電荷転送用トランジスタＴ１およびリファレンスセルの
電荷転送用トランジスタ（ＤＴ、およびＤＴ２）か十分
オン状態になる。このビット線ＢＬおよびＢＬへのデー
タの転送レベルは、第６図および第７図に示した通りで
あり、ビ・ソト線χ・１１こは、はぼＡ拳Ｐｓ／（Ｃ＋
Ｃｌ５）のレベル差が生じる。

従って、強誘電体キャパシタとしては、面積Ａが大きい
程、強誘電体の自発分極Ｐｓが大きい程、ビット線容量
Ｃ１１が小さい程、データ転送量が大きいか、従来のＤ
　ＲＡ　Ｍと異なるのは、セルの容量は小さい方がよい
ということである。この場合、面積Ａは小さくできない
ので、自発分＋ｉ　Ｐ　ｓの反転条件が許す限り、強誘
電体を厚くした方がよい。

また、ビット線ＢＬおよびＢＬにデータが転送された後
のセンス増幅は、従来の一般的なりＲＡＭと同様である
が、ビット線ＢＬおよびＢＬのレベルがいずれもＶＳＳ
側にあることが異なる。そこで、本実施例でのセンス増
幅は、先ず、ＳＥＰ信号を立上げ、センスアンプＳＡの
ＰＭＯＳトランジスタｓｐ、およびＳＦ３によりＶｃｅ
側に向かってセンスを行い、その後、ＳＥＮ信号を立下
げ、ＮＭＯＳトランジスタＳＮ、およびＳＮ２によりＶ
ＳＳ側のビット線のレベル確保を行う。ビット線対のレ
ベル差が十分増幅された後に、選択されたＣＳＬ信号が
立上がってトランジスタＧ１およびＧ２がオンになり、
このトランジスタＧ１およびＧ２を介してデータ線ＤＱ
およびＤＱへとデータが転送されて読出しが完了する。

次に、次のサイクルのための初期状態を作る動作へと入
っていく。先ず、今まで立上がっていたワード線ＷＬＩ
およびダミーワード線ＤＷＬが立下がる。その後、ＳＥ
Ｐ信号が立−ドがり、ＳＥＮ信号も立上がり、センスア
ンプＳＡがリセットされると同時に、ＤＣ３Ｔ信号が立
上がり、トランジスタＤＳ、およびＤＳ２がオンになり
、接続ノードＮｄおよびＮｄがほぼＶｃｃレベルになり
、セルプレート電位がｖＰＦであるリファレンス用強誘
電体キャパシタＤＣ２およびＤＣ３がそれぞれ“１”の
状態に書込みセットされた後、ＤＣ３Ｔ信号が立下がる
。この間に、ＢＬＰ信号が立上がってトランジスタＰ１
〜Ｐ３がオンし、ビット線ＢＬおよびＢＬはそれぞれＶ
ＰＦにプリチャージ・イコライズされる。

このイコライズ・プリチャージが完了する頃、ダミーワ
ード線ＤＷＬ、ＤＷＬおよび全てのワード線ＷＬ１、Ｗ
Ｌｌ、ＷＬ２・・・のレベルを立上げ、メモリセルセル
の電極をＶＰＦレベルへと導く。この際、ダミーワード
線ＤＷＬおよびＤＷＬの立上げは十分に行い、次のサイ
クルに倫えてリファレンス用強誘電体キャパシタＤＣ，
〜ＤＣ４の電極をｖｐｔ：と同じにしておく必要がある
が、メモリセルについては、その電荷転送用トランジス
タＴ１〜Ｔ１はセルの電極がＶＰＰ以外のノードヘリー
クするのを捕って、セルに自発分極を反転させるような
電場がかからないように作かにオンしていれば十分であ
り、上記メモリセルの電画転送用トランジスタＴ１〜Ｔ
１の閾値電圧ＶＴＩ＋程度のレベルヘフード線ＷＬＩ、
ＷＬＩ、ＷＬ２・・・のレベルをゆっくりと立上げれば
よい。

こうすることによって、全てのワード線ＷＬ１、ＷＬＩ
、ＷＬ２・・・のレベルを立上げる際のパワーと電流ピ
ークを極力小さくできる。このため、最少サイクルでア
クセを繰り返す場合には、メモリセルの電荷転送用トラ
ンジスタＴ１〜Ｔ、１はオンとならないこともある。

そこで、長いサイクルの時、換言すれば、メモリセルデ
ータのアクセスが開始されるまで間に前記ビット線対が
前記中間レベルの電位にイコライズされる期間が長い時
には、メモリセル電極がリークするのを補ってＶｌ’Ｐ
レベル付近に保って強誘電体自発分極を反転させないよ
うに、メモリセルの電荷転送用トランジスタをオン状態
に設定すように構成しておくことにより、セルデータか
破壊されないように保護することが可能になる。

以上、読出し前のビット線電位Ｖ　ＢがＶＳＳとなる場
合のＶＳＳ方式を採用している場合の読出し動作を説明
したが、読出し前のビット線電位Ｖ　ｌ）がＶＣＣとな
る場合のｖｅｃ方式を採用している場合は、（１）ＢＬ
ＳＴ信号により制御される！・ランジスタ８１〜Ｓ３に
よりビット線ＢＬおよびＢＬをそれぞれｖｅｃ近くのレ
ベルに設定するために、トランジスタＳ１およびＳ３の
各一端をＶＣＣ電位に接続しておくこと、（２）ＤＣＳ
Ｔ信号により制御されるトランジスタＤＳ、およびＤＳ
２によりノファレンス用強誘電体キャパシタＤＣ２およ
びＤＣ３に“θ″を書込んでおくためにトランジスタＤ
Ｓ、およびＤＳ２の各一端をＶＳＳ電位に接続しておく
こと、（３）センスアンプＳＡを動かずためのＰＭＯ３
）ランジスタｓｐ、およびＳＦ３とＮＭＯＳ）ランジス
タＳＮ、およびＳＮ２との動作順序か上記とは逆になる
ことか上記ＶＳＳ方式を採用している場合と異なる。

なお、メモリセル・＼のデータ書込みは、従来の一般的
なりＲＡＭと全く同様であるので、その説明を省略する
。

以上は、データのセンス増幅の動作について説明したが
、不揮発性ＲＡ　Ｍとして機能させるためには、更に、
電源のオン、オフ時における内部信号のセット、リセッ
トの順序に十分注意しないと、過渡的な電圧によって強
誘電体キャパシタの内容が書換えられてしまうことかあ
る。特に、セルプレートレベルおよびビット線対のレベ
ルであるＶＰＩ’は、負荷容量が大きく、電源のオン、
オフ時にゆっくりと変化する。従って、ＶＰＩ’のレベ
ルと、ワード線をアクティブとすべきタイミングには、
一定の順序を設ける必要がある。

即ち、セルプレートレベルおよびビット線対のレベルか
ＶＰＦにならないうちにワード線がアクティブになった
りすると、セルの内容が破壊されるおそれかある。電源
オン時における各ノードのレベルの立上げ順序を概念的
に第１３図に示している。

ここで、セルプレートレベル検出回路９１は、セルプレ
ートレベルをモニタする回路であり、電源オン時の出力
ｖｐは“Ｌ“であるが、セルプレートレベルがほぼＶＰ
Ｐになると、出力ｖＩ）が“Ｈ゛となる。ビット線プリ
チャージレベル検出回路９２は、ビット線の電位レベル
をモニタする回路であり、電源オン時の出力１１’　１
１は“Ｌ”であるが、ＢＬＰ信号か電源オンと共に立上
がってビット線がプリチャージされ始めて、そのレベル
がほぼＶＰＰに達すると、ＶＢは“Ｈｏへと立上がる。

２つの信号Ｖｐ、ＩＦＢがアントゲ−１・９３でアンド
処理が行われた出力により、川めて、ワード線レベル発
生回路９４の出力およびダミーワード線レベル発生回路
９５の出力がそれぞれアンドゲート９６．９７を経てワ
ード線およびダミーワード線へ出てメモリセルおよびリ
ファレンスセルのビット線側電極がＶＰ［”へと変化す
る。この時までは、電（、：を転送用トランジスタはオ
フになっているので、上記ビット線側電極は浮遊状聾で
あり、強誘電体キャパシタの強誘電体にその自発分極を
反転する程の電場がかかることはない。

史に、ダミーワード線レベル発生回路９５の出力により
ダミーワード線のレベルがきちんと立上がってリファレ
ンスセルのビット線側電極のレベルかきちんとＶＰＦと
なってから、初めて、メモリ制御用の外部信号をアンド
ゲート９８により受付けて内部信号を発生できるように
なり、誤ってセンスを行うことなく、セルにアクセスす
ることができるようになる。

即ち、上記した電源オン時における各電極ノードの電位
レベルの立」二げのシーケンスにより、セルプレートレ
ベルおよびビット線対のレベルか十分に出力されて、初
めて、セルとビット線との間の電荷転送用トランジスタ
がオンすることかできるので、その後にメモリ制御用の
外部信号を受付けることができるようになって内部１０
号か発生してセルデータのセンスが可能になる。

電源オフ時には、メモリセルおよびリファレンスセルが
ビット線と完全に切り離されてからビット線レベルおよ
びセルプレートレベルがオフしなければ、メモリセルの
強誘電体キャパシタの自発分極を反転してしまうような
過渡゛−ヒ圧か発生し得る。即ち、セルプレートレベル
ＶＰＦと、センスアンプＳＡのＮＭＯ３）ランジスタＳ
Ｎ、およびＳＮ２の駆動信号ＳＥＮとは、十分な時定数
をもってｖｃｅの変化に追従していく必要かある。この
ための回路構成を模式的に第１４図に示している。

ここで、セルプレートレベル発生回路１０１の出力であ
るＶＰＰと、ＳＥＮレベル発生回路１０２の出力である
ＳＥＮとは、点線で図示する如く十分に大きな容量を持
っているので、ＶｅｃがＶｓｓへとオフしても、直接Ｖ
ＣＣの方向に電荷を流しさえしなければ、十分にゆっく
りと放電してレベルか下がっていく。そのために、２つ
のレベル発生回路１０１．１０２とＶＣＣノードとの間
にダイオード１０′うを挿入している。

これによって、回路の持つ自己の時定数てＳＥＮ出力、
ＶＰＰ出力はオフしていき、第１３図のワード線レベル
発生回路９４やダミーワード線レベル発生回路９５が電
源オフ時に直ぐオフした後に十分に時間的余裕を持って
オフするので、セルを破壊することはない。即ち、上記
した電源オフ時における各電極ノードの電位レベルの立
上げのシーケンスにより、セルプレートレベル発生回路
、センスアンプ駆動レベル発生回路の各出力は、メモリ
１．す御用の外部信号を受けて内部信号を発生させる回
路、電荷転送用トランジスタをオンさせる信号の発生回
路がオフされた後に完全にオフされる。

また、上記説明では、リファレンスセルの２個のリファ
レンス用強誘電体キャパシタは、それぞれ別々の電在１
転送用トランジスタを介して１つのビット線に接続され
ている例を示したが、これに限らず、第１５図に示すよ
うに、２個のリファ１ノンス用強：Ａ７１ｉ体キャパシ
タ（ＤＣ，およびＤＣ２）を１個の電荷転送用トランジ
スタＤＴ、を共通に介して一方のビット線ＢＬに接続し
、同様に、２個のリファレンス用強誘電体キャパシタ（
ＤＣ３およびＤ　Ｃａ　）を１個の電荷転送用トランジ
スタＤＴ３を共通に介して他方のビット線ＢＬに接続す
るようにしても、上記説明と同様の動作および効果が得
られる。

しかし、上記したように提案された半専体メモリの実現
に際して、実際上難しいのは、前記リファレンスセルの
２個のリファレンス用強誘電体キャバシタを、それぞれ
メモリセルの強誘電体キャパシタの面積と容量のほぼ１
／２にすることである。１ｉ１１故なら、セル構造が３
次元的になってくると、上記したように面積と容量のほ
ぼ１／２になるようにパターン化することと、製造プロ
セスのばらつきまで考えて所望の容量を作ることは、益
々困難になってくる。然るに、上記提案に係る半導体メ
モリのセルデータセンス系では、信頼性よく、また、十
分に余裕のある動作を保証してセルデータを読み出すに
は、上記したように２個のリファレンス用強誘電体キャ
パシタをそれぞれメモリセルの強誘電体キャパシタの面
積と容量のほぼ１／２に作ることが最も重要であった。

このため、実際に製造する時の製造マージンと回路動作
上のイＣ頼性を低ドさせて歩留りをドげるおそれがあっ
た。

（発明が解決しようとする課題） 本発明は、上記したような提案に係る半導体メモリは、
リファレンスセルの２個のリファレンス用強誘電体キャ
パシタをそれぞれメモリセルの強誘電体キャパシタの面
積と容量のほぼ１／２になるようにパターン化すること
と、製造プロセスのばらつきまで考えて所望の容量を作
ることが困難であり、実際に製造する時の製造マージン
と回路動作上の信頼性を低下させて歩留りを下げるおそ
れがあるという問題を解決すべくなされたもので、メモ
リセルの強誘電体キャパシタと全く同じ構造でほぼ同じ
面積と容量を持つリファレンスセルのリファレンス用強
誘電体キャパシタを用いても、上記したような提案に係
る半導体メモリと同様にデータセンスが可能となり、し
かも、さらに新しい動作モードを持たすことが可能とな
り、リファレンスセル用の特別なパターンや構造を作る
必要がなくなり、実際に製造する時の製造マージンと回
路動作上の信頼性を向上させ、歩留りを上げることがで
きる半導体メモリを提供することを［１的とする。

［発明の構成］ （３題を解決するための手段） 本発明は、メモリセルによって生じたビット線対の電位
変化を検知増幅するセンスアンプ系をＨする半導体メモ
リにおいて、前記メモリセルは、強′Ｊ５電体をキャパ
シタの電極間に挾んだ構造を持つ強誘電体キャパシタの
一方の電極とビット線との間に電荷、転送用トランジス
タが接、続されてなり、上記メモリセルのデータによっ
て電位変化が生じる一方のビット線と対をなす他方のビ
ット線にリファレンス電位レベルを発生するリファレン
スセルは、上記メモリセルの強誘電体キャパシタと同じ
構造であってほぼ同じ面積と容量を持つ２個のリファレ
ンス用強誘電体キャパシタをａし、この２個のリファレ
ンス用強誘電体キャパシタの各−端が共通接続されてい
ることを特徴とする。

（作用） 上記リファレンスセルの２個のリファレンス用強誘電体
キャパシタのうちの一方のキャパシタのセルプレートが
電源レベルであるＶｅｃまたはＶＳＳに固定され、他方
のキャパシタのセルプレートが２つある電源レベルのほ
ぼ中間レベルの電位に固定されていると、前記共通接続
点の電位を上記２つある電源レベル間で変化させた時に
、上記セルプレートが電源レベルである一方のリファレ
ンス用強誘電体キャパシタはその強誘電体の自発分極の
向きが変わらないが、上記セルプレートが中間レベルの
電位に固定されている他方のリファレンス用強誘電体キ
ャパシタはその強誘電体の自発分極の向きが反転するよ
うになる。

これによって、メモリセルの′１″データによりビット
線に生じる電位変化と“０”データによりビット線に生
じる電位変化との差のほぼ半分のレベルの電位変化が、
メモリセルのデータによって電位変化が生じる一方のビ
ット線と対をなす他方のビット線に発生する。

さらに、上記リファレンスセルの２個のリファレンス用
強誘電体キャパシタの共通接続点が、２組のビット線対
のうちの各一方のビット線にそれぞれ１つのトランジス
タを介して接続されていると、上記２組のビット線対の
うちの各一方のビット線には、同じリファレンスセルか
ら同じリファレンス電位レベルを発生し、上記２組のビ
ット線対のうちの各他方のビット線には、それぞれのビ
ット線に接続されているメモリセルのデータに応じた電
位レベルが発生する。

また、上記リファレンスセルの２　Ｈのリファレンス用
強誘電体キャパシタの共通接続点が１つのトランジスタ
を介して電源レベルの電位に接続されていると、リファ
レンスセルの初期設定を行ったり、ビット線に強制的に
電源レベルの電位を転移してメモリセルの内容を一斉に
書換えるフラッシュライト動作モードを持たせることが
可能になる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は半導体メモリの一部を示しており、第５図乃至
第１５図を５照して前述した提案に係る１１′−導体メ
モリと比べて、リファレンスレベル発生回路ＲＥＦ’　
の一部が異なり、その他は同じであるので、前記提案に
係る半導体メモリと同一符号を付してその説明を省略す
る。

即ち、本発明におけるリファレンスレベル発生回路ＲＥ
Ｆ’では、リファレンスセルＲＣの２個のリファレンス
用強誘電体キャパシタ（ＤＣ。

ＤＣ２）は、メモリセルの強誘電体キャパシタＣＦと同
じ構造であってほぼ同じ面積Ａと容量Ｃを有しζこの２
個のリファレンス用強誘電体キャパシタ（ＤＣ！、ＤＣ
２）の各一端が共通接続され、この共通接続点Ｎｄが、
２Ｘ１１のビット線対１つのトランジスタＤＴ、および
ＤＴ、’を介して接続され、この２つのトランジスタＤ
Ｔ、およびＤＴ、’の各ゲートには、ダミーワード線Ｄ
ＷＬからダミーワード線信号が与えられるようになって
いる。従って、リファレンスセルＲＣは、それぞれ２倍
のビット線容量と接続されていることになる。

そして、リファレンス用強誘電体キャパシタ（Ｄ　Ｃ１
Ｄ　Ｃ２）の他方の電極は、χ・ｊ応して前記ビット線
の論理的な“１″に対応する電位Ｖｌｌと“０”にに・
Ｉ応する屯（ＭＶｊ、のほぼ中間レベルの電位（ＶＩｌ
＋Ｖｌ、）／２および電源電１立Ｖｐに固定されており
、上記中間電位か与えられているリファレンス用強誘電
体キャパシタＤＣ，の自発分極は、これに接続されてい
る電荷転送用トランジスタＤＴ、　　ＤＴ、　　がデー
タセンス時にオンした時に反転するような向きに設定さ
れている。そして、上記共通接続点ＮｄとＶｃｃ電位と
の間に、１メモリサイクル毎に上記接続点Ｎｄの電位を
リセットするためのリセット１（１トランジスタＤＳ。

か接続されている。

同（７ηに、リファレンスセルＲＣの２個のリファレン
ス用強誘電体キャパシタ（ＤＣ３，ＤＣ，ｌ）は、上記
メモリセルの強誘電体キャパシタＣＦと同じ構造であっ
てほぼ同じ面積と容量をＨし、この共通接続点Ｎｄが、
前記２組のビット線対（ＢＬ、ＢＬ）および（ＢＬ’　
　　ＢＬ’　）のうちの各他方のビット線ＢＬおよびＢ
Ｌ’　にそれぞれ１つのトランジスタＤＴ２およびＤＴ
２’を介して接続され、このこの２つのトランジスタＤ
Ｔ２およびＤＴ２′の各ゲートには、反転側のダミーワ
ード線ＤＷＬからダミーワード線１ｒｉ号が与えられる
ようになっている。従って、リファレンスセルＲＣは、
それぞれ２倍のビット線容量と接続されていることにな
る。

そして、２個のリファレンス用強誘電体キャパシタ（Ｄ
　Ｃ３、Ｄ　Ｃ，−１）の他ノｊの電極は、対応して前
記中間レベルの電位および電源電位Ｖｐに固定されてい
る。この場合、」−２中間電位が与えられているリファ
レンス用強誘電体キャパシタＤＣ３の自発分極は、これ
に接続されＣいる電ｊ；１転送用トランジスタＤＴ２、
ＤＴ２′がデータセンス時にオンした時に反転するよう
な向きに設定されている。そして、共通接続ノードＮｄ
と■ｃｃ電位との間に、１メモリサイクル毎に接続ノー
ドＮｄの電位をリセットするためのリセット用トランジ
スタＤＳ２が接続されている。

上記したように構成されたセンス系をＨするＲＡＭにお
けるメモリセルデータのセンス系において、ビット線へ
のメモリセルデータレベルの発生の仕方は、第１０図（
ａ）および（ｂ）に示した通りである。これに対して、
リファレンスレベルＶ　ｒａｒを作り出す動作は、第１
１図（ａ）および（ｂ）に示したのとは若干界なり、以
下、リファレンスレベルＶｌ？ｌＥＰの発生の仕方を第
２図（ａ）および（ｂ）を参照して説明する。

第２図（ａ）および（ｂ）は、例えばリファレンスセル
ＲＣがビット線ＢＬおよびＢＬ’　に接続される前の初
期状、麻と、接続された後の最終状態（選択状態）とに
おける各部の電位などを模式的に示したものである。リ
ファレンスセルの２つのリファレンス用強誘電体キャパ
シタＤＣ。

ＤＣ２は、それぞれメモリセルの強誘電体キャパシタＣ
Ｆと同じ容＋ｍＣを持つ。そして、一方のリファレンス
用強誘電体キャパシタＤＣ，のセルプレート電位はＶＰ
Ｐ、他方のリファレンス用強誘電体キャパシタＤＣ２の
セルプレート電位はＶｐ（Ｖ　ｃｃ電位、またはＶＳＳ
電位）であり、対向電極がＶＰＦに設定されることから
、セルプレート電位ＶＰがＶＳＳかＶｃｃかにしたがっ
て、他方のりファレンス用強誘電体キャパシタＤｃ２に
は第２図（ｂ）に示すように設定される。

即ち、ＶＰ＝Ｖｓｓの時は、リファレンス用強誘電体キ
ャパシタＤＣ２に”１”　　ＶＰ　−Ｖｃｃの１１．ν
は、リファレンス用強誘電体キャパシタＤｃ２に“Ｏ”
が書込まれている。このリファレンス用強誘電体キャパ
シタＤＣ２は、読出し前のビット線ｔｉ−；　ｔ＝　ｖ
　ｎがＶＳＳかＶｃｃのいずれのレベルにあっても、そ
の強誘電体の″〔ビ　　１″の状態は変化しない。また
、セルプレート電位がＶＰＩ！であるリファレンス用強
誘電体キャパシタＤＣ，には、■ＳＳレベルにビット線
に接続されたとき、強誘電体の自発分極か反転するよう
に、あらかじめ１″を書込んでおく。そして、ビット線
電位Ｖ　１３は、リファレンスセルπ−で−がビット線
−Ｂ　ＬおよびＢＬ’に接続されると、その内容が反転
するようなレベルＶＳＳに設定されているので、リファ
レンスセルＲＣがビット線ＢＬおよびＢＬ’　に接続さ
れた後の最終状態（選択状態）は、 Ｖｆ　−Ａ−Ｐｓ　／　（Ｃ＋ＣＢ　）＋Ｃ−ＶＰＰ／
　　（Ｃ＋ＣＢ　） となる。これは、第１０図（ｂ）中に示しているリファ
レンスレベルＶＲＩ＞Ｐに対応する。

この１つのリファレンスセルがら同じリファレンス１“
ｄ位しベルが前記２組のビット線対のうちの各一方のビ
ット線ＢＬおよびＢＬ”　に発生し、同しく上記２組の
ビット線対のうちの６他方のビット線ＢＬおよびＢＬ’
　には、それぞれのビット線に接続されているメモリセ
ルのデータに応じた電位レベルが発生するので、センス
アンプＳＡ。

ＳＡ’　によるセルデータのセンスが可能となり、列選
択されたセンスアンプＳＡ％ＳＡ’（ｒ）出力がデータ
線対に取出されるようになる。

なお、ビット線対（ＢＬ’　およびＢＬ’）には、ビッ
ト線対（ＢＬおよびＢＬ）と同様に、ビット線レベルセ
ット回路ＬＳ’　　　プリチャージ回路ＰＲ′、センス
アンプｓへ′、列選択トランジスタＧ　、　Ｌ　　Ｇ　
２ｔが接続されている。そして、ビット線レベルセット
回路ＬＳ’　はビット線レベルセット回路ＬＳた同様に
、トランジスタＳ、ｌ　〜Ｓ、　からなり、プリチャー
ジ回路ＰＲ’　はプリチャージ回路ＰＲと同様に、トラ
ンジスタＰ。

〜Ｐう′からなり、センスアンプＳＡ’　はセンスアン
プＳＡと同様に、ＰＭＯ３Ｉ−ランジスタｓｐ、　　　
　ｓｐ２　とＮＭＯＳ＋−ランジスタＳＮＩ’　　　Ｓ
Ｎ２’　　とからなる。

第３図は上記メモリセルデータのセンス系における動作
を示しており、第５図乃至第１５図を参照して前述した
メモリセルデータのセンス系における動作と比べて、ダ
ミーワード線ＤＷＬおよび反転側のダミーワード線Ｄ　
Ｗ　Ｌへのダミーワード線信号の与え方が異なる。

即ち、ビット線対は、メモリセルデータのアクセスが開
始されるまでの間は、セルプレート電位ＶＰＦのレベル
にほぼ等しいレベルにイコライズされており、アクセス
が開始されてメモリセルの電ｆ奇転送用トランジスタお
よびリファレンスセルの電６：ｊ転送用トランジスタが
オンする直前に、ＶＳＳ電位付近のレベルに設定される
。その後、メモリセルの電荷転送用トランジスタおよび
このメモリセルと対をなす側のビット線に接続されてい
るリファレンスセルの電荷転送用トランジスタがオンし
、このリファレンスセルのうちの１つのリファレンス用
強誘電体キャパシタの自発分極が反転して一方のビット
線にリファレンスレベルが発生し、もう一方のビット線
には前記メモリセルのデータによるデータレベルが発生
する。これまでの動作は前述したメモリセルデータのセ
ンス系における動作と同じである。

この後は、このビット線対のレベルがセンス増幅される
のであるが、本発明では、センスアンプＳＡ、ＳＡ’　
のＰＭＯＳトランジスタ（ＳＰ＋、５Ｐ２）、（ＳＰ、
’　　　ｓｐ２　）をオンするためのＳＥＰ信号が“Ｌ
″となるセンス開始前に、それまで“Ｈ”となっていた
ダミーワード線ＤＷＬまたは反転側のダミーワード線Ｄ
ＷＬを“Ｌ″としてリファレンスセルＲＣ，ＲＣをビッ
ト線から切り離しておく。このようにすることで・ビッ
ト線ＢＬとＢＬ’　と、またはＢＬとＢＬ’　とがショ
ート状態でセンスが行われることがないようにする。

なお、ダミーワード線ＤＷＬおよび反転側のダミーワー
ド線ＤＷＬのパルス状態の立上げのためにＳＥＰ信号を
“Ｌ″とするタイミングを、前述した提案に係るメモリ
セルデータのセンス系の場合に比べて、上記したダミー
ワード線ＤＷＬまたは反転側のダミーワード線ＤＷＬの
“Ｌ″への立下げの時間分遅らせる必要があり、これに
伴ってアクセスタイムが若干遅れることになるが、前記
したようにリファレンス用強誘電体キャパシタＤＣ，〜
ＤＣ４としてそれぞれメモリセルの強誘電体キャパシタ
ＣＦと同じ大きさおよび構造でよいという本発明の利点
を重視する場合には止むを得ない。

また、読出し前のビット線電位ＶＢがＶｓｓであるＶＳ
Ｓ方式、あるいは上記ビット線電位ＶＢかＶｃｅである
ｖｅｅ方式のいずれであっても、（１）ＢＬＳＴ信号に
より制御されるトランジスタ（Ｓ＋〜Ｓ３）、（８１′
〜Ｓ３　　）によりビット線対（ＢＬおよびＢＬ）、（
ＢＬ’およびＢＬ’）をそれぞれ電源近くのレベルに設
定するために、トランジスタ（Ｓ＋および５３）（Ｓ＋
　　およびＳ３′）の各一端をＶｓｓ電位、あるいはＶ
ｃｃ電位に接続しておくこと、（２）ＤＣ５Ｔ信号によ
り制御されるトランジスタＤＳ、およびＤＳ２によりリ
ファレンス用強誘電体キャパシタＤＣ，およびＤ　Ｃ３
に“１″あるいは“０゛を書込んでおくために、トラン
ジスタＤＳ、およびＤＳ２の各一端をＶｃｃ電位、ある
いはＶｓｓ電位に接続しておくこと、（３）センスアン
プＳＡ、ＳＡ”を動かすためのＰＭＯＳトランジスタ（
ＳＰＩ、５Ｐ２）、（ＳＰ１’ＳＰ２’）とＮＭＯＳト
ランジスタ（ＳＮ。

５Ｎ２）、（ＳＮＩ　’　　　ＳＮ２　’　）との動作
順序を、ＶＳＳ方式とｖＣＣ方式とでは逆にすることに
よって、以上の動作が可能であることは前述した提案に
係るメモリセルデータのセンス系と同様である。

なお、メモリセルへのデータ書込みは、従来の一般的な
りＲＡＭと全く同様であるので、その説明を省略する。

また、本発明では、前記リファレンスセルの初期設定を
行ったり、ビット線に強制的に電源レベルの電位を転移
してメモリセルの内容を一斉に書換えるクラッシュライ
ト動作モードを持たせることが可能になる。このフラッ
シュライト動作モードは、１つのワード線の立上げによ
ってビット線にセルデータを転送する一連のメモリセル
、例えば第１図のＭ’Ｃ２、ＭＣ＋　　の内容を一度に
書換えるものである。これは、画像処理用の画像データ
のバッファメモリに本発明メモリを応用した場合には、
画面の高速クリアなどを行うために使用されるものであ
り、このフラッシュライト動作モードで第１図のセンス
系を動かす場合の動作波形を第４図に示している。

この動作モードでは、前述したようにアクセスサイクル
中にリファレンスセルによるリファレンスレベルＶ　Ｒ
ＥＰをビット線に作るのではなく、ダミーワード線ＤＷ
Ｌまたは反転側のダミーワード線ＤＷＬを立上げる時に
、ＤＣＳＴ信号を“Ｈ″にしてトランジスタＤ　Ｓ　ｌ
ｓ　Ｄ　Ｓ　２をオンにして電源レベルを直接にビット
線に導き、メモリセルの内容によらずにセンス系を動か
し、ビット線対の“Ｈ“Ｌ″を決める。例えばワード線
ＷＬ１を立上げてメモリセルＭＣ，、ＭＣ，にフラッシ
ュライトを行う場合、“０”を書込む時には、ダミーワ
ード線ＤＷＬを“Ｈ”とすれば、メモリセルＭＣＩ　、
ＭＣＩ　　のデータの“０”１“に関係なく一方のビッ
ト線ＢＬ、ＢＬ”　は“Ｈ“となるので、他方のビット
線ＢＬ、ＢＬ’は“Ｌ“となり、メモリセルＭＣ，、Ｍ
Ｃ＋　　のデータは“Ｏ″となる。これに対して、“０
”を書込む時には、反転側のダミーワード線ＤＷＬを”
Ｈ“とすると、メモリセルＭ　Ｃ３、Ｍ　Ｃ＋　”の内
容を打ち消してビット線ＢＬ、ＢＬ’　は“Ｈ”となる
ので、メモリセルＭＣ，、ＭＣ，’のデータは“１“と
なる。これによって、ワード線ＷＬＩに属するメモリセ
ルに一斉に“０”または“１”を書込むことができる。

［発明の効果］ 上述したように本発明によれば、メモリセルの強誘電体
キャパシタと全く同じ構造でほぼ同じ面積と容量を持つ
リファレンスセルのリファレンス用強誘電体キャパシタ
を何するセルを用いて前述したような回路方式でＲＡＭ
を構成することによって、従来のＤＲＡＭと同じレベル
の集積度を持ち、リフレッシュも不要であり、電源オフ
時に不揮発的にデータを保持でき、読み書きのアクセス
時間し従来のＤＲＡＭと同程度の半導体メモリを、従来
のＤ　ＲＡ　Ｍの回路設計およびプロセス技術から大き
く離れることなく実現できる。

しかも、本発明によれば、さらに新しい動作モードを持
たすことが可能となり、メモリセル用のパターンや構造
とは別にリファレンスセル用の特別なパターンや構造を
作る必要がなくなり、実際に製造する時の製造マージン
と回路動作上の信・頴性を向上させ、歩留りを上げるこ
とかできる。

従って、本発明の半導体メモリは、磁気ディスクの代替
品として、あるいは画像処理用の画像データのバッファ
メモリの分野で非常に有効である。

【図面の簡単な説明】

第１図は本発明の一実施例に係る゛１先導体メモリのセ
ルデータセンス系の一例を示す回路図、第２図（ａ）お
よび（ｂ）は第１図中のリファレンスセルによるリファ
レンスレベル発生方法を説明するために示す図、第３図
は第１図のセルデータセンス系のセルデータセンス動作
を示す波形図、第４図は第１図のセルデータセンス系の
フラッシュライト動作を示す波形図、第５図は別の提案
に係る半導体メモリのセルデータセンス系の一例を示す
回路図、第６図（ａ）は第５図中の強誘電体キャパシタ
をＨするメモリセルの等価回路図、第６図（ｂ）は同図
（ａ）中の強誘電体キャパシタの構造を示す断面図、第
７図は第５図中のリファレンスレベル発生回路の一例を
示す回路図、第８図は強誘電体の分極と電場との関係を
示す特性図、第９図（ａ）は第６図（ａ）のメモリセル
のル面パターンを示す図、第９図（ｂ）は同図（ａ）の
Ｂ−Ｂ線に沿う断面図、第１０図（ａ）および（ｂ）は
第５図中のメモリセルのデータ読出しの方法を説明する
ために示す図、第１１図（ａ）および（ｂ）は第７図中
のリファレンスセルによるリファレンスレベル発生方法
を説明するために示す図、第１２図は第５図のセルデー
タセンス系の動作を示す波形図、第１３図は電源オン時
におけるメモリ回路の立上げ順序を説明するために示す
図、第１４図は電源オフ時におけるセルプレートレベル
発生回路の出力およびＳＥＮレベル発生回路回路の出力
のリセット方法を説明するために示す図、第１５図は第
７図のリファレンスレベル発生回路の変形例を示す回路
図、第１６図は従来のＤＲＡＭのメモリセルの等価回路
図である。 ＭＣ，〜ＭＣ，，、ＭＣ，〜ＭＣ４・・・メモリセル、
Ｃ１〜Ｃ４、Ｃ１′〜Ｃ６１′・・・メモリセルの強誘
電体キャパシタ、Ｔ１〜Ｔ−１、Ｔ　、’　〜Ｔ４Ｉ　
・・・メモリセルの電ｄ：ｊ転送トランジスタ、ＲＣＳ
ＲＣ・・・リファレンスセル、ＤＣ，−ＤＣ，。 ・・・リファレンスセルの強誘電体キャパシタ、ＤＴｌ
、ＤＴ２、ＤＴ１′　　ＤＴ２′・・・リファレンスセ
ルの電荷転送トランジスタ、ＷＬＳＷＬｌ、ＷＬＩ、Ｗ
Ｌ２・・・ワード線、ＤＷＬ、ＤＷＬ・・・ダミーワー
ド線、ＢＬ、ＢＬ、ＢＬ’　　　ＢＬ’　　　・・・ビ
ット線、５Ａ１ＳＡ′・・・センスアンプ、ＳＰ。 〜ｓｐ３、ＳＰ、’　〜ＳＰ３′・・・センスアンプの
ＰＭＯ８）ランジスタ、ＳＮ、〜ＳＮ３、ＳＮ、　　〜
ＳＮ３　・・・センスアンプのＮＭＯ３）ランジスタ、
ＰＲ，ＰＲ’　・・・プリチャージ回路、ＬＳＳＬＳ’
　・・・ビット線レベルセット回路、２０・・・強誘電
体、２１．２２・・・強誘電体キャパシタの電極。

Claims (4)

【特許請求の範囲】
1. （１）メモリセルによって生じたビット線対の電位変化
   を検知増幅するセンスアンプ系を有する半導体メモリに
   おいて、 前記メモリセルは、強誘電体をキャパシタの電極間に挟
   んだ構造を持つ強誘電体キャパシタの一方の電極とビッ
   ト線との間に電荷転送用トランジスタが接続されてなり
   、 前記メモリセルのデータによって電位変化が生じる一方
   のビット線と対をなす他方のビット線にリファレンス電
   位レベルを発生するリファレンスセルは、前記メモリセ
   ルの強誘電体キャパシタと同じ構造であってほぼ同じ面
   積と容量を持つ２個のリファレンス用強誘電体キャパシ
   タを有し、この２個のリファレンス用強誘電体キャパシ
   タの各一端が共通接続されていることを特徴とする半導
   体メモリ。
2. （２）前記２個のリファレンス用強誘電体キャパシタの
   うちの一方のキャパシタは、電荷転送用トランジスタ側
   の電極に対向する対向電極であるセルプレートが電源レ
   ベルの電位に固定され、他方のキャパシタは、電荷転送
   用トランジスタ側の電極に対向する対向電極であるセル
   プレートが、２つある電源レベルのほぼ中間レベルの電
   位に固定されており、 前記共通接続点の電位を前記２つある電源レベル間で変
   化させた時に、前記２個のリファレンス用強誘電体キャ
   パシタのうちの１つのキャパシタの強誘電体の自発分極
   の向きを毎回反転し得るように、予め前記強誘電体の自
   発分極が設定されていることを特徴とする請求項１記載
   の半導体メモリ。
3. （３）前記リファレンスセルの２個のリファレンス用強
   誘電体キャパシタの共通接続点は、２組のビット線対の
   うちの各一方のビット線にそれぞれ１つのトランジスタ
   を介して接続されており、前記２組のビット線対のうち
   の各一方のビット線には、同じリファレンスセルから同
   じリファレンス電位レベルを発生させ、前記２組のビッ
   ト線対のうちの各他方のビット線には、それぞれのビッ
   ト線に接続されているメモリセルのデータに応じた電位
   レベルが発生するように構成されていることを特徴とす
   る請求項１記載の半導体メモリ。
4. （４）前記リファレンスセルの２個のリファレンス用強
   誘電体キャパシタの共通接続点は、１つのトランジスタ
   を介して電源レベルの電位に接続されていることを特徴
   とする請求項１記載の半導体メモリ。