KR100253444B1 - 비휘발성 강유전체 메모리 장치 및 데이터 비트 판독 방법 - Google Patents

Abstract

비휘발성 강유전체 메모리 셀은 비트 라인을, 논리 "1" 레벨을 나타내는 제1 전위 레벨 및 논리 "0" 레벨을 나타내는 제2전위 레벨의 하나로 상승시키도록 하기 위해 전하를 강유전체 캐패시터(FC2)로부터 비트 라인(BLa)중 하나에 공급하고, 기준 전압 발생기(54a)는 전하를, 논리 "1"레벨의 더미 데이터 비트를 저장하는 더미 메모리 셀(DMC1) 및 논리 "0" 레벨의 더미데이터 비트를 저장하는 또 다른 더미 메모리 셀(DMC2)로부터 비트 라인의 다른 라인(BLb) 및 인접한 비트 라인(BLb)에 공급함으로써 제1전위 레벨 및 제2전위 레벨간의 중간점에 정확히 조절된 기준 전압을 발생시킨다.

Description

비휘발성 강유전체 메모리 장치 및 데이터 비트 판독 방법

제1도는 강유전체 캐패시터를 갖는 종래 기술의 비휘발성 강유전체 메모리 셀의 회로 구성을 도시하는 회로 다이어그램.

제2도는 임의의 성극 전하와 데이터 비트의 2개의 논리 레벨간의 관계를 도시하는 도면.

제3도는 종래 기술의 비휘발성 강유전체 메모리 장치의 회로 배열을 도시하는 회로 다이어그램.

제4도는 종래 기술의 비휘발성 강유전체 메모리 장치의 메모리 셀로 부터 데이터 비트 판독을 보여주는 타이밍챠트.

제5도는 또 다른 종래 기술의 비휘발성 강유전체 메모리 장치의 회로 배열을 보여주는 회로 다이어그램.

제6도는 제5도에 도시된 종래 기술의 비휘발성 강유전체 메모리 장치의 메모리 셀로부터 데이터 비트의 판독을 보여주는 타이밍챠트.

제7도는 종래 기술의 비휘발성 강유전체 메모리 장치의 다른 성분과 함께 1994 ISSCC에 기술된 종래 기술의 기준 전압 발생기의 회로 배열을 보여주는 회로 다이어그램.

제8도는 강유전체 캐패시터와 더미 강유전체 캐패시터의 전하 대 전압 특성을 보여주는 다이어그램.

제9도는 종래 기술의 기준 전압 발생기가 설치된 종래 기술의 비휘발성 강유전체 메모리 장치의 회로 동작을 보여주는 타이밍챠트.

제10도는 본 발명에 따른 비휘발성 강유전체 메모리 장치의 회로 배열을 보여주는 회로 다이어그램.

제11도는 비휘발성 가유전체 메모리 장치에 장착된 메모리 셀에 데이터 액세스를 보여주는 타이밍챠트.

제12도는 본 발명에 따른 비휘발성 강유전체 메모리 장치의 회로 배열을 보여주는 회로 다이어그램.

제13도는 제12도에 도시된 비휘발성 강유전체 메모리 장치에 장착된 메모리 셀에 데이터액세스를 보여주는 타이밍챠트.

제14도는 제12도에 도시된 비휘발성 강유전체 메모리 장치에 장착된 기준 전압 발생기의 수정을 보여주는 회로 다이어그램.

제15도는 제14도에 도시된 기준 전압 발생기에 설치된 다른 비휘발성 강유전체 메모리 장치의 메모리 셀에 데이터 액세스를 보여주는 타이밍챠트.

제16도는 본 발명에 따른 다른 비휘발성 강유전체 메모리 장치의 회로 배열을 보여주는 회로 다이어그램.

제17도는 제16도에 도시된 비휘발성 강유전체 메모리 장치의 제1수정의 배열을 보여주는 블록 다이어그램.

제18도는 제16도에 도시된 비휘발성 강유전체 메모리 장치의 제2수정의 배열을 보여주는 블록 다이어그램.

제19도는 본 발명에 따른 다른 비휘발성 강유전체 메모리 장치의 배열을 보여주는 회로 다이어그램.

제20도는 제19도에 도시된 비휘발성 강유전체 메모리 장치의 수정 배열을 보여주는 회로 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

1a : 전계 효과 트랜지스터 35 : 반도체 칩

50 : 칼럼 선택기

[본 발명의 분야]

본 발명은 비휘발성 강유전체 메모리 장치, 특히, 데이터 비트 기억용 강유전체 캐패시터를 갖는 비휘발성 강유전체 메모리 장치에 관한 것이다.

관련기술의 설명

히스테리시스가 데이터 기억하는데 이용되기 때문에 납 지르콘 티탄산과 같은 강유전체 물질은("PZT"로 생략함) 아주 양호한 물질이다. 상기 히스테리시스는 전기적 전원을 인가하지 않고도 데이터 비트를 유지시키며, 그런 비휘발성 강유전체 메모리는 아래의 설명에서 강유전체 메모리로 불린다.

제1도는 비트당 하나의 트랜지스터와 하나의 캐패시터로 구성된 형태의 강유전체 메모리 셀의 예를 설명한다. 전계 효과 트랜지스터(1a)는 강유전체 캐패시터(1b)와 직렬로 연결되며, 전계 효과 트랜지스터(1a) 및 강유전체 캐패시터(1b)는 강유전체 메모리 셀(1)을 형성한다. 워드 라인 WL1은 전계 효과 트랜지스터(1a)의 게이트 전극에 접속되고, 비트 라인 BL1은 전계 효과 트랜지스터(1a)의 드레인 전극에 접속된다. 소스전극은 강유전체 캐패시터(1b)의 하나의 전극에 접속되고, 강유전체 캐패시터(1b)의 다른 전극은 플레이트 라인 PL1에 접속된다.

상기 워드 라인 WL1이 활성 레벨로 변화하면, 전계 효과 트랜지스터(1a)는 턴 온 되고, 비트 라인 BL1은 강유전체 캐패시터(1b)에 전기적으로 접속된다. 반면 비트 라인 BL1은 강유전체 캐패시터(1b)에 접속되고, 데이터 비트는 강유전체 캐패시터(1b)로부터 판독 또는 기록된다. 한편 워드 라인 WL1이 비활성 레벨로 회복되면, 전계 효과 트랜지스터(1a)가 턴 오프 되고, 강유전체 캐패시터(1b)는 전기적 전원 인가없이 데이터 비트를 유지한다.

제2도는 강유전체 캐패시터(1b)의 2개의 전극 사이에 제공된 강유전체 캐패시터(1b)의 임의의 성극 전하 Q와 전위 레벨간의 관계를 설명한다. 히스테리시스는 임의의 성극 전하 와 전위레벨간에 발생한다. 전위레벨이 제로가 되면, "A"에서의 임의의 성극 전하 Q는 "B"에서의 임의의 성극 전하와 다르며, "A" 및 "B"는 기억된 데이터 비트의 2개의 논리 레벨 "1" 및 "0"으로 할당된다. 따라서, 강유전체 캐패시터(1b)는 상기 전극들간의 전위 레벨에 관계없이 "A" 및 "B"간의 전위차를 유지하며, 비휘발성 데이터 기억용으로 이용할 수 있다.

전위 레벨 Ve가 "A"에서 임의의 성극 전하 Q로 강유전체 캐패시터(1b)의 2개의 전극간에 공급될 때, 강유전체 캐패시터(1b)는 전계 효과 트랜지스터(1a)를 통해 많은 전하 Q1을 비트 라인 BL1에 방전한다. 한편, 같은 전위 레벨 Ve가 "B"에서 임의의 성극 전하 Q를 가진 강유전체 캐패시터(1b)의 전극 사이에 공급되면, 상기 강유전체 캐패시터(1b)는 전계 효과 트랜지스터(1a)를 통해 소량의 전하 Q0를 비트 라인 BL1에 방전한다. 따라서, 상기 강유전체 캐패시터(1b)는 기억된 데이터 비트의 논리 레벨에 의해 비트 라인 BL1을 차동적으로 구동시킨다.

제3도는 종래 기술의 비휘발성 강유전체 메모리 장치를 설명한다. 종래 기술의 비휘발성 강유전체 메모리 셀 어레이(1)를 구비하며, 상기 메모리 셀 어레이(11)는 비트 라인쌍 BLO1 내지 BLPn, 워드 라인 WL1, WL2 내지 WLm 및 플레이트 라인 PL1, PL2 내지 PLm과 관련된다. 다수의 메모리 셀 MC11, MC1n, MC21-MC2n… 및 MCm-1-MCmm은 메모리 셀 어레이(1)와 상호 협조하며, 로우 및 칼럼으로배열된다. 상기 워드 라인 WL1 내지 WLm은 상기 플레이트 라인 PL1 내지 PLm과 각각 쌍을 이룬다. 워드/플레이트 라인 쌍은 각각 메모리 셀의 로우 MC11-MC1n, MC21-MC2n 내지 및 MCm1-MCmm과 관련된다. 상기 비트 라인쌍 BLP1 내지 BLPn은 각각 메모리 셀의 칼럼 MC11/MC21/MCm1 내지 MC1n/MC2n/MCmn과 관련되고, 각 칼럼의 메모리 셀 MC11/MC21/MCm1 또는 MC1n/MC2n/MCmm은 관련 비트 라인쌍 BLP1/BLPn의 비트 라인 BLa 및 BLb에 교대적으로 연결된다.

n-채널 증대형 스위칭 트랜지스터 SW1 및 강유전체 캐패시터 FC는 직렬로 연결되며, 각각 다수의 메모리 셀 MC11-MC3n을 형성한다. 상기 관련된 워드 라인 WL1/WL2/WLm은 n-채널 증대형 스위칭 트랜지스터 SW1의 게이트 전극에 접속되고, 비트 라인 BLa/BL는 전기적으로 강유전체 캐패시터 FC의 전극중 하나에 연결된다. 상기 플레이트 라인 PL1/PL2/PL3는 강유전체 캐패시터 FC의 다른 전극에 접속된다.

상기 종래 기술의 비휘발성 강유전체 메모리 장치는 비트 라인쌍(21 내지 2n)에 접속된 사전충전/평형 회로(21 내지 2n)를 더 구비한다. 일련의 n-채널 증대형 스위칭 트랜지스터 SW2 및 SW3는 관련쌍의 비트 라인 BLa 및 BLb간에 접속된다. 사전충전 전압 VbP는 사전충전 라인 VBP를 통해 n-채널 증대형 스위칭 트랜지스터 SW2 및 SW3에 공급된다. 사전충전 제어 신호 PBL은 사전충전/평형 회로(21 내지 2n)의 n 채널 증대형 스위칭 트랜지스터 SW2 및 SW3의 게이트 전극에 계속해서 공급된다.

종래 기술의 비휘발성 강유전체 메모리 장치는 기준 전압 발생기 CD1a-DCna 및 DC1b-DCnb을 구비한다. 상기 기준 전압 발생기 DC1a-DCna 및 DC1b-DCnb는 비트 라인 BLa 또는 BLb을 기준 전압으로 바이어싱 하기 위해, 제어신호 DWLa 및 DWLb에 응답한다.

종래 기술의 비휘발성 메모리 장치는 비트 라인쌍 BLP1-BLPn에접속된 차동 증폭기 SAMP1 내지 SAMPn을 구비한다. 차동 증폭기 SAMP1 내지 SAMPn은 관련 비트쌍 BLP1 내지 BLPn의비트 라인 BLa 및 BLb간의 전위차를 확장하도록 제어 신호에 응답한다. 기술된 바와 같이, 강유전체 캐패시터 FC는 n 채널 증대형 스위칭 트랜지스터 SW1를 통해 전하 Q를 비트 라인 BLa 또는 BLb에 공급하고, 전하 Q1/Q0의 양은 기억된 데이터 비트의 논리 레벨에 의존한다. 상기 전하 Q1/Q0는 관련된 비트 라인 BLa 및 BLb상의 전위레벨을 변환시킨다. 기준 발생기는 기준 전압을 다른 비트 라인 BLb 및 BLa에 인가한다. 이를 이유로, 작은 전위차는 관련된 비트 라인쌍의 비트 라인 BLa 및 BLb 사이에서 발생한다. 기준 전압은 전하 Q1으로 인한 고전위 레벨과 전하 Q0로 인한 저전위 레벨 사이의 중간 전압으로 조절된다.

제4도는 종래 기술의 비휘발성 강유전체 메모리 장치의 동작을 설명한다. 상기 메모리 셀 MC11에 기억된 논리 "1"의 데이터 비트는 아래의 설명에서 메모리 셀 어레이(1)로부터 선택되도록 취해진다. 논리 "1"레벨의 데이터 비트는 강유전체 캐패시터 FC의 성극 상태 PS1에 의해 표시된다. 아래의 상태가 같은 로우에서 다른 메모리 셀에 계속 영향을 줄지라도, 설명은 메모리 셀 MC11에 집중된다. 용어 "고레벨" 및 "저레벨"은 포지티브 전원 전압과 그라운드 전압 레벨을 의미한다. 모든 비트 라인들 BLa 및 BLb가 시간 t1전에 활성 고레벨의 사전충전 제어 신호 PBL 존재시 그라운드 레벨로 사전충전 된다.

상기 사전충전 제어 신호 PBL은 시간 t1에서 비활성 저레벨로 떨어지기 시작하며, 비트 라인들 BLa는 비트 라인들 BLb로부터 전기적으로 격리된다.

상기 워드 라인 WL1 및 플레이트 라인 PL1이 시간 t2에서 상승하기 시작하면, 제어 신호 DWLa는 계속해서 상승하기 시작한다. 그러므로, 다른 워드 라인 WL1-WLm, 상기 다른 플레이트 라인 PL2-PLm 및 제어 신호 DWLb는 로우 레벨로 남아 있는다. 워드 라인 WL1은 메모리 셀 MC11의 n 채널 증대형 스위치 트랜지스터 SW는 턴 온 되고, 강유전체 캐패시터 FC 는 n 채널 증대형 스위치 트랜지스터 SW를 통해 비트 라인 BLb에 전기적으로 접속된다. 상기 플레이트 라인 PL1은 -Ve만큼(제2도를 보라) 상기 메모리 셀 MC11의 강유전체 캐패시터 FC 를 바이어스 하며, 많은 전하 Q1은 강유전체 캐패시터 FC 에서 비트 라인 BLb까지 공급된다. 상기 제어 신호 DWLa는 기준 전압으로 비트 라인 BLa를 충전시키도록 기준 전압 발생기 DC1a를 야기한다. 결국, 소량의 전위차가 비트 라인쌍 BLP의 비트 라인 BLa 및 BLb간에 발생한다. 성극 상태는 제2도에서 "h"에 대응하는 PC2로 변화한다. 상기 메모리 셀 MC11이 논리 "o"레벨의 데이터 비트를 기억하면, 성극 상태는 비트 라인 BLa에 전하 공급하에 PS2로 변화한다. 상기 성극 상태는 PS2로 논리 "1"레벨 또는 논리 "o"레벨을 표시한다.

상기 제어 신호 SE가 t3에서 상승을 시작하면, 비트 라인쌍 BLP1상의 전위차를 확장시키기 위해 차동 증폭기 SAMP1을 야기한다. 상기 성극 상태는 PS3로 변화한다. 수정 후에, 논리 "1"의 데이터 비트를 표시하는 전위차는 선택기(도시하지 않음)를 통해 데이터 입력/출력 회로(도시하지 않음)에 전달된다.

상기 메모리 셀 MC11의 강유전체 캐패시터 FC 가 많은 전하 Q1이 비트 라인 BLb에 공급될 때, PS1 내지 PS2로부터 성극 상태로 변화된 강유전체 물질, 기억된 데이터 비트가 파괴된다. 이를 이유로, 아래에 따라 데이터 비트를 수선하는 것이 필요하다.

상기 제어 라인 DWLa가 시간 t4에서 감소되면, 상기 기준 전압 발생기 DC1a를 재활성된다. 이는 강유전체 캐패시터 FC 의 바이어스 +Ve에 대응하며, 성극 상태는 PS4로 변화한다. 상기 기억된 데이터 비트는 논리 "o"레벨이면, 제로 볼트는 강유전체 캐패시터 FC 로 바이어스 된다.

따라서, 상기 제어 신호 SE가 t5에서 감쇠를 시작하면, 차동 증폭기 SAMP1를 재활성 시킨다. 사전충전 신호 PBL은 t6에서 상승을 시작하며, 상기 사전충전/평형 회로(21 내지 2n)는 그라운드 레벨에서 비트 라인 BLa 및 BLb를 등가화한다. 결국, 성극 상태는 상기 초기 성극 상태 PS1에 대응하는 PS5로 변화한다.

마지막으로, 워드 라인 WL1 및 플레이트 라인 PL1이 t7에서 감쇠를 시작한다. 바이어스 Ve가 강유전체 캐패시터 FC 로부터 제거되며, 상기 비트 라인 BLa로부터 강유전체 캐패시터 FC 로부터 전기적으로 격리시키기 위해 n 채널 증대형 스위치 트랜지스터 SW1을 턴 오프 한다. 상기 강유전체 캐패시터 FC 는 초기 성극 상태 PS1를 유지한다.

상기 메모리 셀 MC11에 기억된 데이터 비트는 논리 "o" 레벨로 재기록되며, 논리 "o" 레벨을 표시하는 전위차는 비트 라인쌍 BLP1에 공급되며, 논리 "o" 레벨의 데이터 비트는 위상 4 대 위상 6을 통해 메모리 셀 MC11에 기억된다.

제3도 및 제4도에 도시된 종래 기술의 메모리 장치는 각 유전성 캐패시터 FC의 전극 사이에 포지티브 바이어스 및 네가티브 바이어스를 선택적으로 공급하도록 저레벨 및 고레벨간의 플레이트 라인 POL1 내지 PLm 및 비트 라인들 BLa/BLb를 구동한다. 이들 2종류의 바이어스 상태는 논리 "o" 레벨과 논리 "1" 레벨로 기록된다.

제5도는 종래 기술의 비휘발성 강유전체 메모리 장치의 다른 예를 설명한다. 제5도에 도시된 종래 기술의 비휘발성 강유전체 메모리 장치는 고레벨 및 저레벨간의 중간 전압 레벨로 구동된 플레이트 라인 P,1 내지 PLm의 바이어스 레벨을 제외하고는 제3도에 도시된 것과 동일하다. 이런 이유로, 신호 라인, 메모리 셀 및 제2 종래 기술의 다른 회로는 기준 표시 대응 신호 라인, 메모리 셀과 제1 종래 기술과 상호 협조하는 회로로 표시된다.

상기 제2 종래 기술의 비휘발성 강유전체 메모리 장치는 상기 비트 라인쌍 BLP1 내지 BLPn에 각각 연결된 비트 라인 밸런스 제어 회로(31 내지 3n)를 구비한다. 상기 비트 라인 밸런스 제어 회로(31 내지 3n)는 비트 라인 BLa/BLb을 중간 레벨 Vm로 변화시키도록 제어 신호 EBL에 응답한다.

논리 "1" 레벨의데이터비트가 메모리 셀 MC11으로부터 판독하게 취하면, 사전충전 제어 신호는 t11에서 감쇠를 시작하며, 사전충전/평형 회로(21 내지 2n)은 위상 1에서 비트 라인 BLa 및 BLb상에서 사전충전을 완성한다. 상기 사전충전 레벨은 접지 레벨이다.

상기 워드 라인 WL1은 위상 2에서 고레벨로 변화하며 상기 워드 라인 WL1은 메모리 셀 MC11의 n 채널 증대형 스위치 트랜지스터 SW1을 턴 온하여 야기한다. 결국, 상기 비트 라인쌍 BLP1의 비트라인 BLb은 n 채널 증대형 스위칭 캐패시터 SW1을 통해 강유전체 캐패시터 FC 에 접속된다. 그러므로, 플레이트 라인 PL1은 변화하지 않으며, 위상 1 내지 7을 통해 중간 레벨 Vm에서 유지한다. 전위차 -Vm은 비트라인 BLa 및 플레이트 라인 PL1이 그라운드 레벨과 중간 레벨 Vm에 있기 때문에, 강유전체 캐패시터 FC 의 2개의 전극에 공급된다. 따라서, 성극 상태는 PS1에서 PS2로 변화하며, 많은 전하는 강유전체 캐패시터 FC 에서 비트 라인 BLb까지 공급된다.

상기 제어 신호 DWLa는 위상 2에서 활성 고레벨로 변화하며, 상기 기준 전압 발생기 DC1a는 기준 전압을 비트 랑니 BLa에 공급한다. 결국, 작은 전위차가 비트 라인쌍 BLP1에서 발생한다.

상기 제어 신호 SE는 위상 3에서 활성 레벨로 변화하며, 차동 증폭기 SAMP1는 비트 라인쌍 BLP1의 전위차를 확장시킨다. 성극 상태는 자동 증폭후에 PS3로 변화한다. 상기 전위차는 비트 라인쌍 BLP1에서 데이터 입력/출력 회로(도시하지 않음)까지 전달된다.

새로운 데이터 비트가 메모리 셀 MC11으로 기록되면, 새로운 데이터 비트를 표시하는 전위차는 위상 4에서 비트 라인쌍 BLP1에 전달된다.

상기 제어 신호 SE가 위상 5에서 저레벨로 변화되면, 상기 차동 증폭기 SAMP1이 재활성화된다. 상기 제어 신호 EBL은 위상 5에서 활성 레벨로 변화하며, 비트 라인 BLa 및 BLb는 중간 레벨 Vm으로 조절된다. 결국, 성극 상태는 초기 성극 상태 PS1과 등가인 PS5로 변화한다.

상기 워드 라인 WL1 및 제어 라인 DWLa는 위상 6에서 저레벨로 변화하며, 사전충전 제어 신호 PBL은 위상 7에서 비트 라인 BLa 및 BLb를 접지시키도록 고레벨로 변화한다. 상기 메모리 셀 MC11에 대한 액세스가 완성된다.

전에 기술과 같이, 강유전체 캐패시터 FC 는 데이터를 기억할 수 있으며, 비트 라인에 대해 방전된 전하양은 캐패시터 FC의 2개의 전극간의 전위차에 의존하여 존재한다. 큰 전위차가 2개의 전극간에 공급되며, 많은 전하가 강유전체 캐패시터에서 비트 라인까지 공급된다. 2개의 전극간의 전위차는 차동 증폭을 통해 플레이트 라인상의 전위 레벨과 비트 라인쌍의 진폭에 의해 결정된다. 상기 차동 증폭기는 강유전체 캐패시터에서 비트 라인까지 공급된 전하로 인해 차동 증폭기가 전위차를 확장시키는한 플레이트 라인상의 전위 레벨과 비트 라인쌍의 진폭을 제한하지 않는다. 예로, 플레이트 라인과 비트 라인쌍상의 진폭은 포지티브 전원 전압과 상기 포지티브 전원 전압과 그라운드 레벨간의 전위차의 절반이 되도록 설계된다. 상기 포지티브 전원 전압은 외부 전원으로부터 외측 또는 내측으로 발생된 차동 레벨에서 공급된 전기 전원과 동일하다.

강유전체 캐패시터 FC 및 기준 전압으로부터 공급된 전하량은 비트 라인쌍에서 초기적으로 발생된 전위차를 결정한다. 상기 기준 전압 발생기 DC1a/DC1b 내지 DCna/DCnb는 기준 전압을 비트 라인 BLa 및 BLb에 제공하는 것으로 예측된다.

기준 전압 발생기의 일반적인 예가 Sumiet.에 의해 "3V 및 100ns" 256kb 비휘발성 강유전체 메모리"에서, 1994년 IEEE International Solid-State Circuit Conference의 절차, 268페이지에 기술되어 있다.

제7도는 메모리 셀 MCa/MCb, 사전충전/평형 회로 PC 및 차동 증폭기 SAMP와 함께 종래 기훌의 기준 전압 발생기 DMCa/DMCb를 설명한다.

상기 메모리 셀 MCa/MCb는 비트 라인 BLa/BLb 및 플레이트 라인 PL사이에 연결되며, n 채널 증대형 스위칭 트랜지스터 SW4 및 강유전체 캐패시터 FC 는 메모리 셀 MCa/MCb 각각을 형성한다. 워드 라인 WL10 및 WL11은 n 채널 증대형 스위칭 트랜지스터 SW4의 게이트 전극에 접속되고, 강유전체 캐패시터 FC 를 비트 라인 BLa 또는 BLb에 전기적으로 접속되도록 활성 고레벨로 선택적으로 구동된다.

상기 사전충전/평형 회로 PC는 제5도에 도시된 회로 장치와 유사하며, 신호 및 트랜지스터들은 대응 신호와 트랜지스터를 표시하는 기준을 표시한다.

상기 차동 증폭기 SAMP는 2개의 보상 인버터, 즉, P-채널 증대형 전계 효과 트랜지스터 Qp1/Qp2 및 n 채널 증대형 전계 효과 트랜지스터 Qn1/Qn2의 2개의 직렬 조합에 의해 실행된다.

2개의 보상 인버터 Qp1/Qn1 및 Qp2/Qn2는 2개의 다른 전원 전압 라인 SAP 및 SAN간에 연결되고, 칼럼 드레인 노드들 N1 및 N2는 상기 보상 인버터 Qp2/Qn2의게이트 전극과 보상 인버터 Qp1/Qn1의 게이트 전극에 접속된다. 상기 공통 드레인 노드 N1 및 N2는 또한 비트 라인 BLa 및 BLb에 접속되며, 상기 보상 인버터 Qp1/Qn1 및 Qp2/Qn2는 공동 드레인 노드 N1 및 N2를 상기 비트 라인 BLa 및 BLb간의 전위차에 의해 전원 전압 라인 SAP 및 SAN에 연결된다.

상기 기준 전압 발생기 DMCa 및 DMCb는 각각 비트 라인 BLa 및 BLb에 연결되며, "더미 메모리 셀"로 불린다. 이것은 메모리 셀과 n 채널 증대형 보상 트랜지스터가 기준 전압 발생기 DMCa/DMCb 각각을 형성하는 사실 때문이다. 자세하게, 상기 기준 전압 발생기 DMCa/DMCb는 일련의 n 채널 증대형 스위칭 트랜지스터 SW5와 상기 비트 라인 BLa/BLb 및 더미 플레이트 라인 DPL간에 연결된 더미 강유전체 캐패시터 DFC와 n 채널 증대형 스위치 트랜지스터 SW5의 소스 노드와 그라운드 라인 DNG간에 연결된 n 채널 증대형 보상 트랜지스터 Qn3를 구비한다. 더미 워드 라인 DWLa 및 DWLb는 각각 기준 전압 발생기 DMCa의 n 채널 증대형 스위치 트랜지스터 SW5의 게이트 전극과 다른 기준 전압 발생기 DMCb의 n 채널 증대형 스위치 트랜지스터 SW5의 게이트 전극에 각각 연결된다. 상기 n 채널 증대형 보상 트랜지스터 Qn3는 제어 라인 CDWL에 의해 게이트된다.

상기 더미 강유전체 캐패시터 DFC는 제8도에 도시된 강유전체 캐패시터 FC 의 히스테리시스와는 다르다. 상기 강유전체 캐패시터 FC 는 "FC"로 표기된 비교적 작은 히스테리시스를 가지며, 2개의 논리 레벨 "1" 및 "0"은 성극 상태 "e" 및 "a"와 등가이다. 한편, 상기 더미 강유전체 캐패시터 DFC 는 "DFC"로 표기된 비교적 큰 히스테리시스를 가진다.

상기 강유전체 캐패시터 FC 가 -Ve로 바이어스되면, 상기 강유전체 캐패시터 FC 는 기억된 데이터 비트의 논리 레벨에 따라 전하 Q1 또는 Q0를 공급한다. 비트 라인 BLa/BLb의 기생 캐피시턴스는 Cb이며, 상기 비트 라인 BLa/BLb는 전위 레벨을 V0 또는 V1으로 상승시킨다.

여기서 V0는 전하 Q0로 인한 비트 라인상의 전위 레벨이고 V1은 전하 Q1으로 인한 비트라인의 전위 레벨이다.

한편, 상기 더미 강유전체 캐패시터 DFC 는 "A"에서 성극 상태를 가지며, -Ve에서 바이어스 전압의 존재시 전하 Qref를 공급한다. 상기 전하 Qref는 전하 Q0보다는 크며 전하 Q1보다는 작다. 상기 전하 Qref는 식(3)에 의해 주어진 바와 같이 다른 비트 라인 BLb/BLa상의 전위 레벨을 Vref로 상승시킨다.

상기 기준 전압 레벨 Vref는 전위 레벨 V0보다는 크며 전위 레벨 V1보다는 작다. 따라서, 상기 더미 강유전체 캐패시터 DFC 는 상기 전위 레벨 V0 및 V1 사이의 기준 전압 레벨 Vref를 인가한다.

전술된 상술은 히스테리시스 DFC가 더미 강유전체 캐패시터 DFC 의 크기를 변화시키므로서 조절될 수 있다는 것을 보여주고 있다. 제9도는 메모리 셀 MCb에 대한 데이터 액세스 순차를 설명하며, 상기 데이터 액세스는 기본적으로 제1 및 제2의 종래기술의 비휘발성 강유전체 메모리 장치와 유사하다. 제7도에 도시된 종래 기술의 비휘발성 강유전체 메모리 장치는 기준 전압 발생기 DMCa가 위상 1, 2, 4 및 5에서 제어되는 다른 종래 기술의 비휘발성 강유전체 메모리 장치와는 상이하다.

상세하게, 상기 제어 라인 CDWL은 위상 1에서 저레벨로 변화하며, 상기 더미 강유전체 캐패시터 DFC 는 상기 더미 플레이트 라인 DPL과 전기적으로 격리되어 있다. 결국, 상기 더미 강유전체 캐패시터 DFC는 성극 상태를 "A"(제8를 보라)로 변화시킨다. 상기 더미 워드 라인 DWLa는 위상 2에서 고레벨로 변화시키고, 상기 기준 전압 발생기 DMCa의 n 채널 증대형 스위치 캐패시터 SW5를 턴 온 한다. 결국, 상기 전하 Qref는 더미 강유전체 캐패시터 DFC에서 비트 라인 BLa까지 공급되며, 비트 라인 BLa는 기준 전압 레벨 Vref로 변화한다.

상기 더미 워드 라인 DWLa 및 제어 라인 CDWL은 위상 4 및 위상 5에서 초기 레베로 회복되며, 더미 강유전체 캐패시터 DFC 의 성극 상태는 라인 A-G-H에 따라 제어된다.

그러므로, 종래 기술의 기준 전압 발생기는 기준 전압 발생기 레벨 Vref가 전위 레벨 V1 및 V0사이로 떨어지는 문제에 직면하게 된다. 기술된 바와 같이, 강유전체 캐패시터의 크기는 히스테리시스 특성응ㄹ 결정한다. 그러므로, 상기 크기는 제조 과정시 변동에 상당히 영향을 받는다. 비트 라인쌍에 연결된 강유전체 캐패시터중 하나 또는 같은 비트 라인쌍에 연결된 더미 강유전체 캐패시터중의 하나가 상기 변동에 심각하게 영향을 받으면, 상기 메모리 셀의 칼럼은 데이터 기억용으로는 이용할 수 없게 된다.

[발명의 요약]

본 발명의 중요한 목적은 2개의 논리 레벨을 표시하는 전위 레벨 사이에서 정확하게 떨어지는 기준 전압을 발생하는 비휘발성 강유전체 메모리 기준 전압 발생기를 제공하는 것이다.

본 발명의 다른 목적은 상기 비휘발성 강유전체 메모리 장치에 설치된 메모리 셀로부터 데이터 비트를 판독하는 방법을 제공하는 것이다.

상기 목적을 이루기 위해, 본 발명은 선택된 메모리 셀로부터차단된 비트 라인과 상기 비트 라인만큼 큰 캐패시턴스를 갖는 용량성 수단 사이에서 제1논리 레벨을 표시하는 많은 전하와 제2논리 레벨을 표시하는 소량의 전하 전체를 공유하기 위해 처리된다.

본 발명의 하나의 양상에 따르면, 상기 강유전체 메모리 장치는 스위칭 트랜지스터를 포함하는 메모리 셀, 데이터 논리 레벨 "1" 및 "0"에 대응하는 전하를 비트 라인에 공급하는 강유전체 물질의 유전성 막을 갖는 캐패시터, 상기 비트 라인상에서 전압 레벨을 발생하는 전하, 상기 전압 레벨과 판독 동작시의 기준 전압과 비교하기 위해 기준 전압을 또다른 비트 라인에 공급하는 기준 전압 발생기를 구비하며, 데이터 논리 레벨 "1"에 대응하는 전하 및 데이터 논리 레벨 "0"에 대응하는 전하를 기억하는 더미 메모리 셀을 각각 포함하며, 상기 기준 전압 발생기는 데이터 논리 레벨 "1"에 대응하는 전하와 데이터논리 레벨 "0"에 대응하는 전하 전체를 2개의 비트 라인에 등가인 캐패시턴스가 연결된 또 다른 비트 라인에 공급한다.

본 발명의 다른 양상에 따르면, 제1스위칭 트랜지스터의 직렬 조합을 포함하는 다수의 어드레스 가능한 메모리 셀과, 히스테리시스 루프에 따라 상기 제1 및 제2 전극 사이의 전위에 의해 성극 상태를 변화시키도록 제1전극과 제2전극간에 스위치된 강유전체 물질의 유전성 막을 갖으며, 제1 및 제2 논리 레벨중 하나에 데이터 비트를 기억하기 위한 기억 캐패시터, 다수의 어드레스 가능한 메모리 셀과 선택적으로 관련된 다수의 비트 라인쌍(여기서 상기 비트 라인쌍 각각은 관련된 어드레스 가능 메모리 셀의 제1스위칭 트랜지스터의 입력, 출력 노드는 선택적으로 접속되며)을 구비하는 비휘발성 강유전체 메모리 장치를 제공하며, 상기 장치는 관련된 어드레스 가능한 메모리 셀의 기억 캐패시터의 제2전극에 접속되는 다수의 어드레스 가능한 메모리 셀에 선택적으로 관련된 다수의 플레이트 라인과, 다수의 어드레스 가능한 메모리 셀의 제1스위칭 트랜지스터의 제어노드에 선택적으로 접속되고 상기 기억 캐패시터의 제1 전극을 제1 비트 라인 또는 제2 비트 라인에 선택적으로 접속하기 위해 상기 관련된 어드레스 가능한 메모리 셀의 제1스위칭 트랜지스터를 턴 온 시키도록 활성 레벨로 선택적으로 구동시키는 다수의 워드 라인과, 상기 관련된 제1 스위칭 트랜지스터에서 제1비트 라인상에 제1전위레벨을 발생하기 위해 상기 관련된 비트 라인쌍 중 제1 비트 라인까지 많은 전하를 공급하는 다수의 메모리 셀중 하나의 기억 캐패시터에 기억된 제1 논리 레벨의 데이터 비트와, 관련된 제1 스위칭 트랜지스터를 통한 제1 전극에서 상기 제1 비트 라인상의 제2 전위 레벨을 발생시키기 위해 관련된 비트 라인쌍의 제1 비트 라인까지 소량의 전하를 공급하는 다수의 메모리 셀 중 하나의 기억 캐패시터에 기억된 제2 논리 레벨의 데이터 비트와, 다수의 비트 라인쌍과 선택적으로 관련된 다수의 기준 전압 보조 발생기를 포함하는 기준 전압 발생기, 제2 스위칭 트랜ㅋ지스터와 제3 및 제4전극 사이에서 스위치된 강유전체 물질의 유전성 막을 가지며 상기 제1 논리레벨의 제1 더미 비트를 기억하는 제1 더미 기억 캐패시터의 직렬 조합에 의해 동작하는 제1 더미 메모리 셀과 제3 스위칭 트랜지스터와 제5 및 제6 전극 사이에서 스위치된 강유전체 물질의 유전성 막을 가지며 제2 논리 레벨의 제2 더미 비트를 기억하는 제2 더미 기억 캐패시터의 직렬 조합에 의해 동작하는 제2 더미 메모리 셀을 포함하는 다수의 기준 전압 보조 발생기중 하나와, 제1 더미 메모리 셀과 제2 더미 메모리 셀에 전기적으로 접속 가능하며 상기 제2 비트 라인에 연결된 기생 캐패시턴스와 거의 같은 캐패시턴스를 갖는 용량성 수단과, 상기 제2 비트 라인을 제1 전위 레벨과 제2 전위 레벨간의 기준 전압 레벨로 조절하도록 소량의 전하와 많은 전하 전체를 제2비트 라인과 용량성 수단에 공급하는 제1 더미 기억 캐패시터 및 제2 더미 기억 캐패시터와, 제1 비트 라인과 다수의 비트 라인쌍 중 하나의 제2 비트 라인 사이의 전위차를 확장시키는 다수의 비트 라인쌍에 선택적으로 접속된 다수의 가미 증폭기를 구비한다.

본 발명의 다른 양상에 따르면, 성극 상태의 형태로 강유전체 캐패시터내에 데이터 비트를 기억하는 메모리 셀로부터 데이터 비트를 판독하는 방법을 제공하며, a) 제1비트 라인과 쌍으로 된 제2비트 라인을 갖는 제1 비트 라인을 등가화 시키는 단계와, b) 논리 "1"의 데이터 비트를 표시하는 제1 전하와 논리 "0"의 데이터 비트를 표시하는 제2 전하는 논리 "1" 레벨의 데이터 비트를 표시하는 제1 전위 레벨 또는 상기 제1 비트 라인의 논리 "0" 레벨의 데이터 비트를 표시하는 제2 전위 레벨을 발생하는 제1 비트 라인에 공급하는 적어도 하나의 메모리 셀을 선택하는 단계와, (c) 제1 더미 데이터 비트를 표시하는 제1 전하와 제1 더미 강유전체 캐패시터와 제2 더미 강유전체 캐패시터로부터 제2 더미 데이터 비트를 표시하는 제2 전하를 제1 전위 레벨과 제2 비트 라인상의 제2 전위 레벨 사이의 중간점에서 기준 전압을 발생하는 제2 비트 라인에 연결된 기생 캐패시턴스와 2배만큼 큰 용량성 수단에 공급하는 단계와, (d) 상기 제1 비트 라인에 판독되는 데이터 비트의 논리 레벨을 빠르게 감소시키는 제1 비트 라인과 제2 비트 라인 사이의 전위차를 확장시키는 단계와, (e) 상기 데이터 비트, 제1 더미 데이터 비트 및 제2 더미 데이터 비트를 적어도 하나의 메모리 셀과, 제1 더미 강유전체 캐패시터와 제2 더미 강유전체 캐패시터에 재기억하는 단계를 포함한다.

본 발명에 따른 비휘발성 강유전체 메모리 장치의 특징 및 장점과 데이터 비트를 판독하는 방법은 첨부된 도면을 참고로 아래의 설명에서 잘 나타나 있다.

제10도를 참고로 하면, 본 발명을 구현하는 비휘발성 강유전체 메모리 장치는 반도체 칩(35)상에서 제조된다.

상기 비휘발성 강유전체 메모리 장치는 메모리 셀 어레이(36)를 포함한다. 다수의 메모리 셀들 M11-M1n, M21-M2n, Mm-칼럼m-1n 및 Mm1-Mmn은 메모리 셀 어레이(36)를 형성하며, 로우 및 칼럼으로 배열된다. 메모리 셀 M11 내지 Mmn 각각은 n 채널 증대형 스위치 트랜지스터 SW6과 직렬로 연결된 강유전체 캐패시터 FC1을 구비하며, 상기 강유전체 캐패시터 FC1은 n 채널 증대형 스위치 트랜지스터 SW6의 소스 노드에 연결된 제1 전극과, 유전성 막을 지나 제1 전극에 대향하는제2 전극을 가진다. 상기 유전성 막은 예로, 납지르콘 티탄산염과 같은 강유전체 물질로 형성되고, 성극(polarization) 상태는 상기 제1 전극과 제2 전극간의 전위차에 의해 히스테리시스 루프에 따라 변화한다.

2종류의 성극 상태는 데이터 비트중 2개의 논리 레벨을 표시한다. 메모리 셀의 강유전체 캐패시터 FC1의 논리 "1" 레벨을 표시하는 제1 부류에 있을 때, 상기 강유전체 캐패시터 FC1은 적당한 바이어스 상태에서 많은 전하를 방전한다. 한편, 강유전체 캐패시터 FC1이 논리 "0" 레벨을 표시하는 제 2 부류의 성극 상태에 있으면, 전하중 소수가 같은 바이어스 상태하에서 강유전체 캐패시터 FC1으로부터 방전한다.

상기 비휘발성 강유전체 메모리 장치는 다수의 워드 라인 WL1, WL2, WLm-1 및 WLm, 다수의 플레이트 라인 PL1 내지 PLi 및 다수의 비트 라인쌍 BLP1 내지 BLPn을 더 구비한다.

다수의 워드 라인 WL1 내지 WLm은 각각 메모리 셀 M11-M1n, M21-M2n, …, Mm-11-Mm-1n 및 Mm1-Mmn의로우와 관계되며, 메모리 셀 M11-M1n, M21-M2n, …, Mm-11Mm-1n 및 Mm1-Mmm의 관련 로우의 n 채널 증대형 스위치 트랜지스터 SW6의 게이트 전극에 연결된다.

다수의 플레이트 라인들 PL1 내지 PLi 각각은 메모리 셀 M11-M1n/M21-M2n, … 또는 Mm-11Mm-1n/Mm1-Mmm의 2개 로우간에 공유되며, 상기 메모리 셀 관련 로우의 강유전체 캐패시터 FC1의 제2전극에 연결된다.

다수의 비트 라인쌍 각각은 제1 비트 라인 BLa 및 제2 비트 라인 BLb를 가지며, 메모리 셀 M11, M21, …, Mm-11 및 Mmn, … 또는 M1n, M2n, …, Mm-1n 및 Mmm의 칼럼중 하나에 관계된다. 메모리 셀 M11, M21, …, Mm-11 및 Mn, … 또는 M1n, M2n, …, Mm-1n 및 Mmm 각 칼럼의 n 채널 증대형 스위치 트랜지스터 SW6의 드레인 노드는 상기 관련쌍의 제1 비트 라인 BLa 및 제2 비트 라인 BLb에 교번적으로 접속된다.

상기 비휘발성 강유전체 메모리 장치는 비트 라인쌍 BLP1 내지 BLPn과 관련된 다수의 사전충전/평형 회로 PC1 내지 PCn을 구비한다. 상기 사전 충전/평형 회로 PC1 내지 PCn 각각은 상기 제1 및 제2 비트 라인 BLa/BLb와 사전충전 라인 VBP간에 접속된 n 채널 증대형 스위치 트랜지스터 SW7/SW8과, 제1 비트 라인 BLa 및 제2 비트 라인 BLb간에 연결된 또다른 n 채널 증대형 스위치 트랜지스터 SW9를 구비한다. 이 예에서, 사전충전 라인 VBP은 그라운드 레벨을 사전충전/평형 회로 PC1 내지 PCn에 공급하며, n-채널 증대형 스위치 트랜지스터 SW7 내지 SW9는 사전충전 제어 라인 PBL에 의해 계속해서 게이트 된다.

반면 비휘발성 강유전체 메모리 장치는 표준이 되고 상기 사전충전 제어 회로 PBL은 활성 하이 레벨로 남아 있으며, 비트 라인쌍 BLP1 내지 BLPn은 n-채널 증대형 스위칭 트랜지스터 SW7 내지 SW9를 통해 그라운드 레벨로 방전된다. 한편, 데이터 액세스를 위한 요구가 발생하며, 사전충전 제어 신호 PBL은 비활성 로우 레벨로 변화하며, 상기 n-채널 증대형 스위칭 트랜지스터 SW7 내지 SW9는 턴 오프 된다. 결국, 상기 제1 비트 라인 BLa 및 제2 비트 라인 BLb는 사전충전 라인 VBP로부터 그리고 서로 전기적으로격리된다.

상기 비휘발성 강유전체 메모리 장치는 또한 상기 비트 라인쌍 BLP1 내지 BLPn과 관련된 다수의 감지 증폭기 SAMP1 내지 SAMPn을 구비한다. 상기 감지 증폭기 SAMP1 내지 SAMPn은 상기 제1 비트 라인 BLa 및 제2 비트 라인 BLb간의 전위차를 확장시키도록 적당한 시간에서 고 및 저 전원 신호들 SAP 및 SAN에 의해 전원이 인가된다.

기술된 바와 같이, 상기 강유전체 캐패시터 FC1은 n-채널 증대형 스위칭 트랜지스터 SW6을 통해 비트 라인 BLa 및 BLb에 크거나 작은 양의 전하를 공급한다. 상기 전하는 관련된 비트 라인 BLa 및 BLb상의 전위레벨을 변환시킨다. 상기 다른 비트 라인 BLb 및 BLa 는 후에 설명되는 바와 같이 기준 전압 Vref를 공급한다. 상기 감지 증폭기 SAMP1 내지 SAMPn은 상기 비트 라인쌍 BLP1 내지 BLPn상의 전위차를 확장시킬 수 있다.

상기 감지 증폭기 SAMP1 내지 SAMPn 각각은 P-채널 증대형 전계 효과 트랜지스터 Qp10/Qp11 및 n 채널 증대형 전계 효과 트랜지스터 Qp10/Qp11의 2개의 직렬 연결에 의해 동작된다. 상기 2개의 직렬 조합 Qp10/Qp11 및 Qn10/Qn11은 고 및 저 전원 신호들 SAP 및 SAN에 할당된 신호 라인들 사이의 병렬로 연결되며, 직렬 조합 Qp11/Qn11의 게이트 전극과 다른 직렬 조합 Qp10/Qn10의 게이트 전극에 접속된다. 상기 공통 드레인 노드 N10 및 N11은 관련 비트 라인싸의 제1 및 제2 비트 라인 BLa 및 BLb에 접속되며, 상기 비트 라인쌍상의 전위차는 2개의 직렬 조합 Qp10/Qp11 및 Qn10/Qn11을 완전하게 구동시킨다. 결국, 고 및 저 전원 신호들 SAP 및 SAN은 각각 공통 드레인 노드 N10 및 N11에 공급되며, 작은 전위차는 고 레벨 SAP 및 저레벨 SAN간의 큰 전위차로 확장된다.

상기 비휘발성 강유전체 메모리 장치는 비트 라인쌍 BLP1 내지 BLPn 및 데이터 버스 DB간에 연결된 칼럼 선택기(50)를 구비한다. 상기 칼럼 선택기(50)는 상기 비트 라인쌍 BLP1 내지 BLPn에 각각 연결된 다수의 n 채널 증대형 스위칭 트랜지스터 SW10/SW11쌍을 구비한다. 상기 n-채널 증대형 스위치 트랜지스터 SW10- 및 n 채널 증대형 스위치 트랜지스터 SW11은 상기 제1 및 제2 비트 라인 BLa/BLb 및 데이터 버스 DB간에 연결되며, n 채널 증대형 스위치 트랜지스터 SW10/SW11쌍은 각각 디코드된 칼럼 어드레스 신호 라인 DS1 내지 DSn에 의해 게이트 된다. 디코드된 칼럼 어드레스 신호 라인 DS1 내지 DSn중 하나가 활성 하이 레벨로 변화하면, n-채널 증대형 스위치 트랜지스터 SW10/SW11쌍중 하나가 관련 비트 라인쌍이 데이터 버스 DB에 전기적으로 접속되도록 턴 온 된다.

상기 비휘발성 강유전체 메모리 장치는 로우 어드레스 디코더/워드 라인 및 플레이트 라인 구동기(51), 칼럼 어드레스 디코더(52), 입력/출력 회로(53)를 구비한다.

상기 로우 어드레스 디코더/워드 라인 및 플레이트 라인 는 워드 라인 WL1 내지 WLm 및 플레이트 라인 PL1 내지 PLi에 접속되며, 워드 라인 WL1-WLm 및 플레이트 라인 PL1-PLi를 활성 하이 레벨로 선택적으로 구동시키기 위해 로우 어드레스에 응답한다. 선택된 워드 라인과 선택된 플레이트 라인이 다른 시간에서 각각의 전위 레벨로 변화하면, 내부 타이밍 제어 신호는 상기 로우 어드레스 디코더/워드 라인 및 플레이트 라인 에 대해 다른 타이밍을 주게 된다.

한편, 상기 칼럼 어드레스 디코더(52)는 디코드된 칼럼 어드레스 신호 라인 DS1 내지 DSn에 접속되며, 상기 디코드된 칼럼 어드레스 신호 라인 DS1 내지 DSn을 활성 고 레벨로 선택적으로 구동시키도록 칼럼 어드레스 신호에 응답한다.

상기 입력/출력 회로(53)는 데이터 버스 DB에 접속되며, 입력/출력 데이터 핀 Io를 통해 외부 장치와 통신할 수 있다. 칼럼 선택기(50)가 비트 라인쌍 BLP1 내지 BLPn중 하나를 데이터 버스 DB에 접속시킬 때, 상기 입력 및 출력 회로(53)는 선택된 비트 라인쌍에 전기적으로 접속하며, 판독 데이터 비트 또는 기록 데이터 비트를 표시하는 전위차가 입력 및 출력 회로(53)와 선택된 비트 라인쌍 사이에 전달된다.

상기 비휘발성 강유전체 메모리 장치는 기준 전압 발생기(54)를 더 구비하며, 상기 기준 전압 발생기(54)는 기준 전압 Vref를 강유전체 캐패시터 FC1으로부터 이동하는 전하를 갖는 비트 라인 BLa 또는 BLb에 대향하는 비트 라인 BLb 또는 BLa에 공급한다. 논리 "1"레벨을 표시하는 큰 양의 전하가 강유전체 캐패시터 FC1에서 비트 라인 BLa/BLb 까지 공급되면, 많은 전하가 제1전위 레벨로 비트라인 BLa/BLb에 남아 있는다. 한편, 논리 "0" 레벨을 표시하는 소량의 전하가 강유전체 캐패시터 FC1에서 비트 라인 BLa/BLb까지 공급되면, 소량의 전하는 제2 전위 레벨로 비트 라인 BLa/BLb에 남아 있는다. 상기 기준 전압 레벨 Vref는 제1 전위 레벨과 제2 전위 레벨 사이의 중간점으로 조절된다.

상기 기준 전압 발생기(54)는 다수의 기준 전압 보조 발생기(54a)를 구비하며 각각은 2개의 비트라인쌍 BLP1 내지 BLPn 사이에서 공유된다. 제10도에 도시된 기준 전압 보조 발생기(54a)는 비트 라인쌍 BLP1 내지 BLPn에 대해 제공되며, 각각의 기준 전압 보조 발생기(54a)는 실제 메모리 장치에서 인접한 2개의 비트 라인쌍 사이에서 공유된다.

상기 기준 전압 보조 발생기(54a)는 전도성 라인 DLa 및 DLb간에 연결된 제1 및 제2 더미 메모리 셀 DMC1 및 DMC2를 구비하며, 상기 전도성 라인 DLa 및 DLb에 연결된 더미 사전충전 회로(54b), 전도성 라인 DLa 및 DLb에 연결된 데이터 기록 회로(54c), 전도성 라인 DLa 및 DLb간에 연결된 등화 회로(54d)를 구비한다. 상기 전도성 라인 DLa/DLb는 관련된 제1 및 제2 비트 라인 BLa/BLb보다 더욱 짧게 되며, 따라서 상기 전도성 라인 DLa/DLb에 연결된 기생 캐패시턴스는 각 비트 라인쌍 BLP1 또는 BLPn에 연결된 기생 캐패시턴스에 비해 무시할 수 있다.

n-채널 증대형 스위치 트랜지스터 SW12 및 강유전체 캐패시터 FC2는 직렬로 연결되며, 제1 및 제2 더미 메모리 셀 DMC1/DMC2 각각을 형성한다. 상기 강유전체 캐패시터 FC2는 강유전체 캐패시터 FC1과 동일하며, 상기 강유전체 캐패시터 FC1 및 FC2는 서로 크기가 동일하다. 상기 더미 메모리 셀 DMC1/DMC2는 상기 메모리 셀 M11 내지 Mmn과 함께 제조된다.

상기 더미 메모리 셀 DMC1의 강유전체 캐패시터 FC2는 유전성 막을 통해 서로 반대로 된 제3 및 제4의 전극을 가지며, 제3 전극은 전도성 라인 DLa에 전기적으로 접속가능하다. 상기 다른 더미 메모리 셀 DMC2의 강유전체 캐패시터 FC2는 유전성 막을 통해 서로 반대로된 제5 및 제6전극을 가진다. 상기 제5전극은 다른 전도성 라인 DLb에 전기적으로 접속 가능하다. 상기 제4 및 제6전극은 더미 플레이트라인 DLP에 접속되며, 상기 n 채널 증대형 스위치 트랜지스터 SW12는 더미 워드 라인 DWL에 의해 계속해서 게이트 된다.

상기 강유전체 캐패시터 FC2의 유전성 막은 유전성 물질로 형성되고, 각각의 유전성 막은 제3 및 제4 전극 또는 제5 및 제6전극 사이의 전위차에 따라 히스테리시스 루프에서 성극 상태로 변화한다. 이런 이유로, 논리 "1" 레벨의 더미 데이터 비트는 각 더미 메모리셀 DMC1/DMC2에 기억되고, 강유전체 캐패시터 FC2는 큰 양의 전하를 전도성 라인 DLa/DLb에 공급한다. 한편, 각 더미 메모리셀 DMC1/DMC2는 논리 "0"레벨의 더미 데이터 비트를 기억하며, 강유전체 캐패시터 FC2는 소량이 전하를 전도성 라인 DLa/DLb에 공급한다.

상기 사전충전 회로(54b)는 상기 전도성 라인 DLa/DLb 및 그라운드 레벨로 고정된 더미 사전충전 라인 V에 사이에 연결된 n 채널 증대형 스위치 트랜지스터 SW13 및 SW14를 가진다. 상기 n-채널 증대형 스위칭 트랜지스터 SW13 및 SW14는 더미 사전충전 제어 신호 PDL에 의해 계속 게이트 되고, 상기 전도성 라인 DLa/DLb를 접지한다.

상기 데이터 기록 회로(54c)는 2개의 n 채널 증대형 스위칭 트랜지스터 SW15/SW16을 가진다. 상기 n 채널 증대형 스위칭 트랜지스터 SW15는 포지티브 전압 라인 VCC와 전도성 라인 DLa 사이에 연결되며, 다른 n 채널 증대형 스위칭 트랜지스터 SW16은 그라운드 라인 GND 및 다른 전도성 라인 DLb 사이에 연결된다. 상기 n 채널 증대형 스위칭 트랜지스터 SW15/SW16은 기록 제어 신호 PDC에 의해 계속해서 게이트 된다. 논리 "1" 레벨의 더미 데이터 비트와 논리 "0" 레벨의 더미 데이터 비트는 고레벨 또는 포지티브 전원 전압 VCC 및 저레벨 또는 그라운드 레벨, 유사하게 상기 메모리 셀 M11 내지 Mmn에 기억된 논리 "1" 레벨의 데이터 비트 및 논리 "0" 레벨의 데이터 비트에 의해 표시되며, 이들 더미 데이터 비트들은 활성 고레벨의 기록 제어 신호 PDC의 존재시 더미 메모리 셀 DMC1 내지 DMC2로 기록된다.

상기 등화 회로(54d)는 전도성 라인 DLa 및 DLb사이에 연결된 n 채널 증대형 스위칭 트랜지스터 SW17에 의해 동작하며, 밸런스 제어 신호 EDL에 의해 게이트 된다. 상기 밸런스 제어 신호 EDL은 활성 고레벨로 있으며, n-채널 증대형 스위칭 트랜지스터 SW17은 턴 온 되고, 상기 전도성 라인 DLa는 n 채널 증대형 스위칭 트랜지스터 SW17을 통해 다른 전도성 라인 DLb에 전기적으로 접속되어 있다.

비휘발성 강유전체 메모리 장치는 또한, 전송 게이트 회로(55)를 포함한다. 전송 게이트 회로(55)는 기준 전압 서브 발생기(54a)의 하나와 관련된 2개의 비트 라인쌍간에 접속된 다수의 전송 게이트 서브 회로(55a)를 구비한다.

전송 게이트 서브 회로(55a)의 각각은 2쌍의 n-채널 증대형 스위칭 트랜지스터 (SW18/SW19 및 SW20/SW21)를 갖는다. n-채널 증대형 스위칭 트랜지스터(SW18/SW19)는 도통 라인(DLa)과 연관된 비트 라인쌍인 제1 및 제2 비트 라인(BLa/BLb)간에 결합되고, n-채널 증대형 스위칭 트랜지스터(SW20/SW21)는 다른 도통 라인(DLb)과 다른 비트 라인쌍인 제1 및 제2비트라인(BLa/BLb)간에 결합된다.

n-채널 증대형 스위칭 트랜지스터(SW18 및 SW20)는 게이트 제어 신호(DTGT)에 의해 동시에 게이트되고, 다른 n-채널 증대형 스위칭 트랜지스터(SW19 및 SW21)는 또다른 게이트 제어 신호(DTGN)에 의해 동시에 게이트 된다.

게이트 제어 신호(DTGT 및 DTGT)중 하나는 활성 고레벨로 구동된 워드 라인에 의존하여 활성 고레벨로 변화된다. 예컨대, 워드 라인(WL1)이 활성 고레벨로 구동되는 경우, 메모리 셀(M11 내지 M1n)은 제2 비트라인(BLb)을 그곳에 기억된 데이터 비트에 의존하여 제1/제2 전위 레벨로 상승시킨다. 상기 상태에서, 게이트 제어 신호(DTGT)는 기준 전압(Vref)을 제1 비트라인 비트(BLa)에 공급하도록 하기 위해 활성 고레벨로 변화된다. 그 결과, 비트 라인쌍(BLP1 내지 BLPn)은 제1전위 레벨 및 기준 전압(Vref)간 및/또는 제2전위 레벨 및 기준 전압 레벨(Vref)간의 각각의 전위차를 갖는다.

비휘발성 강유전체 메모리 장치는 또한 타이밍 발생기(56) 및 전력 분배기(57)를 구비한다. 타이밍 발생기(56)는 각각의 타이밍에서, 활성 레벨 및 비활성 레벨간의 제어 신호(PBL, SAP, SAN, DPL, DWL, PDL, PDC, EDL, DTGT 및 DTGN)를 변경하고, 전력 분배기(57)는 일정하게 전위 레벨(VBP, BDP, H, L, VCC 및 GND)을 상술한 바와 같은 회로에 공급된다.

제11도를 참조하여 메모리 셀(M1n)내에 저장된 데이터 비트에 액세스하는것에 대하여 후술한다. 메모리 셀(M1n)은 논리 "1" 레벨의데이터 비트를 저장한다고 가정하다. 열 선택기(50)가 비트 라인쌍(BLPn)을 데이터 버스(DB)에 결합시키기 전에 데이터 액세스가 동일 행내의 다른 메모리 셀에 영향을 미칠지라도, 메모리 셀(M1n) 및 연관된 비트 라인쌍(BLPn)에 대해서만 집중 설명하고, 간단히 하기 위하여 결합된 다른 메모리 셀 및 다른 비트 라인쌍에 대해서는 무시한다. 이것은 다른 비트 라인쌍과 연관된 기준 전압 서브 발생기에 대한 설명을 또한 무시한다는 것을 의미한다.

사전충전 제어 신호(PBL) 및 더미 사전충전 제어 신호(PDL)는 위상 1전의 활성 고레벨로 있고, 사전충전/평형 회로(PCn) 및 더미 사전충전 회로(54b)는 비트 라인쌍(BLPn) 및 도통 라인(DLa/DLb)을 접지 레벨로 방전되게 한다. 논리 '1" 레벨의 더미 데이터비트 및 논리 "0" 레벨의 더미 데이터 비트는 제1 더미 메모리 셀(DMC1) 및 제2더미 메모리 셀(DMC2)에 미리 기록되어져 있다.

사전충전 제어 신호(PBL) 및 더미 사전충전 제어 신호(PDL)는 시간(t11)에서 비활성 저레벨로 하강하기 시작하고, n-채널 증대형 스위칭 트랜지스터(SW7-SW9) 및 n- 채널 증대형 스위칭 트랜지스터(SW3 및 SW14)는 비트 라인쌍(BLPn) 및 도통 라인(DLa/DLb)을 사전충전 라인(VBP) 및 더미 사전충전 라인(VDP)과 전기적으로 절연시키도록 하기 위해 턴 오프 된다. 평형 제어신호(EDL)는 위상 1에서 활성 고레벨로 머무르고, 도통 라인(DLa 및 DLb)은 여전히 서로 전기적으로 접속된다.

게이트 제어 신호(DTGN)는 시간(t12)에서 비활성 저벨레로 하강하기 시작하고, n-채널 증대형 스위칭 트랜지스터(SW19 및 SW21)에 의해서 제2 비트 라인(BLb)을 도통 라인(DLa/DLb)과 각각 전기적으로 절연하도록 턴 오프 된다.

워드 라인(WL1) 및 더미 워드 라인(DWL)을 시간(t13)에서 상승하기 시작하고, 메모리 셀(M1n)의 n-채널 증대형 스위칭 트랜지스터(SW6) 및 n-채널 증대형 스위칭 트랜지스터(SW12)가 턴 온 되도록 한다. 메모리 셀(M1n)의 강유전체 캐패시터(FC1)는 쌍(BLPn)의 제2비트라인(BLb)에 전기적으로 접속되고, 제1 및 제2 더미 메모리 셀(DMC1/DMC2)의 강유전체 캐패시터(FC2)는 도통 라인(DLa/DLb)에 각각 전기적으로 접속된다.

플레이트 라인(PL1) 및 더미 플레이트 라인(DPL)은 시간(t14)에서 상승하기 시작하고, 메모리 셀(M1n)의 강유전체 캐패시터(FC1)와 제1 및 제2 더미 메모리 셀(DMC1/DMC2)의 강유전체 캐패시터(FC2)를 바이어스 시킨다. 그 결과, 논리 "1" 레벨을 나타내는 다량의 전하가 강유전체 캐패시터(FC1)로 부터 제2비트라인(BLb)에 공급되고, 비트 라인쌍(BLPb)의 제2비트라인(BLb)는 제1전위 레벨로 상승된다. 다른 한편, 논리 "1" 레벨을 나타내는 다량의 전하 및 논리 "0"을 나타내는 소량의 전하가 강유전체 캐패시터(FC2)로부터 도통 라인(DLa/DLb)에 각각 공급되고, 상기 다량의 전하와 상기 소량의 전하 총합이 도통 라인(DLa/DLb)에 각각 결합된, 기생 캐패시터와 제1 비트 라인(BLa)에 각각 결합된 기생 캐패시터에 축적되며, 그 이유는 활성 고레벨에서 평형 제어 신호(EDL) 및 게이트 제어 신호(DTGT)에 의해 n-채널 증대형 스위칭 트랜지스터(SW17 및 SW18/SW20)를 서로 도통 라인(DLa/DLb) 및 제1비트라인(BLa)에 전기적으로 접속하도록 하기 때문이다. 제1비트라인(BLa)상의 전위 레벨(Vblal 및 Vblan)은 식 4로 주어진다.

여기서, Q0은 소량의 전하이고, Q1은 대량의 전하이고, (Cblal)은 비트 라인 쌍(BLP1)의 제1비트라인(BLa)에 결합된 기생용량이며, (Cblan)은 비트 라인쌍(BLPn)의 제1비트라인(BLa)에 결합된 기생 용량이고, (CDla)는 도통 라인(DLa)에 결합된 기생 용량이며 (Cdlb)는 도통 라인(DLb)에 결합된 기생용량이다.

상술한 바와 같이, 도통 라인(DLa/DLb)은 비트 라인(BLa/BLb)보다 훨씬 짧고, 기생 용량(Cdla 및 Cdlb)은 무시할 수 있다. 제1비트라인(BLa)은 서로 길이 및 폭이 같고, 기생 용량(Cblal)은 기생 용량(Cdlan)와 같은 이들 관계는 다음과 같이 표현된다.

상기 관계식을 식 4의 기생용량에 대입하면 식 8이 얻어진다.

식 8은 기준 전압(Vref) 즉, (Vblan)이 제1전위 레벨 및 제2 전위 레벨간의 중간점에 정확히 조절되는 것을 시사하고 있다. 따라서 작은 전위차가 비트 라인쌍(BLPn) 및 제1 및 제2 비트 라인(BLa) 및 (BLb)간에 놓여진다.

상기 제조 공정이 변동할지라도, 상기 변동은 강유전체 캐패시터(FC1 및 FC2)에 고르게 영향을 미치고, 제1 전위 레벨, 제2 전위 레벨 및 기준 전압 레벨(Vref)은 평행하게 이동된다. 상기 이유로 기준 전압(Vref)은 여전히 제1 전위 레벨 및 제2 전위 레벨간의 중간점에 여전히 조절된다. 평형 제어 신호(EDL)는 시간(t15)에서 비활성 레벨로 강하하기 시작하고 n 채널 증대형 스위칭 트랜지스터(SW17)에 의해 도통 라인(DLa 및 DLb)을 서로 전기적으로 절연시키도록 턴 오프 시킨다. 게이트 제어 신호(DTGT)는 시간(t16)에서 비활성 저레벨로 하강하기 시작하고 n 채널 증대형 스위칭 트랜지스터(SW18/SW20)에 의해 제1 비트라인(BLa)을 도통 라인(DLa/DLb)과 정기적으로 절연시키도록 턴 오프 시킨다.

고 및 저 전원 신호(SAP.SAN)는 전위 레벨을 고레벨 및 저레벨로 전환시키려 시작하여 감지 증폭기(SAMPn)을 활성화 시킨다. 감지 증폭기(SAMPn)는 비트 라인쌍(BLPn)상의 전위차를 증대시키고, 제1비트라인(BLa) 및 제2비트라인(BLb)이 고레벨 및 저레벨로 각각 도달한다.

기입 제어 신호(PDC)는 또한 시간(t17)에서 상승하기 시작하고, n 채널 증대형 스위칭 트랜지스터(SW15 및 SW16)를 턴 온 시킨다. 도통 라인(DLa 및 DLb)은 각각 정전원 전압 라인(Vcc) 및 접지 라인(GND)에 접속되고, 비트 도통 라인(DLa/DLb)은 정전원 전압 레벨(Vcc) 및 접지 레벨(GND)로 분리된다. 더미 워드 라인(DW1)은 여전히 고레벨로 남아 있고 논리 "1"의 더미 데이터 비트와 논리 "0" 레벨의 더미 데이터 비트는 제1 더미 메모리 셀(DMC1) 및 제2더미 메모리셀(DMC2)에서 각각 회복된다. 이때, 더미 데이터 비트는 위상 5에서의 제1 및 제2 더미 메모리 셀(DMC1 및 DMC2)에서 회복되지만, 그다음의 데이터가 액세스 하기 전에 더미 데이터 비트가 회복되는한 문제점은 없다.

제11도에 도시되어 있지 않지만, 열 어드레스 디코더(52)는 열 어드레스 디코드화 신호 라인(DSn)을 활성 고레벨로 전환하고, 비트 라인쌍(BLPn) 상위 전위차는 n채널 증대형 스위칭 트랜지스터(SW10/SW11)를 통해 데이터 버스(DB)에 전송된다. 데이터 버스(DB)는 전위차를 입력/출력 회로(53)에 전달하고, 입력/출력 회로(53)는 상기 전위차로부터 출력 데이터 신호를 생성한다.

새로운 데이터 비트가 기록 가능 신호의 존재시에 입력/출력 회로(53)에 공급된다면, 입력/출력 회로(53)는 데이터 버스(DB)상에 새로운 데이터 비트를 나타내는 전위차를 생성시키고, 위상 6에서 비트 라인쌍(BLPn)에 전송된다.

플레이트 라인(PL1) 및 더미 플레이트 라인은 시간(t18)에서 비활성 저레벨로 하강하기 시작한다. 고 및 저 전원 신호(SAP 및 SAN)는 시간(t19)에서 각각의 전위 레벨을 비활성 상태로 하고, 감지 증폭기(SAMPn)는 비트 라인쌍(BLPn)상의 전위차에 응답하지 않는다. 기입 제어 신호(PDC)는 또한 전위 레벨을 비활성 저레벨로 전환하기 시작하고, 도통 라인(DLa/DLb)은 전원 전압 라인(Vcc) 및 (GND)과 전기적으로절연된다.

평형 제어 신호(EDL) 및 더미 사전충전 제어 신호(PDL)는 시간(t20)에서 활성 고레벨쪽으로 상승하기 시작하여, n-채널 증대형 스위칭 트랜지스터(SW17) 및 n-채널 증대형 스위칭 트랜지스터(SW13/SW14)를 턴온 시키도록한다. n-채널 증대형 스위칭 트랜지스터는 도통(SW17/SW13)는 도통 라인(DLa/DLb)을 접지 레벨로 방전시킨다.

사전충전 제어 신호(PBL)는 시간(t21)에서 상승하기 시작하여, n-채널 증대형 스위칭 트랜지스터(SW7 내지 SW9)를 턴 온 시키도록 한다. 전하는 제1비트라인(BLa)으로부터 n-채널 증대형 스위칭 트랜지스터(SW7-SW9)를 통하여 사전충전 라인(VBP)에 방전되고, 제1 및 제2비트라인(BLa/BLb)은 접지 레벨로 평형된다.

최종적으로, 게이트 제어 신호(DTGT 및 DTGN)는 시간(t22)에서 활성 고레벨로 상승하기 시작하여, 워드 라인(WL1) 및 더미 워드 라인(DWL)은 동시에 쇠퇴하기 시작한다. 게이트 제어 신호(DTGT 및 DTGN)에 의해 n-채널 증대형 스위칭 트랜지스터(SW18 내지 SW21)가 턴 온 되고, 도통 라인(DLa/DLb)은 연관된 비트 라인쌍에 전기적으로 접속된다. 워드 라인(WL1) 및 더미 워드 라인(DWL)에 의해 메모리 셀(M1n)의 n-채널 증대형 스위칭 트랜지스터(SW6)와 제1 및 제2 더미 메모리 셀(DMC1/DMC2)의 n-채널 증대형 스위칭 트랜지스터(SW12)를 턴 온 시키고, 강유전체 캐패시터(FC1) 및 강유전체 캐패시터(FC2)는 제2비트라인(BLb) 및 도통 라인(DLa/DLb)가 각각 전기적으로 절연된다.

이때, 비트 라인쌍(BLPn)의 제1비트 라인은 용량성 수단으로서 역할하며, 그로써 강유전체 캐패시터(FC2)에 결합된 기생 용량이 강유전체 캐패시터(FC1)에 결합된 기생용량보다 2배 이상이다.

상술한 설명으로부터 이해될 수 있는 바와 같이, 논리 "1" 레벨의 더미 데이터 비트 및 논리 "0"의 더미 데이터 비트는 제1 및 제2 전위 레벨 간의 중간점에 정확히 조절된 기준 전압(Vref)을 생성하고, 상기 기준전압 (Vref)은 제조 공정의 변동이 없다.

[제2실시예]

다시, 제12도를 참조하면, 본 발명을 구체화하는 또다른 비휘발성 메모리 장치는 제5도에 도시된 종래 기술의 비휘발성 메모리 장치와 제1실시예간의 절충안이다. 상기 이유로, 제12도에 도시된 제어 신호, 메모리 셀 기타 회로등은 간략히 하기 위해 상세한 설명 없이, 제5도 및 제10도에서 도시된 대응하는 신호, 메모리 셀 및 회로들을 나타내는 참조 부호가 붙여진다. 도시되어 있지 않으나 전원 분배기는 또한 고레벨(H) 및 저레벨(L)간의 중간 전압(Vm)을 발생하고, 그 중간 전압(Vm)을 사전충전 라인(VBP), 더미 플레이트 라인(DPL), 플레이트 라인(P1_l-P1_m) 및 타이밍 발생기에 분배시킨다.

제13도는 논리 "1" 레벨의 데이터비트가 기억되어 있는 메모리 셀(MC1n)에 액세스하는 데이터를 도시하고 있다. 메모리 셀(MC1n)과 비트 라인쌍(BLPn)에 대해 역시 집중 설명한다. 비트 라인쌍(BLPn)과 도통 라인(DLa/DLb)은 접지 레벨로 이미 방전되어 있다.

먼저, 더미 사전충전 제어 신호(PDL) 및 사전충전 제어 신호(PBL)는 위상 1에서 저레벨로 쇠퇴되어, 사전충전 횔(54b) 및 사전충전/평형 회로(21-2n)에 의해 도통 라인(DLa/DLb) 및 제1비트라인(BLa)을 더미 사전충전 라인(VDP) 및 사전충전 라인(VBP)과 절연시키도록 한다.

도통 라인(DLa/DLb)이 더미 사전충전 라인(VDP)과 절연된 후, 데이터 액세스 시퀀스는 위상 2로 진행하고, 게이트 제어 신호(DTGN)는 저레벨로 쇠퇴하여, 그로써, 제2비트라인(BLb)을 도통 라인(DLa/DLb)과 절연시킨다. 그러나, 다른 게이트 제어 신호(DTGT)는 고레벨로 남아 있고, 제1비트라인(BLa)은 여전히 도통 라인(DLa/DLb)에 전기적으로 접속된다.

워드 라인(WL1) 및 더미 워드 라인(DWL)은 위상 3에서 고레벨로 상승된다. 고레벨의 워드 라인(WL1)에 의해 메모리 셀(MC1n)의 n-채널 증대형 스위칭 트랜지스터(SW1)를 턴 온 시키고, 제2비트라인(BLb)은 메모리 셀(MC1n)의 강유전체 캐패시터(FC)에 전기적으로 접속된다. 그 결과, 강유전체 캐패시터(FC)는 -Vm에 바이어스 되고, 대량의 전하가 강유전체 캐패시터(FC)로부터 비트 라인쌍(BLPn)의 제2비트라인(BLb)에 공급된다. 대량의 전하가 제2비트라인(BLb)을 제1전위 레벨로 증가시킨다. 다른 한편, 고레벨의 더미 워드 라인(DWL)은 제1 및 제2더미 메모리 셀(DMC1 및 DMC2)에 의해 다량의 전하 및 소량의 전하를 도통 라인(DLa/DLb)에 공급시키도록 한다. 다량의 전하는 등화 회로(54d)를 통하여 소량의 전하와 합병하고, 대량의 전하 및 소량의 전하의 총합은 n-채널 증대형 스위칭 트랜지스터(SW18/SW20)를 걸쳐서 기준 전압(Vref)을 제1비트라인(BLa)에 부여한다. 기준 전압은 논리 "1"레벨을 나타내는 제1 전위레벨과 논리 "0"을 나타내는 제2 전위 레벨간의 중간점에 정확히 조절된다.

그후, 데이터액세스 시퀀스는 위상 4 내지 6을 통하여 진행하고, 위상 4 내지 6의 작용(behavior)은 제1실시예의 것과 유사하다.

기입 제어 신호(PDC)는 저레벨로 회복되고, 도통 라인(DLa/DLb)은 전원 전압 라인(Vcc) 및 접지 라인(GND)과 전기적으로 절연된다. 평형 제어 신호(EBL), 평형 제어 신호(EDL) 및 게이트 제어 신호(DTGT/DTGN)는 위상 7에서 고벨레로 상승된다. 고 및 저전원 신호(,SAP.SAN)는 중간 전위 레벨(Vm)로 전환된다. 평형 제어 회로(31-3n)는 평형 제어 신호(EBL)의 존재시에, 비트 라인쌍(BLPn-BLPn)의 제1/제2비트 라인(BLa/BLb)을 중간 전위 레벨(Vm)로 전환시키고, 게이트 제어 신호(DTGT/DTGN)는 n 채널 증대형 스위칭 트랜지스터(SW18 내지 SW21)에 의해 비트 라인쌍(BLPn)을 도통 라인(DLa/DLb)에 전기적으로 접속시키도록 한다. 고레벨의 평형 제어 신호(EDL)는 등화 회로(54d)에 의해 도통 라인(DLa 및 DLb)을 평형시키도록 한다. 그 결과, 제1 및 제2 비트 라인(BLa/BLb) 및 도통 라인(DLa/DLb)은 중간 전위 레벨(Vm)로 조절되고, 강유전체 캐패시터(FC 및 FC2)에 바이어스가 적용되는 일이 없다.

평형 제어신호(EBL)는 위상 8에서 고레벨로 상승하고, 평형 제어 회로(3n)는 제1 및 제2 비트 라인(BLa 및 BLb)을 등화시킨다. 워드 라인(WL1) 및 더미 워드 라인(DWL)은 위상 8에서 저레벨로 회복되고, 비트 라인쌍(BLPn) 및 도통 라인(DLa/DLb)은 메모리 셀(MC1n)의 강유전체 캐패시터(FC)와 제1 및 제2 더미 메모리 셀(DMC1/DMC2)의 강유전체 캐패시터(FC2)가 전기적으로 절연된다.

최종적으로, 평형 제어 신호(EBL)는 위상 9에서, 비활성 저레벨로 회복되고, 더미 사전충전 제어 신호(PDL)는 고레벨로 전환된다. 더욱이, 고 및 저 전원 신호(SAP 및 SAN)는 위상 9에서, 제각기 비활성 저레벨 및 비활성 고레벨로 전환된다. 고레벨의 사전충전 신호(PBL)는 사전충전 회로(21-2n)에 의해 제1 및 제2 비트 라인(BLa/BLb)을 사전충전 라인(VBP)에 접속시키도록 한다. 고레벨의 더미 사전충전 제어 신호(PDL)는 사전충전 회로(54b)에 의해 도통 라인(DLa/DLb)을 접지 레벨로 방전시키도록 하고, 접지 레벨이 n-채널 증대형 스위칭 트랜지스터(SW18 내지 SW21)를 걸쳐서 비트 라인쌍에 전달된다.

이 경우에, 용량성 수단은 액세스된 메모리 셀에 결합된 비트 라인쌍과 쌍을 이루는 비트 라인쌍인 제1 또는 제2 비트 라인(BLa/BLb)에 의해 충족된다.

평형 회로(31 내지 3n)는 제12도에 도시된 비휘발성 강유전체 메모리 장치로부터 삭제될 수 있으며, 그 이유는 제 1 또는 제2 비트 라인(BLa/BLb)이 전송 게이트 회로(55a) 및 평형 회로(54b)에 의해 잘 평형되기 때문이다.

제2실시예를 충족시키는 비휘발성 강유전체 메모리 장치는 제1 실시예의 모든 장점을 달성한다.

제2실시예를 충족시키는 비휘발성 강유전체 메모리 장치는 제14도에 도시된 바와 같이 변형될 수 있다. 플레이트 라인(PL1 내지 PLm)이 중간 전위 레벨로 유지되어 있을지라도, 강유전체 캐패시터로부터 바이어스를 제거시키는 것이 필요하고, 비트 라인쌍(BLP1 내지 BLPn) 및 도통 라인(DLa/DLb)는 워드 라인/더미 워드 라인의 회복전에 중간 전위 레벨로 전환된다. 강유전체 캐패시터(FC2)로부터 바이어스를 완전히 제거하기 위하여, n-채널 증대형 스위칭 트랜지스터(SW21 및 SW22) 는 n-채널 증대형 스위칭 트랜지스터(SW12)의 소스 노드와 중간 전위 라인(VCP)간에 결합되어 있다. n-채널 증대형 스위칭 트랜지스터(SW21 및 SW22)는 보상 제어 라인(CDWL)에 의해 게이트 된다.

제15도는 제14도에 도시된 기준 전압 발생기를 갖춘 지금까지와는 또다른 비휘발성 강유전체 메모리 장치에 삽입된 메모리 셀에 대한 데이터 액세스를 도시하고 있다. 상기 데이터 액세스 시퀀스는 바이어스 보상을 제외하고는 제2실시예의 것과 유사하다. 상기 이유로, 바이어스 보상에 대해서만 집중 설명한다.

비휘발성 강유전체 메모리 장치가 유휴 상태로 있는 동안, 보상 제어 신호(CDWL)는 활성 고레벨로 있고, 중간 전위 레벨(Vm)을 강유전체 캐패시터(FC2)의 전극에 공급시키기 위한 n-채널 증대형 스위칭 트랜지스터(SW21/SW22)는 n-채널 증대형 스위칭 트랜지스터(SW12)의 소스 노드에 접속된다. 더미 플레이트 라인(DPL)은 중간 전위 레벨(Vm)을 강유전체 캐패시터(FC2)의 다른 전극에 공급시킨다. 따라서, 중간 전위 레벨(Vm)은 각 강유전체 캐패시터(FC2)의 양쪽 전극에 공급되고, 따라서, 강유전체 기판의 유전체 막을 횡단하여 바이어스가 인가되는 일이 없다.

보상 제어 라인(CDWL)은 위상 1에서 비활성 저레벨로 회복되고, n-채널 증대형 스위칭 트랜지스터(SW21 및 SW22)를 턴 오프시킨다. n-채널 증대형 스위칭 트랜지스터(SW12)의 소스 노드는 중간 전위 라인(VDP)과 전기적으로 절연되고, n-채널 증대형 스위칭 트랜지스터(SW12)는 대량의 전하 및 소량의 전하를 도통 라인(DLa/DLb)에 전달할 수 있다.

보상 제어 라인(CDWL)은 위상 9에서 활성 고레벨로 상승한다. 워드 라인 및 더미 워드 라인은 비활성 저레벨로 이미 회복되어져 있고, 강유전체 캐패시터(FC2)는 도통 라인(DLa/DLb)과 전기적으로 절연된다. 고레벨의 보상제어 라인(CDWL)은 n-채널 증대형 스위칭 트랜지스터(SW21 및 SW22)를 턴 온 시키도록 하고 중간 전위 레벨(Vm)은 바이어스를 완전히 제거시키기 위해 중간 전위 라인(VDP) 및 더미 플레이트 라인(DPL)을 각 강유전체 캐패시터(FC2)의 양쪽의 전극에 공급된다.

[이행되고]

제16도는 지금까지와는 또다른 비휘발성 강유전체 메모리 장치를 도시한다. 제16도에 도시된 비휘발성 강유전체 메모리 장치는 전송 게이트 회로(65), 기준 전압 발생기(66), 평형 회로(31 내지 3n) 및 더미 워드 라인(DWL1-DWL4)의 배열을 제외하고는 제2실시예와 유사하다.

기준 전압 발생기(66)는 제14도에 도시된 변형 및 트랜지스터와 유사하고, 기준 전압 발생기(66)의 신호는 대응하는 트랜지스터 및 기준 전압 발생기(64)의 신호를 나타내는 참조 부호를 붙인다. 평형 회로(31 내지 3n)은 제3실시예를 충족시키는 비휘발성 강유전체 메모리 장치로부터 삭제된다. 기준 전압 발생기(66)는 두 개의 전송 게이트 서브 회로(65a 및 65b)간에 샌드위치되고 전송게이트 서브회로(65a 및 65b)는 선택적으로 메모리 셀 어레이(67a), 감지 증폭기(68a), 열 선택기(69a) 및 사전충전 회로(70a)의 세트와 메모리 셀 어레이(67b), 감지 증폭기(68b), 열 선택기(69b) 및 사전충전 회로(70b)의 또다른 세트에 기준 전압 발생기(66)를 접속시킨다. 평형 제어 서브 회로(65a)는 한쌍의 n 채널 증대형 스위칭 트랜지스터(SW31/SW32)에 의해서 이행되고 n 채널 증대형 스위칭 트랜지스터(SW31/SW32)는 도통 라인(DLa/DLb)과 제1 및 제2 비트 라인(BLa/BLb)간에 각각 결합된다. 평형 제어 서브 회로(65b)는 또한 한쌍의 n 채널 증대형 스위칭 트랜지스터(SW33/SW34)에 의해서 수행되고 n 채널 증대형 스위칭 트랜지스터(SW33/SW34)는 도통 라인(DLa/DLb)과 제1 및 제2 비트 라인(BLa/BLb)간에 각각 결합된다.

n 채널 증대형 스위칭 트랜지스터(SW31 및 SW32)는 게이트 제어 신호(DTGT)에 의해서 동시에 게이트되고 다른 n 채널 증대형 스위칭 트랜지스터(SW32 및 SW34)는 게이트 제어 신호(DTGN)에 의해서 동시에 게이트 된다. 게이트 제어 신호(DTGT 및 DTGN)중 하나는 활성 고레벨로 전환되고, 기준 전압 발생기(66)는 두 개의 비트 라인(BLa 또는 BLb)에 정기적으로 접속된다.

이 경우에 어레이(67a)의 메모리 셀중 하나가 액세스 될 때 다른 메모리 셀 어레이(67b)와 연관된 제1 또는 제2 비트 라인(BLa/BLb)중 어느 한 쪽이 용량성 수단으로서 역할한다. 더미 워드 라인(DWL1/DWL2) 및 (DWL3/DWL4)는 순차적으로 데이트 비트를 회복시키도록 제어된다. 제3실시예에는 제1실시예의 모든 장점을 달성한다. 제16도에 도시된 장치는 제17도에 도시된 바와 같이 다중화 될 수 있다. 제17도에 도시된 비휘발성 강유전체 메모리 장치는 제18도에 도시된 바와 같이 또한 변형될 수 있다. 이 경우에 감지 증폭기(71) 두 개의 메모리 셀 어레이(67a 및 67b)간의 형태로 되고, 그 회로 장치 및 신호 제어는 간단하게 된다.

[제4실시예]

이제 제19도를 참조하면 본 발명을 구체화 하는 지금까지와는 또다른 비휘발성 강유전체 메모리 장치는 메모리 셀 어레이(75), 감지 증폭기(76), 열 선택기(77), 사전충전/평형 회로(78), 기준 전압 발생기(79) 및 전송 게이트 회로(80)를 구비한다. 상기 메모리 셀 어레이(75), 감지 증폭기(76), 열선택기(77) 및 사전충전 회로(78)는 제1실시예의 것과 유사하고, 이하 더 이상 설명을 삽입하지 않는다. 전송 게이트 회로(80)는 전송 게이트 회로(55a)와 유사한 바와 같이 한쌍의 n 채널 증대형 스위칭 트랜지스터에 의해 수행되고, 게이트 제어 신호(DTGT/DTGN)중 하나는 관련된 n 채널 증대형 스위칭 트랜지스터에 의해 비트 라인(BLa 또는 BLb)가 도통 라인(DLa/DLb)에 결합시키도록 한다.

기준 전압 발생기(79)는 도통 라인(DLa/DLb)간에 직렬로 결합된 제1 및 제2 더미 메모리 셀(DMC1/DMC2), 상기 더미 사전충전 제어 신호(PDL)에 응답하여 도통 라인(DLa/DLb)를 접지 레벨로 방전시키는 사전충전 회로(79a), 기입 제어 신호(PDC)에 응답하여 정전원 전압(VCC) 및 접지 레벨을 도통 라인(DLa/DLb)에 각각 공급하는 기입 회로(79b), 평형 제어 신호(EDL)에 응답하여 도통 라인(DLa/DLb)를 서로 정기적으로 접속하는 등화 회로(79c) 및 도통 라인(DLb)에 결합된 기준 전압 조절기(79d)를 구비한다. 제1 및 제2 더미 메모리 셀(DMC1/DMC2), 사전충전 회로(79a), 기입 회로(79b) 및 등화 회로(79c)는 기준 전압 발생기(54a)의 것과 유사하고 기준 전압 조절기(79d)는 도통 라인(DLb)에 새롭게 부가되었다. 상기 이유로 기준 전압 조절기(79d)에 대해서만 설명하기로 한다.

기준 전압 조절기(79d)는 캐패시터(CP1) 및 접지 전압 라인(GND)와 도통 라인(DLb)간에 결합된 n 채널 증대형 스위칭 트랜지스터(SW25)를 구비하고 n 채널 증대형 스위칭 트랜지스터(SW25)는 게이트 제어 신호(DWL)에 의해 게이트된다. 캐패시터(CP1)의 용량은 캐패시터(CP1)의 총 용량과 도통 라인(DLa/DLb)과 비트 라인(BLa 또는 BLb)과 같게 되는 방식으로 선택된다. 대량의 전하와 소량의 전하가 제1 및 제2 더미 메모리 셀(DMC1/DMC2)로부터 도통 라인(DLa/DLb)에 공급될 때 게이트 제어 신호(CWL)은 활성 고레벨로 전환되고 n 채널 증대형 스위칭 트랜지스터(SW25)를 턴 온 시킨다. 그 결과 n 채널 증대형 스위칭 트랜지스터(SW25)는 전하를 캐패시터(CP1)에 흐르도록 한다. 대량의 전하 및 소량의 전하의 총합은 캐패시터(CP1), 도통 라인(DLa/DLb)에 결합된 기생 캐패시터 및, 제1 및 제2 비트 라인(BLa/BLb)중 하나에 결합된 기생 캐패시터간의 형태로 되고 선택 메모리 셀에 결합된 도통 라인(DLa/DLb) 및 비트 라인(BLa/BLb)상의 전위 레벨은 제1 전위 레벨 및 제2 전위 레벨간의 중간점에 정확히 조절된다.

이 경우에 캐패시터(CP1) 및 도통 라인(DLa/DLb)에 결합된 기생 캐패시터는 용량성 수단을 조합하여 형성한다.

제4실시예를 수행하는 비휘발성 강유전체 메모리 장치는 제1실시예와 협력하여 기술된 모든 장점을 달성시킨다.

기준 전압 발생기(79)는 제20도에 도시된 바와 같이 변형될 수 있다. 기준 전압 발생기(81)는 2쌍의 더미 메모리 셀(DMC1a/DMC1b) 및 (DMC2a/DMC2b)을 구비하고, 등화 회로(79c)는 기준 전압 발생기(81)로 부터 삭제된다.

n-채널 증대형 스위칭 트랜지스터(SW2) 및 강유전체 캐패시터(FC2)는 각각의 더미 메모리 셀(DMC1a/DMC1b) 및 (DMC2a/DMC2b)을 형성하고, 2쌍의 더미 메모리 셀(DMC1a/DMC1b) 및 (DMC2a/DMC2b)은 각각 도통 라인(DLa 및 DLb)에 결합된다. 더미 메모리 셀(DMC1a 및 DMC1b)은 논리 "1" 레벨의 더미 비트 데이터 비트 및 논리 "0" 비트의 더미 데이터 비트를 각각 저장하고, 더미 워드 라인(DWL1)에 의해서 게이트 된다. 다른 더미 메모리 셀(DMC2a 및 DMC2b)은 논리 "1" 레벨의 더미 데이터 비트 및 논리 "0" 레벨의 더미 데이터 비트를 각각 저장하고 더미 워드 라인(DWL2)에 의해서 게이트 된다.

더미 워드 라인(DWL1 및 DWL2)은 활성 고레벨로 선택적으로 변경되고, 더미 메모리 셀(DMC1a/DMC1b) 또는 (DMC2a/DMC2b)은 대량의 전하 및 소량의 전하를 관련된 도통 라인(DLa 또는 DLb)에 공급한다.

2세트의 n 채널 증대형 스위칭 트랜지스터(SW25) 및 캐패시터(CP1)는 기준 전압 발생기(81b)에 삽입되고, n 채널 증대형 스위칭 트랜지스터(SW25)는 게이트 제어 신호(CWL1 및 CWL2)에 의해서 각각 게이트 된다. 게이트 제어 라인(CWL1 및 CWL2)중 하나는 활성 고레벨로 변경되고, 캐패시터(CP1)는 도통 라인(DLa/DLb)중 어느 한쪽에 접속된다. 캐패시터(CP1)의 정전용량은 도통 라인(DLa/DLb)에 결합된 캐패시터(CP1) 및 기생 캐패시터의 총정전 용량은 비트 라인(BLa/BLb)에 결합된 기생 캐패시터의 정전 용량과 같고, 이 이유로, 선택된 도통 라인(DLa/DLb) 및 선택된 비트 라인(BLa/BLb)이 기준 전압 레벨(Vref)로 조절되어 제2 전위 레벨 및 제2 전위 레벨간의 중간점에 정확히 조절되는 식으로 결정된다.

상술한 설명으로부터 분명하게 되어지는 바와 같이 본 발명에 따른 비휘발성 강유전체 메모리 장치는 기준 전압(Vref)을 발생시켜, 대량/소량의 총 전하를 선택된 비트 라인과 함께 공유하는 용량성 수단에 의해서 제1 및 제2 전위 레벨간의 중간점에 정확히 조절된다. 프로세스 파라미터의 변동은 메모리 셀의 강유전체 캐패시터 및 더미 메모리 셀의 강유전체 캐패시터에 동일하게 영향을 미치고, 메모리 셀의 강유전체 캐패시터 및 더미 메모리 셀의 강유전체 캐패시터간에서 삭제된다. 상기 이유로, 부적당한 기준 전압에 기인한 "결함 발생"이 과감하게 감소된다.

본 발명의 특정 실시예가 도시되고 설명되었으나, 당업자는 본 발명의 범주 및 정신으로부터 벗어남이 없이 다양한 변화 및 변형이 행해질 수 있다는 것을 분명히 알 수 있을 것이다.

예컨대, 제1 실시예가 제3도 및 제4도에 도시된 종래 기술의 비휘발성 강유전체 메모리 장치상에 기초하였으나, 본 발명에 다른 기준 전압 발생기는 어떤 종류의 비휘발성 강유전체 메모리 장치에도 적용할 수 있다.

제1 내지 제4 실시예와 그들의 변형이 선택적으로 결합되어 본 발명에 따른 비휘발성 강유전체 메모리 장치를 형성한다.

Claims (11)

1. 강유전체 메모리 장치로서, 스위칭 트랜지스터(SW6; SW1)와 "1" 또는 "0"의 데이터 논리 레벨에 대응하는 전하를 비트 라인(BLa 또는 BLb)에 공급하기 위해 강유전체 기판의 유전체 막을 가지되, 상기 전하가 상기 비트 라인상의 전압 레벨을 생성하는, 캐패시터(FC1; FC)를 구비하는 메모리 셀(M11-Mmn; MC11-MCmn)과; 판독 동작시에 상기 전압 레벨을 기준 전압과 비교하기 위해 기준 전압을 또 다른 비트 라인 (BLb 또는 BLa)에 공급하는 기준 전압 발생기(54a; 64; 66; 79; 81)를 포함하는, 강유전체 메모리 장치에 있어서, 상기 기준 전압 발생기(54a; 64; 66; 79; 81)는 상기 "1"의 데이터 논리 레벨에 대응하는 전하와 상기 "0"의 데이터 논리 레벨에 대응하는 전하를 각각 발생하는 더미 메모리 셀(DMC1/DMC2)들을 구비하며, 상기 기준 전압 발생기는 상기 "1"의 데이터 논리 레벨에 대응하는 상기 전하와 상기 "0"의 데이터 논리 레벨에 대응하는 상기 전하의 총합을 두 개의 비트 라인들에 등가인 정전 용량이 결합되어 있는 상기 또 다른 비트 라인에 공급하는 것을 특징으로 하는 강유전체 메모리 장치.
2. 비휘발성 강유전체 메모리 장치로서, 제1스위칭 트랜지스터(SW6; SW1)와, 제1 및 제2논리 레벨들 중 하나의 레벨로 데이터 비트를 저장하는 저장 캐패시터(FC1; FC)의 직렬 결합을 각각 포함하되, 상기 저장 캐패시터는 히스테리시스 루프를 따라서 제1 및 제2 전극간의 전위에 의존하여 분극 상태를 변경시키도록 하기 위하여 제1 및 제2 전극간의 사이에 위치한 강유전체 기판의 유전체 막을 가지는, 다수의 어드레스 가능 메모리 셀(M11-Mmn; MC11-MCmn)들과; 상기 다수의 어드레스 가능 메모리 셀들과 선택적으로 관련되며, 관련된 어드레스 가능 메모리 셀들의 제1 스위칭 트랜지스터(SW6; SW1)들의 입력 및 출력 노드들이 선택적으로 접속되는 제1 비트 라인(BLa) 및 제2 비트 라인(BLb)을 각각의 라인 쌍이 구비하는 다수의 비트 라인쌍(BLP1-BLPn)들과; 상기 다수의 어드레스 가능 메모리 셀들과 선택적으로 관련되며, 관련된 어드레스 가능 메모리 셀들의 저장 캐패시터들의 제2 전극들에 각각 접속되는 다수의 플레이트 라인(PL1-PLi; PL1-PLm)들과; 상기 다수의 어드레스 가능 메모리 셀들의 제1스위칭 트랜지스터(SW6; SW1)들의 제어 노드들에 선택적으로 접속되고, 상기 저장 캐패시터들의 제1전극들을 제1 비트 라인(,BLa)들 또는 제2 비트라인(BLb)들에 전기적으로 접속하기 위해 상기 관련된 어드레스 가능 메모리 셀들의 상기 제1 스위칭 트랜지스터들이 턴온되도록 활성 레벨로 선택적으로 구동되는 다수의 워드 라인(WL1-WLm)들을 포함하며, 상기 다수의 메모리 셀들 중 하나의 셀(M21; MC21)의 상기 저장 캐패시터에 저장된 상기 제1논리 레벨의 상기 데이터 비트는 대량의 전하를 상기 제1전극으로부터 관련된 제1스위칭 트랜지스터(SW6; SW1)를 걸쳐서 관련된 비트 라인쌍(BLP1)의 상기 제1 비트라인(BLa)에 공급하여 제1전위 레벨을 상기 제1 비트 라인에 발생하며, 상기 다수의 메모리 셀들 중 상기 하나의 셀(M21; MC21)의 상기 저장 캐패시터에 저장된 상기 제2논리 레벨의 상기 데이터 비트는 소량의 전하를 상기 제1전극으로부터 관련된 제1스위칭 트랜지스터(SW6; SW1)를 걸쳐서 상기 관련된 비트 라인쌍(BLP1)의 상기 제1 비트 라인(BLa)에 공급하여 제2 전위 레벨을 상기 제1 비트 라인상에 발생하며, 상기 비휘발성 강유전체 메모리 장치는 상기 제 1 또는 제2 전위 레벨과 상기 기준 전압 레벨간의 전위 차를 발생하기 위해 기준 전압을 상기 다수의 비트 라인 쌍들에 공급하는 기준 전압 발생기(54; 64; 66; 79; 81)와 상기 다수의 비트 라인쌍(BLP1-BLPn)들에 선택적으로 접속되며, 상기 다수의 비트 라인 쌍들 중 하나의 비트 라인 쌍에 대하여 상기 전위차들중 하나의 전위차를 증대시키는 다수의 감지 증폭기(SAMP1-SAMPn)들을 포함하는 비휘발성 강유전체 메모리 장치에 있어서, 상기 기준 전압 발생기(54; 64; 66; 79; 81)는 상기 다수의 비트 라인쌍(BLP1-BLPn)들과 선택적으로 관련된 다수의 기준 전압 서브 발생기(54a; 54b-54d; 79a-79d; 81a)를 구비하고; 상기 관련된 비트쌍(BLP1)과 관련된 상기 기준 전압 서브 발생기들중 한 기준 전압 서브 발생기는, 제2스위칭 트랜지스터(SW12)와, 제3 및 제4 전극들간에 위치된 상기 강유전체 기판의 유전체 막을 갖고 상기 제1 논리 레벨의 제1 더미 비트를 저장하는 제1 더미 저장 캐패시터(FC2)와의 직렬 결합에 의해 구현된 제1 더미 메모리 셀(DMC2)과, 제3스위칭 트랜지스터(SW12)와, 제5 및 제6 전극들간에 위치된 상기 강유전체 기판의 유전체 막을 갖고 상기 제2 논리 레벨의 제2 더미 비트를 저장하는 제2 더미 저장 캐패시터(FC2)와의 직렬 결합에 의해서 구현된 제2 더미 메모리 셀(DMC1)과, 상기 제1 더미 메모리 셀(DMC2) 및 상기 제2 더미 메모리 셀(DMC1)에 전기적으로 접속할 수 있고, 상기 제2 비트 라인(BLP1의 BLb)에 결합된 기생 저전 용량과 거의 같은 정전 용량을 갖는 정전 용량성 수단(BLPn의 BLb; CP1)을 구비하며, 상기 제1 더미 저장 캐패시터(FC2) 및 상기 제2더미 저장 캐패시터(FC2)는 상기 제2비트 라인을 상기 제1 전위 레벨 및 상기 제2 전위 레벨간의 기준 전압 레벨로 조절하도록 하기 위하여, 상기 대량의 전하와 상기 소량의 전하의 총합을 제2비트라인(BLb) 및 상기 용량성 수단(BLb)에 공급하는 것을 특징으로 하는 비휘발성 강유전체 메모리 장치.
3. 제2항에 있어서, 상기 정전 용량성 수단은 상기 관련된 비트 라인 쌍(BLP1)을 제ㅐ외하고 상기 다수의 비트 라인 쌍들 중 하나의 비트 라인 쌍의 제1 비트 라인(BLa) 및 제2 비트 라인(BLb)중 하나인 비휘발성 강유전체 메모리 장치.
4. 제3항에 있어서, 다수의 전송 게이트 서브 회로(55a)를 구비하는 전송 게이트 회로(55)를 더 포함하며, 상기 다수의 기준 전압 서브 발생기(54a)들 중 상기 하나의 기준 전압 서브 발생기와 관련된 상기 다수의 전송 게이트 서브회로(55a)들 중 하나의 전송 게이트 서브 회로는, 상기 제1 더미 메모리 셀(DMC2)과 상기 또 다른 상기 다수의 비트 라인쌍(BLPn)들의 상기 제1 비트 라인(BLa)간에 결합된 제4스위칭 트랜지스터(SW20)와, 상기 제1 더미 메모리 셀(DMC2)과 상기 또 다른 상기 다수의 비트 라인쌍(BLPn)들의 상기 제2 비트 라인(BLa)간에 결합된 제5스위칭 트랜지스터(SW21)와, 상기 제2 더미 메모리 셀(DMC1)과 상기 관련된 비트 라인 쌍(BLP1)의 상기 제1 비트 라인(BLb)간에 결합된 제6스위칭 트랜지스터(SW18)와, 상기 제2 더미 메모리 셀(DMC1)과 상기 관련된 비트 라인 쌍(BLP1)의 상기 제2 비트 라인(BLb)간에 결합된 제7스위칭 트랜지스터(SW19)를 가지며, 상기 대량 전하와 상기 소량의 전하의 상기 총합을 상기 제1 비트 라인(BLa)들 또는 상기 제2 비트 라인(BLb)들에 공급하도록 하기 위하여, 상기 제4 및 제6 스위칭 트랜지스터들 또는 상기 제5 및 제7스위칭 트랜지스터들이 턴 온되는 비휘발성 강유전체 메모리 장치.
5. 제2항에 있어서, 상기 용량성 수단은 상기 제1 비트 라인(BLa)에 결합된 상기 기생 용량과 거의 같은 용량을 가진 캐패시터(CP1)인 비휘발성 강유전체 메모리 장치.
6. 제5항에 있어서, 다수의 전송 게이트 서브 회로(80)들을 구비하는 전송 게이트 회로를 더 포함하며, 상기 다수의 기준 전압 서브 발생기들 중 상기 하나의 기준 전압 서브 발생기와 관련된 상기 다수의 전송 게이트 서브회로들 중 하나의 전송 게이트 서브 회로는, 상기 제1 더미 메모리 셀(DMC2; DMC2a)과, 상기 관련된 비트 라인 쌍(BLP1)의 상기 제2 비트 라인(BLb)간에 결합된 제4스위칭 트랜지스터와, 상기 제2 더미 메모리 셀(DMC1; DMC1a)셀과, 상기 관련된 비트 라인 쌍의 상기 제1비트 라인(BLa)간에 결합된 제5스위칭 트랜지스터를 가지며, 상기 대량의 전하 및 상기 소량의 전하의 상기 총합을 상기 캐패시터 및 상기 제2 비트 라인에 공급하도록 하기 위하여, 상기 제4 스위칭 트랜지스터 또는 상기 제5 스위칭 트랜지스터는 턴 온되는 비휘발성 강유전체 메모리 장치.
7. 제5항에 있어서, 상기 캐패시터(CP1)와, 상기 제2더미 메모리 셀(DMC1a)과 동일한 제3 더미 메모리 셀(DMC2b)에 접속되고, 상기 캐패시터(CP1)와 동일한 또 다른 캐패시터(CP1) 및 상기 제1더미 메모리 셀(DMC2a)과 동일한 제4더미 메모리 셀(DMC1b)은 상기 제2더미 메모리 셀(DMC1a)에 접속되며, 상기 제1 더미 메모리 셀, 상기 제3 더미 메모리 셀 및 상기 캐패시터의 세트, 또는 상기 제2더미 메모리 셀, 상기 제4더미 메모리 셀 및 상기 또 다른 캐패시터의 세트는 선택적으로 상기 다수의 비트 라인 쌍들 중 하나의 비트 라인 쌍의 상기 제1 비트 라인 또는 상기 제2 비트 라인에 접속되는 비휘발성 강유전체 메모리 장치.
8. 제2항에 있어서, 상기 기준 전압 서브-발생기(54b-54d) 중 상기 하나의 기준 전압 서브-발생기는, 상기 제2 스위칭 트랜지스터(SW12)를 통하여 상기 제1 더미 저장 캐패시터(FC2)에 전기적으로 접속할 수 있는 제1 도통 라인(DLb)과, 상기 제3 스위칭 트랜지스터(SW12)를 통하여 상기 제2 더미 저장 캐패시터(FC2)에 전기적으로 접속할 수 있는 제2 도통 라인(DLa)과, 상기 제1 도통라인(DLb) 및 상기 제2 도통 라인(DLa) 간에 결합되어, 상기 제1 더미 저장 캐패시터로부터 공급된 상기 대량의 전하를 상기 제2 더미 저장 캐패시터로부터 공급된 상기 소량의 전하와 통합시키도록 하는 등화 회로(54d)와, 사전충전 라인(VDP)과, 상기 제1 및 제2 도통 라인들간에 결합되어, 상기 대량의 전하 및 상기 소량의 전하가 상기 제1 및 제2 더미 캐패시터들로부터 상기 제1 및 제2 도통 라인들에 공급되기 전에, 상기 제1 및 제2 도통 라인들을 사전충전 레벨로 조절하는 사전충전 회로(54b)와, 상기 제1 및 제2 도통 라인들에 접속되어, 상기 등화 회로가 상기 제1 도통 라인을 상기 제2 도통라인과 전기적으로 절연한 후, 상기 제1 더미 비트 및 상기 제2 더미 비트를 상기 제1 더미 저장 캐패시터 및 상기 제2 더미 저장 캐패시터에 복원하도록 하는 데이터 기입 회로(54c)와, 상기 제4 전극 및 상기 제6 전극에 접속되어, 상기 대량의 전하 및 상기 소량의 전하가 상기 제1 도통 라인 및 상기 제2 도통 라인에 공급될 때 상기 제1 및 제2 더미 저장 캐패시터들을 바이어싱 하는 더미 플레이트 라인(DPL)을 더 구비하는 비휘발성 강유전체 메모리 장치.
9. 제8항에 있어서, 상기 기준 전압 서브-발생기(54b-54d) 중 상기 하나의 기준 전압 서브-발생기는, 전위 레벨이 상기 더미 플레이트 라인과 같은 보상 전위 라인과, 상기 제2 스위칭 트랜지스터 및 상기 제1 더미 저장 캐패시터간의 노드와의 사이에 결합된 제4 스위칭 트랜지스터(SW22)와, 상기 보상 전위 라인과, 상기 제3 스위칭 트랜지스터 및 상기 제2 더미 저장 캐패시터간의 노드와의 사이에 결합된 제5스위칭 트랜지스터(SW21)를 더 구비하며, 상기 제4 및 제5 스위칭 트랜지스터들은 적어도 상기 제2 및 제3 스위칭 트랜지스터들이 턴 오프 되는 동안에 턴 온 되는 비휘발성 강유전체 메모리 장치.
10. 분극 상태의 형태로 강유전체 캐패시터(FC2; FC)내에 데이터비트를 저장하기 위해 메모리 셀로부터의 데이터 비트를 판독하는 방법으로서, a) 제1 비트 라인(BLP1의 BLa)을, 상기 제1 비트라인과 쌍을 이루는 제2비트라인(BLP1의 BLb)과 등가화하는 단계와; b) 논리 "1" 레벨의 데이터 비트를 나타내는 제1 전하 또는 논리 "0"의 레벨의 데이터 비트를 나타내는 제2 전하를 상기 제1비트라인(BLa)에 공급하여, 상기 논리 "1" 레벨의 데이터 비트를 나타내는 제1 전위레벨 또는 상기 논리 "0" 레벨의 데이터 비트를 나타내는 제2 전위레벨을 상기 제1 비트 라인상에 발생시키는 적어도 하나의 메모리 셀(M21; MC21)을 선택하는 단계와; c) 상기 제2비트 라인(BLb)상에 기준 전압을 발생시키는 단계와; d) 상기 제1 비트 라인에서 판독한 상기 데이터 비트의 논리 레벨을 신속히 식별하기 위하여 상기 제1 비트 라인(BLa) 및 상기 제2 비트 라인(BLb)간의 전위차를 확대하는 단계와, e) 상기 데이터 비트, 제1 더미 데이터 비트 및 제2 더미 데이터 비트를 상기 적어도 하나의 메모리 셀(M21; MC21), 제1 더미 강유전체 캐패시터(FC2) 및 제2더미 강유전체 캐패시터(FC2)에 각각 복원하는 단계를 포함하는, 데이터 비트 판독 방법에 있어서, 상기 기준 전압은 상기 제1 더미 강유전체 캐패시터 및 상기 제2 더미 강유전체 캐패시터로부터 나온 상기 제2 더미 데이터 비트를 나타내는 상기 제2 전하와 제1 더미 데이터 비트를 나타내는 상기 제1 전하를, 상기 제1 상기 전위 레벨 및 상기 제2 전위 레벨간의 중간점의 상기 기준 전압을 상기 제2 비트 라인에 발생하기 위해 상기 제2 비트 라인(BLP1의 BLb)에 결합된 기생 용량의 2배만큼 큰 용량을 가진 용량성 수단(BLP1 및 BLPn의 BLb)에 공급함으로써 발생되는 것을 특징으로 하는 데이터 비트 판독 방법.
11. 강유전체 메모리 장치로서, 스위칭 트랜지스터(SW6; SW1)와 "1" 또는 "0"의 데이터 논리 레벨에 대응하는 전하를 비트 라인(BLa 또는 BLb)에 공급하기 위해 강유전체 기판의 유전체 막을 가지되, 상기 전하가 상기 비트 라인상의 전압 레벨을 생성하는, 캐패시터(FC1; FC)를 구비하는 메모리 셀(M11-Mmn; MC11-MCmn)과; 판독 동작시에 상기 전압 레벨을 기준 전압과 비교하기 위해 기준 전압을 또 다른 비트 라인 (BLb 또는 BLa)에 공급하는 기준 전압 발생기(54a; 64; 66; 79; 81)를 포함하는, 강유전체 메모리 장치에 있어서, 상기 기준 전압 발생기(54a; 64; 66; 79; 81)는 상기 "1"의 데이터 논리 레벨에 대응하는 전하와 상기 "0"의 데이터 논리 레벨에 대응하는 전하를 각각 발생하는 상기 메모리 셀과 크기가 같은 더미 메모리 셀(DMC1/DMC2)을 구비하며, 상기 기준 전압 발생기는 상기 "1"의 데이터 논리 레벨에 대응하는 상기 전하와 상기 "0"의 데이터 논리 레벨에 대응하는 상기 전하의 총합을 두 개의 비트 라인들에 등가인 정전 용량이 결합되어 있는 상기 또 다른 비트 라인에 공급하여, Vref가 상기 기준 전압이고, V1이 상기 "1"의 데이터 논리 레벨에 대응하는 상기 전하로부터 발생되는 전압레벨이고, V0가 상기 "0"의 데이터 논리 레벨에 대응하는 상기 전하로부터 발생되는 전압레벨이고, 2CB가 상기 정전용량인 경우에, 상기 또 다른 비트 라인을,

    Vref=(V0+V1)/(2×CB)

    로서 표현되는 상기 기준 전압으로 조절하는 것을 특징으로 하는 강유전체 메모리 장치.