KR970017614A - 비휘발성 강유전체 메모리 장치 및 데이터 비트 판독 방법 - Google Patents

비휘발성 강유전체 메모리 장치 및 데이터 비트 판독 방법 Download PDF

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Abstract

비휘발성 강유전체 메모리 셀은 비트 라인을, 논리 “1” 레벨을 나타내는 제1전위 레벨 및 논리 “0” 레벨을 나타내는 제2전위 레벨의 하나로 상승시키도록 하기 위해 전하를 강유전체 캐패시터(FC2)로부터 비트 라인(La) 중 하나에 공급하고, 기준 전압 발생기(54a)는 전하를, 논리 “1” 레벨의 더미 데이터 비트를 저장하는 더미 메모리 셀(DMCI) 및 논리 “0” 레벨의 더미 데이터 비트를 저장하는 또 다른 더미 메모리 셀(DMC2)로부터 비트 라인의 다른 라인(BLb) 및 인접한 비트 라인(BLb)에 공급함으로써 제1전위 레빌 및 제2전위 레벨간의 중간점에 정확히 조절된 기준 전압을 발생시킨다.

Description

비휘발성 강유전체 메모리 장치 및 데이터 비트 판독 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 강유전체 캐패시터를 갖는 종래 기술의 비휘발성 강유전체 메모리 셀의 회로 구성을 도시하는 회로 다이어그램,
제19도는 본 발명에 따른 다른 비휘발성 강유전체 메모리 장치의 배열을 보여주는 회로 다이어그램.

Claims (10)

  1. 스위칭 트랜지스터(SW6: SW1) 및 강유전체 기판의 유전체 막을 가져 “1” 또는 “0”의 데이터 논리 레벨에 대응하는 전하를 비트 라인(BLa 또는 BLb)에 공급하는데, 상기 전하는 전압 레벨을 상기 비트 라인에 생성하는 캐패시터(FC1; FC)를 구비하는 메모리 셀(M11-Mmn,MC11-MCmn)과; 기준 전압을 또 다른 비트 라인(BLb 또는 BLa)에 공급하여, 판독 동작시에 상기 전압 레벨을 상기 기준 전압과 비교하는 기준 전압 발생기(54a; 64; 66; 79; 81)를 포함하는 강유전체 메모리 장치에 있어서, 상기 기준 전압 발생기(54a; 64; 66; 79; 81)는 상기 “1”의 데이터 논리 레벨에 대응하는 전하와 상기 “0”의 데이터 논리 레벨에 대응하는 전하를 각각 발생하는 더미 메모리 셀(DMC1/DMC2)을 구비하며 상기 기준 전압 발생기는 상기 “1”의 데이터 논리 레벨에 대응하는 상기 전하와 상기 “0”의 데이터 논리 레벨에 대응하는 상기 전하의 총합을 두개의 비트 라인에 등가인 정전 용량이 결합되어 있는 상기 또 다른 비트 라인에 공급하는 것을 특징으로 하는 강유전체 메모리 장치.
  2. 제1스위칭 트랜지스터(SW6; SW1) 및 제1 및 제2논리 레벨 중 하나에 데이터 비트를 저장하며 제1전극과 제2전극간에 샌드위치된 강유전체 기판의 유전체 막을 가져 히스테리시스 루프를 따라 상기 제1 및 제2전극간의 전위에 의존하여 분극 상태를 변경시키도록 하는 저장 캐패시터(FCL; FC)의 직렬 결합을 각각 구비하는 다수의 어드레스 기능 메모리 셀(M11-Mmn; MC11-MCmn)과; 상기 다수의 어드레스 가능 메모리 셀과 선택적으로 관련되며, 관련된 어드레스 가능 메모리 셀의 제1스위칭 트랜지스터(SW6; SW1)의 입력 및 출력 노드가 선택적으로 접속되는 제1비트 라인(BLa) 및 제2비트 라인(BLb)를 가각 구비하는 다수의 비트 라인쌍(BLP1-BLPn)과; 상기 다수의 어드레스 가능 메모리 셀과 선택적으로 관련되며, 관련된 어드레스 가능 메모리 셀의 저장 캐패시터의 제2전극에 각각 접속된 다수의 판금 라인(PLI-PLi; PL1-PLm)과; 상기 다수의 어드레스 가능 메모리 셀의 제1스위칭 트랜지스터(SW6; SW1)의 노드를 제어하도록 선택적으로 접속되고 활성 레벨에 선택적으로 구동되며 그로써 상기 관련된 어드레스 가능 메모리 셀이 상기 제1스위칭 트랜지스터가 턴 온 되어 저장 캐패시터의 제1전극을 제1비트 라인(BLa) 또는 제2비트 라인(BLb)에 정기적으로 접속하는 다수의 워드 라인(WL1-WLm)으로서, 상기 다수의 메모리 셀 중 하나(M21,MC2l)의 상기 저장 캐패시터에 저장된 상기 제1논리 레벨의 상기 데이터 비트는 대량의 전하를 상기 제1전극으로부터 관련된 제1스위칭 트랜지스터(SW6; SW1)를 걸쳐서 관련된 비트 라인쌍(BLP1)의 상기 제1비트 라인(BLa)에 공하여 제1전위 레벨을 상기 제1비트 라인에 발생하며 상기 다수의 메모리 셀 중 상기 하나(M2l; MC2l)의 상기 저장 캐패시터에 저장된 상기 제2논리 레벨이 상기 데이터 비트는 소량의 전하를 상기 제1전극으로부터 관련된 제1스위칭 트랜지스터(SW6; SW1)를 걸쳐 상기 관련된 비트 라인쌍(BLP1)의 상기 제1비트 라인(BLa)에 공급하여 제2전위 레벨을 상기 제1비트 라인상에 발생하는 다수의 워드 라인(WL1-WLm)과; 기준 전압을 상기 다수의 비트 라인쌍에 공급하여 상기 제1 또는 상기 제2전위 레벨 및 상기 기준 전압 레벨간의 전위차를 생성시키는 것을 전압 발생기(54; 64; 66; 79; 81)와; 상기 다수의 비트 라인쌍(BLP1-BLPn)에 선택적으로 접속되며, 상기 전위차 중 하나를 상기 다수의 비트 라인쌍 중 하나에 증대시키는 다수의 감지 증폭기(SAMP1-SAMPn)를 포함하는 비휘발성 강유전체 메모리 장치에 있어서, 상기 기준 전압 발생기(54; 64; 66; 79; 81)는 상기 다수의 비트 라인쌍(BLP1-BLPn)과 선택적으로 관련된 다수의 기준 전압 서브 발생기(54a; 54b∼54d; 79a-79d; 81a)와, 제2스위칭 트랜지스터(SW12) 및 제3 및 제4전극간에 샌드위치된 상기 강유전체 기판의 유전체 막을 갖고 상기 제1논리 레벨이 제1더미 비트를 저장하는 제1더미 저장 캐패시터(FC2)의 직렬 결합에 의해서 수행된 제1더미 메모리 셀(DMC2), 제3스위칭 트랜지스터(SW12) 및 제5 및 제6전극간에 샌드위치된 상기 강유전체 기판의 유전체 막을 갖고 상기 제2논리 레벨이 제2더미 비트를 저장하는 제2더미 저장 캐패시터(FC2)의 직렬 결합에 의해서 수행된 제2더미 메모리 셀(DMC1)을 구비하는 상기 관련된 비트 라인쌍(BLP1)과 관련된 상기 기준 전압 서브 발생기중 하나와, 상기 제1더미 메모리 셀(DMC2) 및 상기 제2더미 메모리 셀(DMC1)에 전기적으로 접속할 수 있고 상기 제2비트 라인(BLP1의 BLb)에 결합된 기생 정전 용량과 거의 같은 정전 용량을 갖는 정전 용량성 수단(BLPn의 BLb; CP1)을 구비하며, 상기 제1더미 저장 캐패시터(FC2) 및 상기 제2더미 저장 캐패시터(FC2)는 상기 대량의 전하와 상기 소량의 전하를 제2비트 라인(BLb) 및 상기 용량성 수단(BLb)에 공급하여 그로써 상기 제2비트 라인을 상기 제1전위 레벨 및 상기 제2전위 레벨간의 기준 전압 레벨로 조절시키는 것을 특징으로 하는 비휘발성 강유전체 메모리 장치.
  3. 제2항에 있어서, 상기 용량성 수단은 상기 관련된 비트 라인쌍(BLP1)을 제외하고 상기 다수의 비트 라인 쌍 중 하나의 제1비트 라인(BLa) 및 제2비트 라인(BLb) 중 하나인 것을 특징으로 하는 비휘발성 강유전체 메모리 장치.
  4. 제3항에 있어서, 다수의 전송 게이트 서브 회로(55a)를 구비하는 전송 게이트 회로(55)를 더 포함하며, 상기 다수의 기존 전압 서브 발생기(54a) 중 상기 하나와 관련된 상기 다수의 전송 게이트 서브 회로(55a)의 하나는, 상기 또 다른 상기 다수의 비트 라인쌍(BLPn)의 상기 제1비트 라인(BLa) 및 상기 제1더미 메모리 셀(DMC2)간에 결합된 제4스위칭 트랜지스터(SW20)와, 상기 또 다른 상기 다수의 비트 라인쌍(BLPn)의 상기 제2비트 라인(BLb) 및 상기 제1더미 메모리 셀(DMC2)간에 결합된 제5스위칭 트랜지스터(SW21)와, 상기 관련된 비트 라인쌍(BLP1)의 상기 제1비트 라인(BLa) 및 상기 제2더미 메모리 셀(DMC1)간에 결합된 제6스위칭 트랜지스터(SW18)와, 상기 관련된 비트 라인쌍(BLP1)외 상기 제2비트 라인(BLb) 및 상기 제2더미 메모리 셀(DMC1)간에 결합된 제7스위칭 트랜지스터(SW19)를 가지며, 상기 제4 및 제6스위칭 트랜지스터 또는 상기 제5 및 제7스위칭 트랜지스터가 턴 온 하여, 상기 대량의 전하와 상기 소량의 전하의 상기 총합이 상기 제1비트 라인(BLa) 또는 상기 제2비트 라인(BLb)에 공급하도록 하는 것을 특징으로 하는 비휘발성 강유전체 메모리 장치.
  5. 제2항에 있어서, 상기 용량성 수단은 상기 제1비트 라인(BLa)에 결합된 상기 기생 용량과 거의 같은 용량을 가진 캐패시터(CP1)인 것을 특징으로 하는 비휘발성 강유전체 메모리 장치.
  6. 제5항에 있어서, 다수의 전송 게이트 서브 회로(80)를 구비하는 전송 게이트 회로를 더 포함하며, 상기 다수의 기준 전압 서브 발생기의 상기 하나와 관련된 상기 다수의 전송 게이트 서브 회로의 하나는, 상기 관련된 비트 라인쌍(BLP1)의 상기 제2비트 라인(BLb) 및 상기 제1더미 메모리 셀(DMC2; DMC2a)간에 결합된 제4스위칭 트랜지스터와, 상기 관련된 비트 라인쌍의 상기 제1비트 라인(BLa) 및 상기 제2더미 메모리(DMC1; DMC1a)간에 결합된 제5스위칭 트랜지스터를 가지며, 상기 제4스위칭 트랜지스터 또는 상기 제5스위칭 트랜지스터가 턴 온하여 상기 대량의 전하 및 상기 소량의 전하의 상기 총합을 상기 캐패시터 및 상기 제2비트 라인에 공급하도록 하는 것을 특징으로 하는 비휘발성 강유전체 메모리 장치.
  7. 제5항에 있어서, 상기 캐패시터(CP1) 및 상기 제2더미 메모리 셀(DMC1a)과 동일한 제3더미 메모리 셀(DMC2b)은 상기 제1더미 메모리 셀(DMC2a)에 접속되고, 상기 캐패시터(CP1)와 또 다른 캐패시터(CP1) 및 상기 제1더미 메모리(DMC2a)과 동일한 제5더미 메모리 셀(DMC1b)은 상기 제2더미 메모리 셀(DMC1a)에 접속되며, 상기 제1더미 메모리 셀, 상기 제3더미 메모리 셀 및 상기 캐패시터의 세트, 또는 상기 제2더미 메모리 셀, 상기 제4더미 메모리 셀 및 상기 또 다른 캐패시터의 세트는 선택적으로 상기 다수의 비트 라인쌍 중 하나인 상기 제1비트 라인 또는 상기 제2비트 라인에 접속되는 것을 특징으로 하는 비휘발성 강유전체 메모리 장치.
  8. 제2항에 있어서, 상기 기준 전압 서브-발생기(54b∼54d)의 상기 하나는, 상기 제2스위칭 트랜지스터(SW12)를 통하여 상기 제1더미 저장 캐패시터(FC2)에 전기적으로 접속할 수 있는 제1도통 라인(DLb)과, 상기 제3스위칭 트랜지스터(SW12)를 통하여 상기 제2더미 저장 캐패시터(FC2)에 전기적으로 접속할 수 있는 제2도통 라인(DLa)과, 상기 제1도통 라인(DLb) 및 상기 제2도통 라인(DLa)간에 결합되어 상기 제1더미 저장 캐패시터로부터 공급된 상기 대량의 전하를 상기 제2더미 저장 캐패시터로부터 공급된 상기 소량의 전하와 통합시키도록 하는 등가 회로(54d)와, 프리차지 라인(VDP)과 상기 제1 및 재2도통 라인간에 결합되어, 상기 대량의 전하 및 상기 소량의 전하가 상기 제1 및 제2더미 캐패시터를 상기 제1 및 제2도통 라인에 공급되기전에, 상기 제1 및 제2도롱 라인을 프리차지 레벨로 조절하는 프리차징 회로(54b)와, 상기 제1 및 제2도통 라인에 접속되어, 상기 등가 회로가 상기 제1도통 라인을 상기 제2도통 라인과 전기적으로 절연한 후, 상기 제1더미 비트 및 상기 제2더미 비트를 상기 제1더미 저장 캐패시터 및 상기 제2더미 저장 캐패시터에 저장하도록 하는 데이터 기입 회로(54c)와, 상기 제4전극 및 상기 제6전극에 접속되어, 상기 대량의 전하 및 상기 소량의 전하가 상기 제1도통 라인 및 상기 제2도통 라인에 공급될 때 상기 제1 및 제2더미 저장 캐패시터를 바이어싱 하는 더미 판금 라인(DPL)을 더 구비하는 것을 특징으로 하는 비휘발성 강유전체 메모리 장치.
  9. 제6항에 있어서, 상기 기준 전압 서브 발생기(54b∼54d) 중 상기 하나는, 전위 레벨이 상기 더미 판금 라인과 같은 보상 전위 라인과, 상기 제2스위칭 트랜지스터 및 상기 제1더미 저장 캐패시터간의 노드 사이에 결합된 제4스위칭 트랜지스터(SW22)와, 상기 보상 전위 라인과, 상기 제3스위칭 트랜지스터 및 상기 제2더미 저장 캐패시터간의 노드 사이에 결합된 제5스위칭 트랜지스터(SW21)를 더 구비하며, 상기 제4 및 제5스위칭 트랜지스터는 적어도 상기 제2 및 제3스위칭 트랜지스터가 턴 오프 되는 동안에 턴 온 되는 것을 특징으로 하는 비휘발성 강유전체 메모리 장치.
  10. a) 제1비트 라인(BLP1의 BLa)을 상기 제1비트 라인과 쌍을 이루는 제2비트 라인(BLP1의 BLb)과 등가화 하는 단계와; b) 논리 “1” 레벨의 데이터 비트를 나타내는 제1전하 또는 논리 “0”의 레벨의 데이터 비트를 나타내는 제2전하를 상기 제1비트 라인(BLa)에 공급하여, 상기 논리 “1” 레벨의 데이터 비트를 나타내는 제1전위 레벨 또는 상기 논리 “0”의 데이터 비트를 나타내는 제2전위 레벨을 상기 제1비트 라인상에 발생시키는 적어도 하나의 메모리 셀(M2l; MC2l)을 선택하는 단계와; c) 상기 제2비트 라인(BLb)상에 기준 전압을 발생시키는 단계와; d) 상기 제1비트 라인(BLa) 및 상기 제2비트 라인(BLb)간의 전위차를 확대하여 상기 제1비트 라인에 판독한 상기 데이터 비트의 논리 레벨을 신속히 식별하는 단계와, e) 상기 데이터 비트, 제1더미 데이터 비트 및 제2더미 데이터 비트를 상기 적어도 하나의 메모리 셀(M2l; MC2l), 제1더미 강유전체 캐패시터(FC2) 및 제2더미 강유전체 캐패시터(FC2)에 각각 복귀시키는 단계를 포함하여, 분극 상태의 형태로 강유전체 캐패시터(FC2; FC)내에 데이터 비트를 저장하는 메모리 셀로부터 데이터 비트를 판독하는 방법에 있어서, 상기 기준 전압은 상기 제1더미 데이터 비트를 나타내는 상기 제1전하 및 상기 제2더미 데이터 비트를 나타내는 상기 제2전하를 상기 제1더미 강유전체 캐패시터 및 상기 제2더미 강유전체 캐패시터로부터, 상기 제2비트 라인(BLP1의 BLb)에 결합된 기생 용량의 2배만큼 큰 용량을 가진 용량성 수단(BLP1 및 BLPn의 BLb)에 공급하여, 상기 제1전위 레벨 및 상기 제2전위 레벨간의 중간점의 상기 기준 전압을 상기 제2비트 라인에 발생시킴으로써 발생되는 것을 특징으로 하는 데이터 비트 판독 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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