Aufgabe
der vorliegenden Erfindung ist es, eine einfache und preiswerte
Speicheranordnung zu schaffen, die kurze Schreibvorgänge bei
geringen Spannungen ermöglicht.
Diese
Aufgabe wird erfindungsgemäß mit einer
Vorrichtung gelöst,
welche die Merkmale des Anspruchs aufweist.
Die
erfindungsgemäße Vorrichtung
zum Speichern digitalen Daten mit Speicherzellen weist wenigstens
einen Speicherfeldeffekttransistor auf.
Die
Verwendung von Speicherfeldeffekttransistoren, sogenannten Ferroelectric
Field Effect Transistors (FeFET), ermöglicht u.a. den Einsatz als nichtflüchtiger
Speicher. Im Vergleich zu bekannten nichtflüchtigen Speichern hat die auf
einem oder mehreren Speicherfeldeffektransistoren basierende erfindungsgemäße Speicheranordnung
den Vorteil, dass Schreibvorgänge
in kürzerer
Zeit erfolgen können
und dazu geringere Spannungen angelegt werden müssen. Insbesondere im Vergleich
zu dem sogenannten FRAM®-Speichern werden destruktive
Lesevorgänge
vermieden. Aufgrund der vertikalen Stapelung ergeben sich darüber hinaus
kleinste Zellflächen.
Erfindungsgemäß sind der
Drain-Anschluss und der Source-Anschluss des Speicherfeldeffekttransistors
potenzialgleich verschaltet. Damit liegen beide Anschlüsse auf
gleichem Potenzial gegenüber dem
Substrat des Kondensators der Speichervorrichtung.
Die
Anreicherung (Akkumulation) bzw. die Polarisation im Speicherfeldeffekttransistor
wird mittels der zwischen den Gate- und Source-Anschlüssen anliegenden
Spannung beeinflusst. Durch Anlegen einer Spannung an den Gate-Anschluss
wird ein Spannungsabfall am ferroelektrischen Material des Gates
erreicht, was wiederum den Polarisationszustand des ferroelektrischen
Materials beeinflusst. Der Transistor wird so in Anreicherung (Akkumulation), Verarmung
oder Inversion geschaltet.
Beim
Anlegen einer festen Gate-Source-Spannung erhält man durch die veränderte Gate-Kapazität einen
vom Zustand des Ferroelektrikums abhängigen Strom. Sind Drain und
Source auf gleichem Potenzial, kann die Anreicherung bzw. Polarisation
durch positive Spannungen gegenüber dem
Substrat-Potenzial erreicht werden. Das Anlegen negativer Spannungen
gegenüber
dem Substrat-Potenzial an den Gate-Anschluss, um einen Wechsel im Polarisationszustand
des ferroelektrischen Materials des Gates zu erreichen, wird vermieden.
Dadurch kann die Verwendung von Ladungspumpen gegenüber bekannten
Flash-Speicheraufbauten unterbleiben. Es ist darüber hinaus keine über die
Versorgungsspannung der Vorrichtung hinausgehende Spannung erforderlich.
Dies macht die Implementierung der Schaltung leichter. Der damit
verbundene, analoge Schaltungsaufwand und die dadurch zunehmende
Komplexität
im Schaltungsaufbau entfallen. Ferner kann ein separater Lösch-Zyklus
entfallen. Dadurch wird im Speicherauslese- und Programmierbetrieb
eine höhere
Geschwindigkeit erreicht bzw. die Verwendung als wahlfreier Zugriffspeicher
(Random Access Memory, RAM) ermöglicht.
Im RAM-Modus wird ein Word pro Schreibzyklus in den Speicher geschrieben,
wohingegen im Flash-Modus ein Block pro Zyklus geschrieben wird.
Der
erfindungsgemäß vorgesehene
Speicherfeldeffekttransistor weist eine Substratdotierung von weniger
als 1·1015 Atomen/cm3 auf.
Beispielsweise liegt die Substratdotierung des Speicherfelddefekttransitors
in der Größenordnung
von 1·1014 Atomen/cm3. Durch
diese Dotierung wird erreicht, dass der Speicherfeldeffekttransistor
sich bei Anlegen positiver Spannungen in den Anreicherungs- (Akkumulations-)
Zustand schalten lässt.
Die
erfindungsgemäße Speichervorrichtung weist
mehrere als binäre Übertragungsglieder
wirkende Bauelemente auf. Diese sind so verschaltet, dass sie in
Abhängigkeit
von einem oder mehreren Signaleingängen eine logische AND Verknüpfung realisieren.
Dadurch wird gegenüber
bekannten Flash-Speicherstrukturen in Form eines oder mehrerer NAND-Gatter
ein beschleunigter Lesevorgang erreicht, da der bisher erforderliche
serielle Betrieb bei der erfindungsgemäßen Speichervorrichtung nicht benötigt wird.
Ferner kann beispielsweise mit Hilfe eines Transistors leicht erreicht
werden, dass die am Source- und Drain-Anschluss des Speicherfeldeffekttransistors
anliegenden Spannungen übereinstimmen.
Die Speichervorrichtung mit den oben genannten Vorteilen kann so
besonders einfach realisiert werden.
Erfindungsgemäß wird wenigstens
eine der Speicherzellen ohne Anlegen einer negativen Spannung gegenüber dem
Substratpotenzial gelöscht.
Die
als binäre Übertragungsglieder
wirkenden Bauelemente der erfindungsgemäßen Vorrichtung umfassen einen
oder mehrere Metall-Oxid-Halbleiter-Feldeffekttransistoren
(MOSFET). Beispielsweise handelt es sich um einen n-Kanal oder p-Kanal-MOSFET.
Ein üblicher
n-Kanal-MOSFET hat beispielsweise n-dotiertes Polysilizium als Gate
und eine Substrat-Dotierung von 1·1017 Atomen/cm3. Der erfindungsgemäß vorgesehene Speicherfeldeffekttransistor
FeFET weist demgegenüber
eine Dotierung von 1·1014 auf. Ferner kann die Anordnung so gewählt werden,
dass das Substratmaterial der MOSFETs mit dem der Speicherfeldeffekttransistoren übereinstimmt,
da die vorhandenen MOSFETs und FeFETs separat voneinander dotiert
werden können. Durch
Verwendung eines gemeinsamen Substratmaterials kann der Aufbau der
Speichervorrichtung und deren Herstellungsprozess vereinfacht werden.
Gemäß der Erfindung
kann ein Spannungsteiler in Negativ-Metall-Oxid-Halbleiter-Technologie vorgesehen sein.
Dadurch kann besonders einfach und ohne großen technischen Aufwand die
Lesespannung für
die Vorrichtung erzeugt werden. Der Spannungsteiler erzeugt beispielsweise
die für
den Lesevorgang erforderliche und gegenüber dem Schreibvorgang halbierte
Spannung zum Betrieb der Speichervorrichtung.
Weiterhin
können
Mittel zum Erzeugen einer Bandgapspannungsreferenz vorgesehen sein.
Dadurch wird eine stabile, temperaturunabhängige Spannungsreferenz von
vergleichsweise hoher Genauigkeit geschaffen.
Dabei
kann wenigstens ein Transmission-Gate vorgesehen sein. Das Transmission-Gate besteht
beispielsweise aus einer Parallelschaltung von einem NMOS-Transistor
mit einem PMOS-Transistor. Dadurch wird erreicht, dass Spannungabfälle am übertragenden,
d.h. durchschaltenden Transistor vermieden werden.
Auch
können
ein oder mehrere Leseverstärker
vorgesehen sein. Beispielsweise ist pro Bitleitung ein Leseverstärker vorgesehen.
Diese Leseverstärker
umfassen beispielsweise wenigstens zwei quergekoppelte Inverter.
Diese dienen als Speicherelement und behalten auch nach dem Ausschalten
des Eingangssignals den Zustand bei.
Weiterhin
können
Mittel zum synchronen Betrieb der Speichervorrichtung vorgesehen
sein. Beispielsweise sind Mittel vorgesehen, die ein oder mehrere
Taktsignale für
die Steuerungssignale und die Bitleitungssignale erzeugen. Alternativ
kann die Vorrichtung aber auch asynchron betrieben werden, um beispielsweise
den schaltungstechnischen Aufwand für die Speichervorrichtung gering
zu halten.
In
der Zeichnung sind die Ausführungsbeispiele
der erfindungsgemäßen Speichervorrichtung schematisch
dargestellt, und zwar zeigt
1 ein
Schaltbild einer Ausführungsform der
erfindungsgemäßen Speicheranordnung,
2 in
vereinfachter Form ein Schaltbild des prinzipiellen Aufbaus eines
Leseverstärkers
einer erfindungsgemäßen Schaltanordnung,
3a den
prinzipiellen Aufbau eines Speicherfeldeffekttransistors für eine erfindungsgemäße Speicheranordnung,
3b einen
Aufbau wie in 3a, jedoch mit einer Potenzialbeaufschlagung
für den
Schreibvorgang,
4 Diagramme
des zeitlichen Potenzialverlaufes in den Bit- und Wortleitungen
einer erfindungsgemäßen Speicheranordnung
und
5 eine
Matrix, in der mehrere Speicherzellen einer erfindungsgemäßen Speicheranordnung vorgesehen
sind.
1 zeigt
das Schaltbild der Speicheranordnung in einer Ausführungsform.
Es ist eine Bitleitung BL und zwei Wordleitungen WL vorgesehen.
Im unteren Teil sind zwei Speicherfeldeffekttransistoren FeFET1
und FeFET2 verschaltet. Darüber
im durch den gestrichelten Rahmen umfassten Bereich ist der Schaltungsaufbau
des Leseverstärkers
gezeigt. Dieser weist eine Latch auf. Dabei handelt es sich um ein bistabiles
Speicherelement: In der einfachsten Form um zwei Cross-coupled (quergekoppelte)
Inverter. Es dient als Speicherelement, d.h. es behält sein
Zustand auch nach dem Ausschalten des Einganssignal bei. Der Lesevorgang
wird im Folgenden beschrieben: Der Transistor T6 wird durchgeschaltet und
leitet das Potential der oberen Leitung durch z.B. 3V. Das Transmission-Gate
T11 ist nicht aktiv, aber T5 ist aktiv. Durch T5 wird die Bitleitung
geladen. T1 ist während
der Leseoperation nicht durchgeschaltet (statt einem Pass Transistor
wie gezeigt kann auch alternativ ein Transmission-Gate verwendet
werden). Noch leiten die FeFETs nicht. Wenn die Lesespannung (z.B.
1.5V) am Gate eines der FeFETs angelegt wird und gleichzeitig der
T12 leitet, dann sieht das Schaltverhalten wie folgt aus. Befindet
sich der FeFFT im Zustand „1", dann entlädt sich
die Bitleitung, weil ein Strom durch den FeFFT und T12 fließt. Befindet
er sich im Zustand „0", dann fließt kein Strom
und das Potential der Bitleitung (L2) ändert sich nicht. In dem richtigen
Moment – zum
Zeitpunkt zu dem sich die Bitlire entladen hat (bzw. nicht entladen
hat), schaltet sich der T4 durch.
Wenn
die Bitleitung sich entladen hat, leitet der T3 nicht mit der Konsequenz,
dass der Zustand des Latchs (zuvor befand sich der Ausgang (OUT) des
Latchs auf 5V Potential) sich nicht ändert. Wenn L2 größer als
die Schwellspannung von T3 ist, dann ist L1 = 0V und der Latch schaltet.
Abfolgend schalten beide T7 und T8 durch und auch T9 und das 0 bzw.
5V Potential des Ausgangs des Latchs propagiert nach oben zum Ausgang.
I1
und T7 sind vorhanden zur Stabilität. Der obere Inverter des Latchs
ist kleiner dimensioniert: Es handelt sich um einen schwachen Inverter,
d.h. er hat eint kleinere Verstärkung;
die Transistoren haben eine kleinere Kanalgröße. T2 ist nach dem Lesevorgang
durchgeschaltet, damit L2 wieder auf 0V Potential geht. T10 ist
vorhanden, um die Bitleitung (während
der Schreiboperation) auf das Potential 2.5V zu schalten. T11 leitet
nur während
der Schreiboperation. I2 sorgt dafür, dass T10 nur dann aktiviert
ist, wenn T5 deaktiviert ist.
2 zeigt
in vereinfachter Form den prinzipiellen Aufbau des Leseverstärkers, der
nach dem so genannten „clamped
sensing"-Prinzip arbeitet, „clamped" steht im Allgemeinen
für Abschneiden von
Signalen, die zu groß bzw.
zu klein sind. Ist bspw. das Potential der Bitleitung BL kleiner
ab die Transistor Schwellspannung ist, dann ist der Knoten L1 nicht mehr
auf 0 V Potential sondern größer und
das spiegelt die Spannung der Bitleitung wieder: Nachdem sich in
dem Latch, oben durch die beiden Inverter dargestellt, ein Zustand
stabilisiert hat (z.B. IN = 0V und OUT = 5V), wird die Bitleitung
auf 5V geladen. Damit leitet der untere Transistor und das Potential des
Knoten L1 ist 0V. Sobald Zum Lesezeitpunkt der obere Transistor
durch das SENSE Signal aktiviert wird, ändert sich der Zustand des
Latchs (IN = 5V und OUT = 0V). Wenn aber sich inzwischen die Bitleitung entladen
hat auf ein Potential unter der Schwellspannung des unteren Transistors,
dann leitet dieser das Potential 0V nicht durch und es kommt nicht
zur Änderung
des Zustandes des Latchs.
Die 3a zeigt
den Speicherfeldeffekttransistor FeFET im prinzipiellen, beispielhaften
Aufbau mit Gate- (G), Source- (S) und Drainanschluss (D). Das Gatestapel
besteht von oben nach unten aus ferroelektrischer Schicht und dielektrischem
Puffer. Es ist ein n-dotierter Kanal im p-Siliziumsubstrat vorgesehen.
An Source S und Drain D liegt ein Potential von jeweils 5 V an,
das Gate G liegt auf 0 V Potential, so dass sich der FeFET im Löschzustand „0" befindet. Daneben
ist die zugehörige
Stelle in der Hysteresekurve (hier: Polarisation in Abhängigkeit
der Gatespannung) durch einen Punkt markiert. 3b zeigt
den identischen Aufbau, hier jedoch mit einer Potentialbeaufschlagung
für den
Schreibvorgang: es liegen Source S und Drain D auf 0 V Potential
und am Gate liegt eine Spannung von 5 V an.
4 zeigt
den zeitlichen Potentialverlauf in den Bit- und Wortleitungen der
Speicheranordnung in einer Ausführungsform,
insbesondere beim Programmieren bzw. Beschreiben der Speicheranordnung.
Der oberste Verlauf betrifft den Potentialverlauf in der Wortleitung
2, der nach unten folgende den in der Wortleitung 1. Darunter ist
der Verlauf in der Bitleitung 1, dann in der Bitleitung 2 gezeigt.
Der unterste Verlauf zeigt den Verlauf in einer der weiteren in der
Anordnung vorgesehen Bitleitungen. Kapazitäten und Widerstände der
Bit- und Wortleitungen sind aus Darstellungsgründen vernachlässigt worden.
Beim Schreibprozess kann nur ein Wort also über eine Wortleitung beschrieben
werden. Dies geschieht hier beispielsweise durch den Spannungsimpuls
im zeitlichen Potenzialverlauf der Wortleitung 1. Die Bitleitung
derjenigen, aus einem Speicherfeldeffekttransistor bestehenden Speicherzellen,
welche beschrieben werden soll – hier
Bitleitung 1 – wird
auf Null-Potential gebracht. Die zu löschenden Speicherzellen werden
durch Anlegen eines Löschungsimpulses
an der entsprecheden Bitleitung – hier Bitleitung 2 – entleert.
Zur Sicherstellung eines störungsfreien Schreib-
bzw. Programmierbetriebs werden die unselektierten Leitungen – hier die
Wortleitung 2 und die weitere Bitleitung – auf ein zwischen 0 und der
Betriebsspannung liegendes Potential beispielsweise die halbe Betriebsspannung
gebracht. Bei einem ausreichend sicheren und störungsfreien Programmierbetrieb
kann zugunsten einer geringeren Stromaufnahme auf diese Maßnahme verzichtet
werden.
5 zeigt
die Matrix, in der mehrere erfindungsgemäße Speicherzellen angeordnet
sind. Dabei handelt es sich um eine Anordnung bzw. Funktion, die
einem logischen AND – Gatter entspricht
und zwar deshalb, da beim Durchschalten einer der pro Spalte verschalteten
FeFETs und gleichzeitigem Durchschalten des Transistors T12 die
Bitleitung auf 0V geschaltet wird, wie es in einem AND-Gatter der Fall
ist: Liegt einer der Eingänge
auf 0 V wird der Ausgang durch das Gatter auch auf 0 V geschaltet.
Die Matrix besteht aus gleichmäßig aufgebauten,
spaltenweise sich wiederholenden Abschnitten. In jedem Abschnitt
entspricht die Anzahl der Wortleitungen der Anzahl von Speicherfeldeffekttransistoren.
Die Matrix ist beliebig entsprechend der aufzunehmenden Speichermenge
durch hinzufügen
weiterer spaltenweise sich wiederholenden Abschnitte zu vergrößern. Horizontal
verlaufen die Wortleitungen WL1 und WL2, senkrecht die Bitleitungen
BL1 bis BLn.
In
Bezug auf die in 4 dargestellten Potentialverläufe soll
hier auf die Schaltungszustände der
FeFETs 1–6
eingegangen werden. Erase(„0"): Source = Drain – SV, Gate
= Substirat – OV.
Abbildungen am Ende. Die Transistoren T12, T12', T12'' der
ersten Zeile sind „Pass
Transistors", sie
sorgen dafür,
dass die Spannung an Source und Drain gleich ist. Der Ablauf ist
im Einzelnen wie folgt:
FeFET1: Vsource = Vdrain = 0V, Vgate
= 5V. Der FeFET1 befindet sich im Zustand „1", dem Schreibzustand.
FeFET2: Vsource
= Vdrain = 5V, Vgate = 0V (weil der Puls kurzer als der Puls von
Bitline2 ist d.h. am Anfang war Vgate = 5V aber dann wurde Vgate
= 0V. Der FeFET2 befindet sich im Zustand „0", dem Löschzustand.
FeFET3: Vsource
= Vdrain = 2.5V, Vgate = 5V (später
Vgate = 0V). Der FeFET3 befindet sich im Zustand „X": keine Änderung.
FeFET4:
Vsource = Vdrain = 0V, Vgate = 2,5V. Der FeFET4 befindet sich im
Zustand „X": keine Änderung.
FeFET5:
Vsource = Vdrain = 5V, Vgate = 2.5V. Der FeFET5 befindet sich im
Zustand „X": keine Änderung.
FeFET6:
Vsource = Vdrain = 2.5V, Vgate = 2.5V. Der FeFET6 befindet sich
im Zustand „X": keine Änderung.
Im
nicht gezeigten Lesebetrieb wird die Bitleitung auf ein Zwischenpotential,
also ein zwischen 0 und der Betriebsspannung liegendes Potential,
gebracht. Bei Leitung des Speicherfeldeffekttransistors bricht die
Spannung in der Bitleitung damit ein, dass sich die Bitleitungskapazität durch
den Speicherfeldeffekttransistor und den nachgeschalteten, selbstsperrenden
Transistor T12, der im Lesebetrieb durchgeschaltet wird entlädt.
Bei
den im Ausführungsbeispiel
verwendeten Speicherfeldeffekttransistor weist das verwendete Gate
ferroelektrische Eigenschaften auf. Dazu werden "Perovskit-Kristalle" eingesetzt, die einer ABO3-Struktur
folgen. Vorliegend wird Blei-Zirkonium-Titanat
(PZT – Pb(ZrxTi1–x)O3)
verwendet. Denkbar ist auch die Anwendung geschichteter Perovskit-Kristalle
(layered perovskites), die auch als Y-1-Familie bezeichnet werden.
Hierzu zählen
insbesondere Strontium-Wismut-Tantal (SBT – SbBi2Ta2O9,).
Beispielsweise
weist der Speicherfeldeffekttransitor (FeFET) die folgenden Daten
auf:
W = 1 μm;
L = 1 μm;
tOx = 10 nm; tFe =
360 nm; εOx = 12; εFe = 200; PS = 40μC/cm3; Pt = 32μC/cm3; EC = 70kV/cm;
NCh = 1017 cm–3;
NSub = 1014 cm–3;
VFB = –0,4 V.
Dies stellt nur eine mögliche
Ausführungsform
des FeFETs dar, mit der vorteilhaft der Löschvorgang d.h. der Anreicherungs-
(Akkumulations-) Zustand bei positiven Spannungen erreicht werden
kann.
Der
FeFET ähnelt
im Aufbau einem MOSFET. Durch Wechsel der Polarisation der ferroelektrischen
Schicht im Stapel des Gate-Anschluss
wird die Schwellspannung des Transistors verschoben. Die Minimal-
und Maximalwerte der Schwellspannung sind abhängig vom Verlauf der gesättigten
Hystereskurven und bestimmen das so genannte Speicherfenster. Dessen
maximale Größe ist abhängig von vielen
Parametern. Einige sind direkt von Materialeigenschaften der verwendeten
Materialien abhängig: bspw.
der Koerzitivfeldstärke
der remanenten bzw. gesättigten
Polarisation und dem Dielektrizitätswert. Ferner wird durch die
Dotierung des Kanals, des Substrates bzw. die Dotierungstiefe im
Kanal die Schwellspannung beeinflusst. Da sich in einem Ausführungsbeispiel
FeFET und MOSFET das Substrat teilen und damit in der Substrat-Dotierung übereinstimmen,
kann die Schwellspannung durch Verändern der Dotierungstiefe des
Kanals erhöht
werden. Damit wird erreicht, dass die Schwellspannung in einem für die CMOS-Technologie
notwendigen Bereich liegt bspw. 1,2 V bei einer Betriebsspannung
von 5 V. Alternativ kann auch die Dotierung alleine oder gemeinsam
mit der Dotierungstiefe variiert werden, um ein Verschieben der
Schwellspannung und letztlich eine Koexistenz von MOSFETs und FeFETs
zu erreichen.
Entscheidend
ist auch die Core-Spannung mit der die Speicheranordnung betrieben
wird. Bei einer Betriebsspannung von 5 V ist die Schwellspannung
des FeFETs auf über
2 V zu verschieben, um ein Polarisationswechsel durch die halbe
Betriebsspannung zu vermeiden.