JP2002368198A - 強誘電体メモリおよびその製造方法 - Google Patents

強誘電体メモリおよびその製造方法

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JP2002368198A
JP2002368198A JP2001172035A JP2001172035A JP2002368198A JP 2002368198 A JP2002368198 A JP 2002368198A JP 2001172035 A JP2001172035 A JP 2001172035A JP 2001172035 A JP2001172035 A JP 2001172035A JP 2002368198 A JP2002368198 A JP 2002368198A
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film
ferroelectric
memory
capacitor
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Shigeharu Matsushita
重治 松下
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】製造プロセスを簡略化することが可能な強誘電
体メモリを提供する。 【解決手段】この強誘電体メモリは、ソース領域１およ
びドレイン領域２を有するトランジスタ１０と、ソース
領域１およびドレイン領域２にそれぞれ接続された電極
４および５と、電極４および５上に形成された強誘電体
膜６と、強誘電体膜６上に形成されたフローティング電
極７とを含むメモリセルを備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、強誘電体メモリ
およびその製造方法に関する。
【０００２】
【従来の技術】近年、強誘電体薄膜をストレージ用キャ
パシタとして用いたメモリ（以下、「強誘電体メモリ」
という）は、低消費電力の不揮発性メモリとして、その
研究・開発が精力的に行われている。また、強誘電体メ
モリは、強誘電体薄膜の自発分極の反転速度が速いた
め、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）並の高速書き込みや高速読み出
しが可能である。
【０００３】図１１は、従来のＮＡＮＤ型の強誘電体メ
モリのメモリセルの概略的な構造を示した断面図であ
る。図１１を参照して、従来のＮＡＮＤ型の強誘電体メ
モリでは、ソース領域１０１とドレイン領域１０２とゲ
ート電極（ワード線ＷＬ）１０３とからなるトランジス
タ１１０が形成されている。そして、ソース領域１０１
には、電極１０４が接続されており、ドレイン領域１０
２には、電極１０５が接続されている。そして、電極１
０４と電極１０５との間には、強誘電体膜１０６が形成
されている。すなわち、電極１０４と電極１０５との間
に、強誘電体膜１０６が挟まれた構造を有する。これら
の電極１０４と強誘電体膜１０６と電極１０５とによっ
て、強誘電体キャパシタ１０７が形成されている。
【０００４】図１１に示したＮＡＮＤ型の強誘電体メモ
リでは、１つのトランジスタ１１０と、１つの強誘電体
キャパシタ１０７とを並列に接続して１つのメモリセル
構造を構成している。そして、このメモリセルを直列接
続した構造を有している。
【０００５】図１２〜図１９は、従来のＮＡＮＤ型の強
誘電体メモリのメモリセルの構造の詳細および製造プロ
セスを説明するための断面図である。次に、図１２〜図
１９を参照して、従来のＮＡＮＤ型の強誘電体メモリの
メモリセルの構造の詳細および製造プロセスについて説
明する。
【０００６】まず、図１２に示すように、基板１１１の
ウェル領域１１１ａ上に、ソース領域１１２ａとドレイ
ン領域１１２ｂとゲート電極１１３とからなるトランジ
スタ１２０を形成する。その後、トランジスタ１２０を
覆うように、ＳｉＯ2などからなる２層構造の層間絶縁
膜１１４を形成する。層間絶縁膜１１４のソース領域１
１２ａ上およびドレイン領域１１２ｂ上の領域に、それ
ぞれ、コンタクトホール１１４ａおよび１１４ｂを形成
した後、そのコンタクトホール１１４ａおよび１１４ｂ
内に、それぞれ、ＴｉＮ／Ｔｉからなるバリア層１１５
ａおよび１１５ｂを形成する。そして、そのバリア層１
１５ａおよび１１５ｂによって囲まれた領域を埋め込む
ように、それぞれ、タングステンプラグ（Ｗプラグ）電
極１１６ａおよび１１６ｂを形成する。
【０００７】次に、図１３に示すように、ソース領域１
１２ａ上に形成されたタングステンプラグ電極１１６ａ
に接続するように、ＩｒＳｉＮ膜１１７ａとＰｔ膜１１
８ａとを形成する。タングステンプラグ電極１１６ａと
ＩｒＳｉＮ膜１１７ａとＰｔ膜１１８ａとによって、キ
ャパシタの電極１１９ａが構成される。
【０００８】次に、図１４に示すように、全面を覆うよ
うに、強誘電体膜を構成するＳＢＴ膜１２１を形成す
る。
【０００９】次に、図１５に示すように、ＳＢＴ膜１２
１上に、Ｐｔ膜１２２を形成する。そして、Ｐｔ膜１２
２上の所定領域に、図１６に示すようなフォトレジスト
１２３を形成する。そして、そのフォトレジスト１２３
をマスクとして、Ｐｔ膜１２２およびＳＢＴ膜１２１を
エッチングすることによって、図１６に示されるような
形状が得られる。この後、フォトレジスト１２３を除去
する。
【００１０】次に、図１７に示すように、パターンニン
グされたＳＢＴ膜１２１およびＰｔ膜１２２を覆うよう
に、約４００ｎｍの厚みを有する絶縁膜１２４を形成す
る。
【００１１】次に、図１８に示すように、絶縁膜１２４
の所定領域上にフォトレジスト１２５を形成した後、そ
のフォトレジスト１２５をマスクとして絶縁膜１２４を
エッチングする。この後、フォトレジスト１２５を除去
する。そして、全面に配線１２６を形成した後、ＣＭＰ
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）を用いて、配線１２６および絶縁膜１２４
を研磨することによって、図１９に示されるような構造
が得られる。すなわち、タングステンプラグ電極１１６
ｂとＰｔ膜１２２とを接続する配線１２６を形成するこ
とができる。
【００１２】このようにして、従来の強誘電体メモリの
メモリセルが形成される。
【００１３】
【発明が解決しようとする課題】上記した従来のＮＡＮ
Ｄ型の強誘電体メモリのメモリセル構造では、ソース領
域１１２ａおよびドレイン領域１１２ｂにそれぞれ電気
的に接続される２つの電極間に強誘電体膜（ＳＢＴ膜）
１２１を挟んだ構造を有していたため、その構造を形成
するためには、図１２〜図１９に示したように、製造プ
ロセスが複雑化するという問題点があった。
【００１４】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
一対のソース／ドレイン領域にそれぞれ接続された２つ
の電極間に強誘電体膜を形成する従来のメモリセル構造
に比べて、製造プロセスを簡略化することが可能な強誘
電体メモリを提供することである。
【００１５】この発明のもう１つの目的は、一対のソー
ス／ドレイン領域にそれぞれ接続された２つの電極間に
強誘電体膜を形成する従来のメモリセルの製造方法に比
べて、製造プロセスを簡略化することが可能な強誘電体
メモリの製造方法を提供することである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１による強誘電体メモリは、一対のソース／
ドレイン領域を有するトランジスタと、一対のソース／
ドレイン領域にそれぞれ接続された第１電極および第２
電極と、第１電極上および第２電極上に形成された強誘
電体膜と、強誘電体膜上に形成されたフローティング電
極とを含むメモリセルを備えている。なお、ソース／ド
レイン領域とは、ソース領域またはドレイン領域を意味
する。
【００１７】請求項１では、上記のように構成すること
によって、一対のソース／ドレイン領域にそれぞれ接続
された第１電極および第２電極を同じ構造にすることが
できるので、一対のソース／ドレイン領域にそれぞれ接
続された第１電極および第２電極を同一の工程で形成す
ることができる。これにより、一対のソース／ドレイン
領域にそれぞれ接続された２つの電極間に強誘電体膜を
形成する従来のメモリセル構造に比べて、製造プロセス
を簡略化することができる。
【００１８】請求項２による強誘電体メモリは、請求項
１の構成において、第１電極と強誘電体膜とフローティ
ング電極とを含む第１キャパシタと、第２電極と強誘電
体膜とフローティング電極とを含む第２キャパシタとの
面積比は、実質的に１：１である。請求項２では、この
ように構成することによって、メモリセル構造における
キャパシタの面積を最小にすることができる。
【００１９】請求項３による強誘電体メモリは、請求項
１の構成において、第１電極と強誘電体膜とフローティ
ング電極とを含む第１キャパシタと、第２電極と強誘電
体膜とフローティング電極とを含む第２キャパシタとの
面積比は、１：ｎ（ｎ＞１）である。請求項３では、こ
のように構成することによって、面積の小さい方の第１
キャパシタにおいて、第１および第２キャパシタに印加
される電圧のうち、ｎ／（ｎ＋１）（ｎ＞１）の電圧が
印加されるので、面積比が１：１の場合よりも、低電圧
で第１キャパシタの強誘電体膜を分極反転することがで
きる。その結果、低電圧で強誘電体メモリを駆動するこ
とができる。
【００２０】請求項４による強誘電体メモリは、請求項
１〜３のいずれかの構成において、メモリセルは、複数
個直列に接続されており、直列接続部の少なくとも一端
に、選択トランジスタを接続することによってメモリセ
ルのブロックが構成されており、メモリセルのブロック
を複数個並べることによって、セルアレイが構成されて
いる。請求項４では、このように構成することによっ
て、容易に、ＮＡＮＤ型の強誘電体メモリセルを形成す
ることができる。
【００２１】請求項５による強誘電体メモリは、請求項
１〜４のいずれかの構成において、強誘電体膜は、ＳＢ
Ｔ（ＳｒxＢｉyＴａ2Ｏ9）膜、ＳＢＮＴ（ＳｒxＢｉ
y（Ｎｂ，Ｔａ）2Ｏ9）膜、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ3）膜、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔ
ｉ）Ｏ3）膜およびＢＬＴ（（Ｂｉ，Ｌａ）4Ｔｉ
3Ｏ12）からなるグループから選択される少なくとも１
つを含む。請求項５では、このような材料からなる強誘
電体膜を用いることによって、容易に、請求項１〜４の
構成を有する強誘電体メモリを実現することができる。
【００２２】請求項６による強誘電体メモリの製造方法
は、一対のソース／ドレイン領域を有するトランジスタ
を形成する工程と、一対のソース／ドレイン領域にそれ
ぞれ接続するように、第１電極および第２電極を同時に
形成する工程と、第１電極上および第２電極上に強誘電
体膜を形成する工程と、強誘電体膜上にフローティング
電極を形成する工程とを備えている。
【００２３】請求項６では、上記のように、一対のソー
ス／ドレイン領域にそれぞれ接続するように、第１電極
および第２電極を同時に形成することによって、一対の
ソース／ドレイン領域にそれぞれ接続された２つの電極
間に強誘電体膜を形成する従来の製造方法に比べて、製
造プロセスを簡略化することができる。
【００２４】
【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。
【００２５】（第１実施形態）図１は、本発明の第１実
施形態による強誘電体メモリのメモリセルの概略的な構
造を示した断面図であり、図２は、図１に示した第１実
施形態の強誘電体メモリのメモリセル構造に対応する等
価回路図である。
【００２６】まず、図１を参照して、第１実施形態の強
誘電体メモリのメモリセルの概略的な構造について説明
する。第１実施形態のメモリセルでは、ソース領域１と
ドレイン領域２とゲート電極３とからなるトランジスタ
１０が形成されている。そして、そのトランジスタ１０
のソース領域１およびドレイン領域２には、それぞれ、
電極４および５が接続されている。なお、電極４は、本
発明の「第１電極」の一例であり、電極５は、本発明の
「第２電極」の一例である。また、ソース領域１および
ドレイン領域２は、本発明の「ソース／ドレイン領域」
の一例である。
【００２７】電極４および５上には、強誘電体膜６が形
成されている。強誘電体膜６上には、電極４および５と
オーバーラップするように、フローティング電極７が形
成されている。電極４と強誘電体膜６とフローティング
電極７とによって、第１キャパシタ８ａが構成されてい
る。また、電極５と強誘電体膜６とフローティング電極
７とによって、第２キャパシタ８ｂが構成されている。
図１に示した第１実施形態のメモリセルの構造の等価回
路は、図２に示すように、１つのトランジスタ１０と、
２つのキャパシタ（第１キャパシタ８ａおよび第２キャ
パシタ８ｂ）とからなる１トランジスタ２キャパシタ構
造を有する。
【００２８】また、図１に示した第１実施形態のメモリ
セル構造では、電極４と強誘電体膜６とフローティング
電極７とによって形成される第１キャパシタ８ａのキャ
パシタ面積と、電極５と強誘電体膜６とフローティング
電極７とによって構成される第２キャパシタ８ｂのキャ
パシタ面積との比率は、実質的に１：１になるように形
成されている。
【００２９】図３〜図６は、本発明の第１実施形態によ
る強誘電体キャパシタのメモリセルの構造の詳細および
製造プロセスを説明するための断面図である。図３〜図
６を参照して、次に、第１実施形態の強誘電体メモリの
製造プロセスについて説明する。
【００３０】まず、図３に示すように、基板１１上に形
成されたウェル領域１１ａの表面にソース領域１２ａお
よびドレイン領域１２ｂを形成するとともに、ソース領
域１２ａとドレイン領域１２ｂとによって挟まれた領域
上にゲート電極１３を形成する。なお、ソース領域１２
ａおよびドレイン領域１２ｂは、本発明の「ソース／ド
レイン領域」の一例である。
【００３１】これにより、ソース領域１２ａとドレイン
領域１２ｂとゲート電極１３とからなるトランジスタ２
０が形成される。この後、全面を覆うようにＳｉＯ2膜
などからなる２層構造の層間絶縁膜１４を形成する。そ
して、層間絶縁膜１４の上面をＣＭＰ法を用いて平坦化
する。その後、層間絶縁膜１４のソース領域１２ａおよ
びドレイン領域１２ｂ上に位置する領域に、それぞれ、
コンタクトホール１４ａおよび１４ｂを形成する。コン
タクトホール１４ａおよび１４ｂ内に、それぞれ、Ｔｉ
Ｎ／Ｔｉからなるバリア層１５ａおよび１５ｂを形成す
る。また、バリア層１５ａおよび１５ｂによって囲まれ
た領域を埋め込むように、それぞれ、タングステンプラ
グ（Ｗプラグ）電極１６ａおよび１６ｂを形成する。
【００３２】次に、図４に示すように、タングステンプ
ラグ電極１６ａ上に、酸素拡散バリア膜としてのＩｒＳ
ｉＮ膜１７ａと、Ｐｔ膜１８ａとを形成するとともに、
タングステンプラグ電極１６ｂ上に、酸素拡散バリア膜
としてのＩｒＳｉＮ膜１７ｂと、Ｐｔ膜１８ｂとを形成
する。このように、第１実施形態では、タングステンプ
ラグ電極１６ａとＩｒＳｉＮ膜１７ａとＰｔ膜１８ａと
からなる電極１９ａと、タングステンプラグ電極１６ｂ
とＩｒＳｉＮ膜１７ｂとＰｔ膜１８ｂとからなる電極１
９ｂとが、同一のプロセスで並行して形成される。な
お、電極１９ａは、本発明の「第１電極」の一例であ
り、電極１９ｂは、本発明の「第２電極」の一例であ
る。また、ＩｒＳｉＮ膜１７ａおよびＰｔ膜１８ａと、
ＩｒＳｉＮ膜１７ｂおよびＰｔ膜１８ｂとのパターンニ
ングは、リソグラフィ技術およびエッチング技術を用い
て行う。
【００３３】次に、図５に示すように、強誘電体膜とし
てのＳＢＴ（ＳｒxＢｉyＴａ2Ｏ9）膜２１を約２００ｎ
ｍの厚みで堆積する。
【００３４】次に、図６に示すように、ＳＢＴ膜２１上
にＰｔ膜を形成した後、リソグラフィ技術とエッチング
技術とを用いてパターンニングすることによって、Ｐｔ
膜からなるフローティング電極２２を形成する。この
後、ＳＢＴ膜２１の焼成のため、酸素雰囲気中で８００
℃、４０分のアニールを行う。
【００３５】なお、電極１９ａとＳＢＴ膜２１とフロー
ティング電極２２とによって第１キャパシタ２３ａが構
成されており、電極１９ｂとＳＢＴ膜２１とフローティ
ング電極２２とによって第２キャパシタ２３ｂが構成さ
れる。
【００３６】上記のようにして、図６に示されるような
第１実施形態の強誘電体メモリのメモリセル構造を得る
ことができる。
【００３７】上記のように、第１実施形態では、電極１
９ａおよび１９ｂを同一のプロセスで並行して形成する
ことができるので、ソース領域およびドレイン領域にそ
れぞれ接続された２つの電極間に強誘電体膜を形成する
従来のメモリセルの製造方法（図１２〜図１９参照）に
比べて、製造プロセスを簡略化することができる。
【００３８】また、第１実施形態では、第１キャパシタ
８ａのキャパシタ面積と第２キャパシタ８ｂのキャパシ
タ面積との面積比を、実質的に１：１になるように構成
することによって、メモリセル構造におけるキャパシタ
の面積を最小にすることができる。
【００３９】（第２実施形態）図７は、本発明の第２実
施形態による強誘電体メモリのメモリセルの概略的な構
造を示した断面図である。この第２実施形態では、上記
した第１実施形態と異なり、２つのキャパシタの面積比
が１：３になるように設定している。以下詳細に説明す
る。
【００４０】第２実施形態では、まず、ソース領域３１
とドレイン領域３２とゲート電極３３とからなるトラン
ジスタ３０が形成されている。ソース領域３１およびド
レイン領域３２には、それぞれ、電極３４および電極３
５が接続されている。なお、ソース領域３１およびドレ
イン領域３２は、本発明の「ソース／ドレイン領域」の
一例である。また、電極３４は、本発明の「第１電極」
の一例であり、電極３５は、本発明の「第２電極」の一
例である。電極３４および電極３５上には、ＳＢＴ膜な
どからなる強誘電体膜３６が形成されている。強誘電体
膜３６上には、Ｐｔ膜などからなるフローティング電極
３７が形成されている。
【００４１】ここで、この第２実施形態では、電極３４
と強誘電体膜３６とフローティング電極３７とからなる
第１キャパシタ３８ａのキャパシタ面積と、電極３５と
強誘電体膜３６とフローティング電極３７とからなる第
２キャパシタ３８ｂのキャパシタ面積との面積比が、
１：３になるように設定されている。
【００４２】第２実施形態では、このように第１キャパ
シタ３８ａと第２キャパシタ３８ｂとの面積比を１：３
に設定することによって、ソース−ドレイン間に所定の
電圧を印加した場合に、第１キャパシタ３８ａには、印
加電圧の約３／４が印加されるとともに、第２キャパシ
タ３８ｂには、印加電圧の約１／４の電圧が印加され
る。この場合、第１キャパシタ３８ａを反転分極可能な
キャパシタとすれば、印加電圧の約３／４を印加するこ
とができるため、上記した第１実施形態の構造に比べ
て、低電圧動作可能な強誘電体メモリを実現することが
できる。なお、第１実施形態では、第１キャパシタ８ａ
と第２キャパシタ８ｂとの面積比を、１：１になるよう
に設定しているので、第１キャパシタ８ａと第２キャパ
シタ８ｂとには、それぞれ、印加電圧の約１／２ずつが
印加される。
【００４３】（第３実施形態）図８は、本発明の第３実
施形態による強誘電体メモリのメモリブロックを示した
等価回路図である。図９は、図８に示した第３実施形態
の強誘電体メモリにおける読み込み動作および再書き込
み動作の一例を説明するための波形図である。また、図
１０は、図８に示した第３実施形態の強誘電体メモリの
メモリブロックをアレイ化した場合の等価回路図であ
る。
【００４４】まず、図８に示すように、第３実施形態の
強誘電体メモリのメモリブロックは、図２に示した第１
実施形態のメモリセルを直列に並べて形成したメモリセ
ルブロックである。そして、そのメモリセルブロックの
２つの端部には、それぞれ、選択トランジスタ４１と選
択トランジスタ４２とが接続されている。各メモリセル
のトランジスタ１０のゲートは、それぞれ、ワード線Ｗ
Ｌ０、ＷＬ１、ＷＬ２、・・・、ＷＬｎに接続されてい
る。また、選択トランジスタ４１および４２のゲート
は、ビット線ＢＬに接続されている。選択トランジスタ
４１の一方の端子は、ソース線ＳＬに接続されており、
選択トランジスタ４２の一方の端子は、データ線ＤＬに
接続されている。
【００４５】図８に示した第３実施形態の強誘電体メモ
リのメモリブロックの動作としては、図９に示すよう
に、まず、ビット線ＢＬをハイレベルにして選択トラン
ジスタ４１および４２をオン状態にすることによって、
メモリブロックを選択する。次に、選択セル以外のワー
ド線（非選択ワード線）ＷＬをハイレベルにする。次
に、データ線ＤＬに読み出しパルスを印加することによ
って、読み込み動作を行う。この時、選択セルの強誘電
体キャパシタに情報「１」が書き込まれている場合は、
分極反転し、情報「０」の場合に比べて大きな電圧がソ
ース線ＳＬに現れる。このソース線ＳＬに現れる電圧の
大小をモニターすることによって、情報が「１」か
「０」かの判定を行う。
【００４６】その後、情報が「１」の場合は、ソース線
ＳＬをハイレベルにするとともに、データ線ＤＬをロー
レベルにすることによって、情報「１」の再書き込みを
行う。また、情報が「０」の場合には、ソース線ＳＬを
ローレベルにするとともに、データ線ＤＬをハイレベル
にすることによって、情報「０」の再書き込みを行う。
【００４７】なお、図８に示したメモリブロックをアレ
イ化すると図１０に示すような構成となる。この場合、
ブロックの選択はビット線ＢＬ１、ＢＬ２、・・・と、
データ線ＤＬ１、ＤＬ２、・・・と、ソース線ＳＬ１、
ＳＬ２、・・・とを用いて行うことができる。
【００４８】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【００４９】たとえば、上記第１および第２実施形態で
は、強誘電体膜として、ＳＢＴ（ＳｒxＢｉyＴａ2Ｏ9）
膜を用いたが、本発明はこれに限らず、ＳＢＮＴ（Ｓｒ
xＢｉy（Ｎｂ，Ｔａ）2Ｏ9）膜、ＰＺＴ（Ｐｂ（Ｚｒ，
Ｔｉ）Ｏ3）膜、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔ
ｉ）Ｏ3）膜およびＢＬＴ（（Ｂｉ，Ｌａ）4Ｔｉ
3Ｏ1 2）膜などの他の強誘電体膜を用いることも可能で
ある。
【００５０】また、図７に示した第２実施形態では、第
１キャパシタ３８ａと第２キャパシタ３８ｂとの面積比
を１：３となるように形成したが、本発明はこれに限ら
ず、１：ｎ（ｎ＞１）であれば、他の比率にしても、第
２実施形態と同様、低電圧動作が可能であるという効果
を得ることができる。この場合、面積比は、ｎが大きい
ほどより低電圧の動作が可能である。
【００５１】
【発明の効果】以上のように、本発明によれば、一対の
ソース／ドレイン領域にそれぞれ接続された第１電極お
よび第２電極を同一の工程で形成することができるの
で、製造プロセスを簡略化することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による強誘電体メモリの
メモリセルの概略的な構造を示した断面図である。
【図２】図１に示した第１実施形態の強誘電体メモリの
メモリセル構造に対応する等価回路図である。
【図３】本発明の第１実施形態による強誘電体キャパシ
タのメモリセルの構造の詳細および製造プロセスを説明
するための断面図である。
【図４】本発明の第１実施形態による強誘電体キャパシ
タのメモリセルの構造の詳細および製造プロセスを説明
するための断面図である。
【図５】本発明の第１実施形態による強誘電体キャパシ
タのメモリセルの構造の詳細および製造プロセスを説明
するための断面図である。
【図６】本発明の第１実施形態による強誘電体キャパシ
タのメモリセルの構造の詳細および製造プロセスを説明
するための断面図である。
【図７】本発明の第２実施形態による強誘電体メモリの
メモリセルの概略的な構造を示した断面図である。
【図８】本発明の第３実施形態による強誘電体メモリの
メモリブロックを示した等価回路図である。
【図９】図８に示した第３実施形態の強誘電体メモリに
おける読み込み動作および再書き込み動作の一例を説明
するための波形図である。
【図１０】図８に示した第３実施形態の強誘電体メモリ
のメモリブロックをアレイ化した場合の等価回路図であ
る。
【図１１】従来のＮＡＮＤ型の強誘電体メモリのメモリ
セルの概略的な構造を示した断面図である。
【図１２】従来のＮＡＮＤ型の強誘電体メモリのメモリ
セルの構造の詳細および製造プロセスを説明するための
断面図である。
【図１３】従来のＮＡＮＤ型の強誘電体メモリのメモリ
セルの構造の詳細および製造プロセスを説明するための
断面図である。
【図１４】従来のＮＡＮＤ型の強誘電体メモリのメモリ
セルの構造の詳細および製造プロセスを説明するための
断面図である。
【図１５】従来のＮＡＮＤ型の強誘電体メモリのメモリ
セルの構造の詳細および製造プロセスを説明するための
断面図である。
【図１６】従来のＮＡＮＤ型の強誘電体メモリのメモリ
セルの構造の詳細および製造プロセスを説明するための
断面図である。
【図１７】従来のＮＡＮＤ型の強誘電体メモリのメモリ
セルの構造の詳細および製造プロセスを説明するための
断面図である。
【図１８】従来のＮＡＮＤ型の強誘電体メモリのメモリ
セルの構造の詳細および製造プロセスを説明するための
断面図である。
【図１９】従来のＮＡＮＤ型の強誘電体メモリのメモリ
セルの構造の詳細および製造プロセスを説明するための
断面図である。
【符号の説明】
１、１２ａ、３１ ソース領域（ソース／ドレイン領
域） ２、１２ｂ、３２ ドレイン領域（ソース／ドレイン領
域） ４、１９ａ、３４ 電極（第１電極） ５、１９ｂ、３５ 電極（第２電極） ６、３６ 強誘電体膜 ７、２２、３７ フローティング電極 ８ａ、２３ａ、３８ａ 第１キャパシタ ８ｂ、２３ｂ、３８ｂ 第２キャパシタ １０、２０、３０ トランジスタ １６ａ、１６ｂ タングステンプラグ電極 １７ａ、１７ｂ ＩｒＳｉＮ膜 １８ａ、１８ｂ Ｐｔ膜 ２１ ＳＢＴ膜（強誘電体膜） ４１、４２ 選択トランジスタ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 一対のソース／ドレイン領域を有するト
    ランジスタと、 前記一対のソース／ドレイン領域にそれぞれ接続された
    第１電極および第２電極と、 前記第１電極上および前記第２電極上に形成された強誘
    電体膜と、 前記強誘電体膜上に形成されたフローティング電極とを
    含むメモリセルを備えた、強誘電体メモリ。
  2. 【請求項２】 前記第１電極と前記強誘電体膜と前記フ
    ローティング電極とを含む第１キャパシタと、前記第２
    電極と前記強誘電体膜と前記フローティング電極とを含
    む第２キャパシタとの面積比は、実質的に１：１であ
    る、請求項１に記載の強誘電体メモリ。
  3. 【請求項３】 前記第１電極と前記強誘電体膜と前記フ
    ローティング電極とを含む第１キャパシタと、前記第２
    電極と前記強誘電体膜と前記フローティング電極とを含
    む第２キャパシタとの面積比は、１：ｎ（ｎ＞１）であ
    る、請求項１に記載の強誘電体メモリ。
  4. 【請求項４】 前記メモリセルは、複数個直列に接続さ
    れており、 前記直列接続部の少なくとも一端に、選択トランジスタ
    を接続することによって前記メモリセルのブロックが構
    成されており、 前記メモリセルのブロックを複数個並べることによっ
    て、セルアレイが構成されている、請求項１〜３のいず
    れか１項に記載の強誘電体メモリ。
  5. 【請求項５】 前記強誘電体膜は、ＳＢＴ（ＳｒxＢｉy
    Ｔａ2Ｏ9）膜、ＳＢＮＴ（ＳｒxＢｉy（Ｎｂ，Ｔａ）2
    Ｏ9）膜、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）膜、ＰＬＺ
    Ｔ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）膜およびＢＬ
    Ｔ（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12）膜からなるグループか
    ら選択される少なくとも１つを含む、請求項１〜４のい
    ずれか１項に記載の強誘電体メモリ。
  6. 【請求項６】 一対のソース／ドレイン領域を有するト
    ランジスタを形成する工程と、 前記一対のソース／ドレイン領域にそれぞれ接続するよ
    うに、第１電極および第２電極を同時に形成する工程
    と、 前記第１電極上および前記第２電極上に強誘電体膜を形
    成する工程と、 前記強誘電体膜上にフローティング電極を形成する工程
    とを備えた、強誘電体メモリの製造方法。
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* Cited by examiner, † Cited by third party
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