JP3077748B2 - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- 239000003990 capacitor Substances 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 17
- 230000010287 polarization Effects 0.000 description 22
- 230000008878 coupling Effects 0.000 description 18
- 238000010168 coupling process Methods 0.000 description 18
- 238000005859 coupling reaction Methods 0.000 description 18
- 230000005669 field effect Effects 0.000 description 12
- 239000010410 layer Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 102200091804 rs104894738 Human genes 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910020684 PbZr Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板上に形成
された記憶を保持するための強誘電体容量素子とメモリ
セルトランジスタとを備えた強誘電体メモリに関する。
された記憶を保持するための強誘電体容量素子とメモリ
セルトランジスタとを備えた強誘電体メモリに関する。
【０００２】
【従来の技術】近年、自発分極特性を有する強誘電体膜
を容量絶縁膜とする強誘電体メモリの技術開発が活発に
行われている。強誘電体メモリは、半導体基板上に形成
された強誘電体容量素子の分極状態を利用することで情
報を記憶するものである。図１１は強誘電体メモリを構
成する単位メモリセルの一例の平面図で、図１１の点線
ａａ’に沿った断面図が図１２、点線ｂｂ’に沿った断
面図が図１３である。図１１、図１２、図１３に示すよ
うに、Ｐ型シリコン基板１の表面領域内にソース・ドレ
インｎ＋拡散層８が形成され、Ｐ型シリコン基板上にゲ
ート絶縁膜を介してゲート電極７が形成され、これによ
りセルトランジスタである電界効果トランジスタが構成
されている。主にＡｌで構成されたビット線は電界効果
トランジスタの一方のソース・ドレイン拡散層８に接続
されている。電界効果トランジスタ上には、層間絶縁膜
をはさんで、下部電極３、強誘電体膜４、上部電極５に
よって構成される強誘電体容量素子が形成され、上部電
極５は配線層６によって電界効果トランジスタの他方の
ソース・ドレイン拡散層８に接続されている。強誘電体
膜はＰＺＴ（ＰｂＺｒｘＴｉ1−ｘＯ３）、ＳＢＴ（Ｓ
ｒＢｉ２Ｔａ２Ｏ９）等を用いて形成される。
を容量絶縁膜とする強誘電体メモリの技術開発が活発に
行われている。強誘電体メモリは、半導体基板上に形成
された強誘電体容量素子の分極状態を利用することで情
報を記憶するものである。図１１は強誘電体メモリを構
成する単位メモリセルの一例の平面図で、図１１の点線
ａａ’に沿った断面図が図１２、点線ｂｂ’に沿った断
面図が図１３である。図１１、図１２、図１３に示すよ
うに、Ｐ型シリコン基板１の表面領域内にソース・ドレ
インｎ＋拡散層８が形成され、Ｐ型シリコン基板上にゲ
ート絶縁膜を介してゲート電極７が形成され、これによ
りセルトランジスタである電界効果トランジスタが構成
されている。主にＡｌで構成されたビット線は電界効果
トランジスタの一方のソース・ドレイン拡散層８に接続
されている。電界効果トランジスタ上には、層間絶縁膜
をはさんで、下部電極３、強誘電体膜４、上部電極５に
よって構成される強誘電体容量素子が形成され、上部電
極５は配線層６によって電界効果トランジスタの他方の
ソース・ドレイン拡散層８に接続されている。強誘電体
膜はＰＺＴ（ＰｂＺｒｘＴｉ1−ｘＯ３）、ＳＢＴ（Ｓ
ｒＢｉ２Ｔａ２Ｏ９）等を用いて形成される。
【０００３】このメモリセルの等価回路図を図１４に示
す。電界効果トランジスタＴｒと強誘電体容量素子Ｃｆ
との直列接続によってメモリセルＭＣが構成されてい
る。電界効果トランジスタＴｒのゲート電極はワード線
ＷＬに、ソース・ドレインの一方はビット線ＢＬに、ソ
ース、ドレインの他方は強誘電体容量素子Ｃｆの一方の
電極に接続されている。強誘電体容量素子Ｃｆの他方の
電極はプレート線ＰＬに接続されている。なお、この従
来例では、ワード線ＷＬは電界効果トランジスタのゲー
ト電極を兼ねており、プレート線ＰＬは、強誘電体容量
素子の下部電極を兼ねている。
す。電界効果トランジスタＴｒと強誘電体容量素子Ｃｆ
との直列接続によってメモリセルＭＣが構成されてい
る。電界効果トランジスタＴｒのゲート電極はワード線
ＷＬに、ソース・ドレインの一方はビット線ＢＬに、ソ
ース、ドレインの他方は強誘電体容量素子Ｃｆの一方の
電極に接続されている。強誘電体容量素子Ｃｆの他方の
電極はプレート線ＰＬに接続されている。なお、この従
来例では、ワード線ＷＬは電界効果トランジスタのゲー
ト電極を兼ねており、プレート線ＰＬは、強誘電体容量
素子の下部電極を兼ねている。
【０００４】図１１に示すメモリセルＭＣは図１５のよ
うにマトリックス状に配列され、大規模不揮発性メモリ
を構成する。
うにマトリックス状に配列され、大規模不揮発性メモリ
を構成する。
【０００５】強誘電体膜は図１６に示すような印加電圧
の履歴に依存した分極値を示す。
の履歴に依存した分極値を示す。
【０００６】ここで、図１４に示すメモリセルにおい
て、ワード線ＷＬとビット線ＢＬとに電圧Ｖｃｃ（たと
えば５Ｖ）を印加し、プレート線ＰＬに０Ｖを印加する
と、強誘電体容量素子Ｃｆの分極状態はＡとなる。ただ
し図１４では、プレート線側を正（＋）の方向とした。
この状態で、ビット線ＢＬのみを０Ｖに落とすと、強誘
電体容量素子Ｃｆの分極状態はＢとなる。この状態をた
とえば「１」に対応させるとメモリセルＭＣには「１」
が書き込まれたことになる。またワード線ＷＬとプレー
ト線ＰＬとに電圧Ｖｃｃを印加し、ビット線ＢＬに０Ｖ
を印加すると、強誘電体容量素子Ｃｆの分極状態はＣと
なる。この状態からプレート線ＰＬの電圧を０Ｖに落と
すと、強誘電体容量素子Ｃｆの分極状態はＤとなる。こ
れによりメモリセルにはたとえば「０」が書き込まれた
ことになる。
て、ワード線ＷＬとビット線ＢＬとに電圧Ｖｃｃ（たと
えば５Ｖ）を印加し、プレート線ＰＬに０Ｖを印加する
と、強誘電体容量素子Ｃｆの分極状態はＡとなる。ただ
し図１４では、プレート線側を正（＋）の方向とした。
この状態で、ビット線ＢＬのみを０Ｖに落とすと、強誘
電体容量素子Ｃｆの分極状態はＢとなる。この状態をた
とえば「１」に対応させるとメモリセルＭＣには「１」
が書き込まれたことになる。またワード線ＷＬとプレー
ト線ＰＬとに電圧Ｖｃｃを印加し、ビット線ＢＬに０Ｖ
を印加すると、強誘電体容量素子Ｃｆの分極状態はＣと
なる。この状態からプレート線ＰＬの電圧を０Ｖに落と
すと、強誘電体容量素子Ｃｆの分極状態はＤとなる。こ
れによりメモリセルにはたとえば「０」が書き込まれた
ことになる。
【０００７】書き込んだデータの「０」、「１」を判定
するには以下のようにする。
するには以下のようにする。
【０００８】まず読み出し動作時の等価回路を図１７に
示す。ビット線ＢＬはある対地静電容量を持っているの
で、その値をＣｂとした。ワード線ＷＬに電圧Ｖｃｃを
印如し、電界効果トランジスタＴｒを導通状態としてプ
レート線ＰＬに電圧Ｖｃｃを加える。プレート線ＰＬ側
を正の方向とすると、強誘電体容量に正電圧が加わり、
分極値が増加するとともにビット線電圧が上昇する。プ
レート線ＰＬにＶｃｃを印加したとき強誘電体容量に加
わる電圧をＶｆ、強誘電体容量の分極値の増加をΔＰと
すると、ビット線容量に加わる電圧Ｖｂは（Ｖｃｃ−Ｖ
ｆ）であるので、ガウスの法則から、次式が成立する。 （εｏＶｆ／ｄ＋△Ｐ）Ｓ＝Ｃｂ（Ｖｃｃ−Ｖｆ） （１） ただし、εｏは真空の誘電率、ｄは強誘電体膜の厚さ、
Ｓは強誘電体容量の面積である。強誘電体膜では、通常
（εｏＶｆ／ｄ）よりもΔＰの方がはるかに大きいの
で、近似的にΔＰは次式で表される。 △Ｐ＝Ｃｂ（Ｖｃｃ− Ｖｆ）／Ｓ （２） ΔＰが強誘電体に加えた電圧Ｖｆの増加に対してどのよ
うに変化するかは、読み出し動作前の強誘電体容量の分
極状態によって異なる。図１８にその概略を示すよう
に、分極状態が図１８のＤにあるときは、正極性の電圧
を加えても、分極値の増加率はＢの状態にあるときより
も小さくなる。分極状態Ｂにあるときに正電圧を加えた
ときの強誘電体の分極増加量をΔＰ１、分極状態Ｄにあ
るときに正電圧を加えたときの強誘電体の分極増加量を
△Ｐ０とし、横軸にＶｆをとって電圧印加による△
Ｐ１、ΔＰ０の変化の様子を描くと概ね図１９のように
なる。一方、ΔＰ１、ΔＰ０ともに（２）式を満たすか
ら、図１９において、（２）式右辺を横軸にとって描い
た直線１と、△Ｐ1、ΔＰ０曲線との交点の横軸におけ
る値（それぞれＶｆ１、Ｖｆ０とする：Ｖｆ1＜Ｖ
ｆ０）が、読み出し動作のときに強誘電体容量に加わる
電圧を与える。
示す。ビット線ＢＬはある対地静電容量を持っているの
で、その値をＣｂとした。ワード線ＷＬに電圧Ｖｃｃを
印如し、電界効果トランジスタＴｒを導通状態としてプ
レート線ＰＬに電圧Ｖｃｃを加える。プレート線ＰＬ側
を正の方向とすると、強誘電体容量に正電圧が加わり、
分極値が増加するとともにビット線電圧が上昇する。プ
レート線ＰＬにＶｃｃを印加したとき強誘電体容量に加
わる電圧をＶｆ、強誘電体容量の分極値の増加をΔＰと
すると、ビット線容量に加わる電圧Ｖｂは（Ｖｃｃ−Ｖ
ｆ）であるので、ガウスの法則から、次式が成立する。 （εｏＶｆ／ｄ＋△Ｐ）Ｓ＝Ｃｂ（Ｖｃｃ−Ｖｆ） （１） ただし、εｏは真空の誘電率、ｄは強誘電体膜の厚さ、
Ｓは強誘電体容量の面積である。強誘電体膜では、通常
（εｏＶｆ／ｄ）よりもΔＰの方がはるかに大きいの
で、近似的にΔＰは次式で表される。 △Ｐ＝Ｃｂ（Ｖｃｃ− Ｖｆ）／Ｓ （２） ΔＰが強誘電体に加えた電圧Ｖｆの増加に対してどのよ
うに変化するかは、読み出し動作前の強誘電体容量の分
極状態によって異なる。図１８にその概略を示すよう
に、分極状態が図１８のＤにあるときは、正極性の電圧
を加えても、分極値の増加率はＢの状態にあるときより
も小さくなる。分極状態Ｂにあるときに正電圧を加えた
ときの強誘電体の分極増加量をΔＰ１、分極状態Ｄにあ
るときに正電圧を加えたときの強誘電体の分極増加量を
△Ｐ０とし、横軸にＶｆをとって電圧印加による△
Ｐ１、ΔＰ０の変化の様子を描くと概ね図１９のように
なる。一方、ΔＰ１、ΔＰ０ともに（２）式を満たすか
ら、図１９において、（２）式右辺を横軸にとって描い
た直線１と、△Ｐ1、ΔＰ０曲線との交点の横軸におけ
る値（それぞれＶｆ１、Ｖｆ０とする：Ｖｆ1＜Ｖ
ｆ０）が、読み出し動作のときに強誘電体容量に加わる
電圧を与える。
【０００９】強誘電体容量の分極状態に依存して、プレ
ート線ＰＬにＶｃｃを印加したときのビット線電圧の値
はそれぞれ（Ｖｃｃ−Ｖｆ１）、（Ｖｃｃ−Ｖｆ０）と
なって両者は異なる値を示す（それぞれＶｂ1、Ｖｂｏ
とおく）。この差を電気的に比較することで、強誘電体
容量に書き込まれたデータが「１」であるか、「０」で
あるかを判定することができ、これらを利用した記憶素
子を構成できる。強誘電体メモリの信頼性改善のために
は、Ｖｂ1とＶｂ０の差である信号電圧マージン△Ｖ
（＝Ｖｂ1−Ｖｂ０＝ Ｖｆ０− Ｖｆ１）が大きいこと
が望ましい。
ート線ＰＬにＶｃｃを印加したときのビット線電圧の値
はそれぞれ（Ｖｃｃ−Ｖｆ１）、（Ｖｃｃ−Ｖｆ０）と
なって両者は異なる値を示す（それぞれＶｂ1、Ｖｂｏ
とおく）。この差を電気的に比較することで、強誘電体
容量に書き込まれたデータが「１」であるか、「０」で
あるかを判定することができ、これらを利用した記憶素
子を構成できる。強誘電体メモリの信頼性改善のために
は、Ｖｂ1とＶｂ０の差である信号電圧マージン△Ｖ
（＝Ｖｂ1−Ｖｂ０＝ Ｖｆ０− Ｖｆ１）が大きいこと
が望ましい。
【００１０】
【発明が解決しようとする課題】図１７に示す読み出し
動作時の等価回路図では示していないが、実際の読み出
し動作では、ビット線とプレート線間のカップリング容
量Ｃｐが信号電圧マージンΔＶの値に大きな影響を及ぼ
す。カップリング容量Ｃｐは、意図せずに存在するビッ
ト線とプレート線間の静電容量である。ビット線とプレ
ート線間のカップリング容量Ｃｐを考慮すると、図１７
の等価回路図は図２０のように書き直され、Ｃｐが大き
くなると、△Ｖが小さくなることが問題となる。この点
につき以下説明する。
動作時の等価回路図では示していないが、実際の読み出
し動作では、ビット線とプレート線間のカップリング容
量Ｃｐが信号電圧マージンΔＶの値に大きな影響を及ぼ
す。カップリング容量Ｃｐは、意図せずに存在するビッ
ト線とプレート線間の静電容量である。ビット線とプレ
ート線間のカップリング容量Ｃｐを考慮すると、図１７
の等価回路図は図２０のように書き直され、Ｃｐが大き
くなると、△Ｖが小さくなることが問題となる。この点
につき以下説明する。
【００１１】図１９から、ビット線とプレート線との間
のカップリング容量Ｃｐを考慮した場合のΔＶを計算す
る。ただし図１９に示す強誘電体容量の分極値の印加電
圧依存性は定式化が困難なので、ΔＰ１、ΔＰ０を図２
１のように直線で近似して計算することにする。図２１
のように直線で近似すると、強誘電体容量は図１６でＢ
の状態にあるときは容量値Ｃ１（強誘電体に加わる電圧
に依存しない定数）をもつ容量として機能し、Ｄの状態
にあるときは容量値Ｃ０（強誘電体に加わる電圧に依存
しない定数）をもつ容量として機能すると考えることが
できる（Ｃ１＞Ｃ０）。
のカップリング容量Ｃｐを考慮した場合のΔＶを計算す
る。ただし図１９に示す強誘電体容量の分極値の印加電
圧依存性は定式化が困難なので、ΔＰ１、ΔＰ０を図２
１のように直線で近似して計算することにする。図２１
のように直線で近似すると、強誘電体容量は図１６でＢ
の状態にあるときは容量値Ｃ１（強誘電体に加わる電圧
に依存しない定数）をもつ容量として機能し、Ｄの状態
にあるときは容量値Ｃ０（強誘電体に加わる電圧に依存
しない定数）をもつ容量として機能すると考えることが
できる（Ｃ１＞Ｃ０）。
【００１２】カップリング容量Ｃｐを考慮すると図２０
の等価回路図で、データ読み出し動作時にプレート線に
Ｖｃｃ、ビット線に０Ｖを印加したときに、ガウスの法
則を適用すると、次の２式が成立する。 （Ｃ０＋Ｃｐ）Ｖｆ０＝Ｃｂ（Ｖｃｃ−Ｖｆ０） （３） （Ｃ１＋Ｃｐ）Ｖｆ１＝Ｃｂ（Ｖｃｃ−Ｖｆ１） （４） この２式から、ΔＶ＝Ｖｆ０− Ｖｆ１は次式で表され
る。 ΔＶ＝Ｖｆ０− Ｖｆ１＝ＣｂＶｃｃ［１／（Ｃｐ＋Ｃ０＋Ｃｂ）−１／（Ｃｐ ＋Ｃ１＋Ｃｂ）］ （５） Ｃ１＞Ｃ０であることから、この式によりＣｐ（＞０）
の増加にしたがって、ΔＶが減少することがわかる。
の等価回路図で、データ読み出し動作時にプレート線に
Ｖｃｃ、ビット線に０Ｖを印加したときに、ガウスの法
則を適用すると、次の２式が成立する。 （Ｃ０＋Ｃｐ）Ｖｆ０＝Ｃｂ（Ｖｃｃ−Ｖｆ０） （３） （Ｃ１＋Ｃｐ）Ｖｆ１＝Ｃｂ（Ｖｃｃ−Ｖｆ１） （４） この２式から、ΔＶ＝Ｖｆ０− Ｖｆ１は次式で表され
る。 ΔＶ＝Ｖｆ０− Ｖｆ１＝ＣｂＶｃｃ［１／（Ｃｐ＋Ｃ０＋Ｃｂ）−１／（Ｃｐ ＋Ｃ１＋Ｃｂ）］ （５） Ｃ１＞Ｃ０であることから、この式によりＣｐ（＞０）
の増加にしたがって、ΔＶが減少することがわかる。
【００１３】Ｃｐが大きくなるに従ってΔＶが減少する
と、強誘電体メモリに書き込まれたデータが「１」であ
るか「０」であるかを判定することが困難となり、誤動
作の可能性が高まり、記憶素子としての信頼性が低下す
る。
と、強誘電体メモリに書き込まれたデータが「１」であ
るか「０」であるかを判定することが困難となり、誤動
作の可能性が高まり、記憶素子としての信頼性が低下す
る。
【００１４】したがって本発明は、ビット線とプレート
線間カップリング容量を削減することで、信号電圧マー
ジンの低下を抑え、強誘電体メモリの記憶素子としての
信頼性を向上することを目的とする。
線間カップリング容量を削減することで、信号電圧マー
ジンの低下を抑え、強誘電体メモリの記憶素子としての
信頼性を向上することを目的とする。
【００１５】
【課題を解決するための手段】ビット線とプレート線間
容量の多くは、ビット線とプレート線の交差する部分で
生じる。そこで本発明においては、ビット線とプレート
線が交差する部分で、ビット線幅、またはプレート線
幅、またはその両方を細くすることで、ビット線とプレ
ート線が重なり合う部分の面積を削減し、ビット線とプ
レート線との線間容量の削減を図っている。
容量の多くは、ビット線とプレート線の交差する部分で
生じる。そこで本発明においては、ビット線とプレート
線が交差する部分で、ビット線幅、またはプレート線
幅、またはその両方を細くすることで、ビット線とプレ
ート線が重なり合う部分の面積を削減し、ビット線とプ
レート線との線間容量の削減を図っている。
【００１６】すなわち本発明によれば、半導体基板と、
該半導体基板上に設けられた強誘電体容量素子と、ワー
ド線、ビット線およびプレート線とを有する強誘電体メ
モリにおいて、プレート線とビット線とが交差する領域
のプレート線の線幅が、前記領域以外におけるプレート
線の線幅よりも細いことを特徴とする強誘電体メモリが
提供される。
該半導体基板上に設けられた強誘電体容量素子と、ワー
ド線、ビット線およびプレート線とを有する強誘電体メ
モリにおいて、プレート線とビット線とが交差する領域
のプレート線の線幅が、前記領域以外におけるプレート
線の線幅よりも細いことを特徴とする強誘電体メモリが
提供される。
【００１７】また本発明によれば、半導体基板と、該半
導体基板上に設けられた強誘電体容量素子と、ワード
線、ビット線およびプレート線とを有する強誘電体メモ
リにおいて、プレート線とビット線とが交差する領域の
ビット線の線幅が、前記領域以外におけるビット線の線
幅よりも細いことを特徴とする強誘電体メモリが提供さ
れる。
導体基板上に設けられた強誘電体容量素子と、ワード
線、ビット線およびプレート線とを有する強誘電体メモ
リにおいて、プレート線とビット線とが交差する領域の
ビット線の線幅が、前記領域以外におけるビット線の線
幅よりも細いことを特徴とする強誘電体メモリが提供さ
れる。
【００１８】また本発明によれば、半導体基板と、該半
導体基板上に設けられた強誘電体容量素子と、ワード
線、ビット線およびプレート線とを有する強誘電体メモ
リにおいて、プレート線とビット線とが交差する領域の
プレート線の線幅が、前記領域以外におけるプレート線
の線幅よりも細く、前記領域のビット線の線幅が、前記
領域以外におけるビット線の線幅よりも細いことを特徴
とする強誘電体メモリが提供される。
導体基板上に設けられた強誘電体容量素子と、ワード
線、ビット線およびプレート線とを有する強誘電体メモ
リにおいて、プレート線とビット線とが交差する領域の
プレート線の線幅が、前記領域以外におけるプレート線
の線幅よりも細く、前記領域のビット線の線幅が、前記
領域以外におけるビット線の線幅よりも細いことを特徴
とする強誘電体メモリが提供される。
【００１９】本発明の強誘電体メモリは、以上のような
構成をとることによってビット線とプレート線が交差す
る領域において両者が重なり合う部分の面積を減少さ
せ、これによりカップリング容量の削減を図り、信号電
圧マージンの低下を抑制するものである。
構成をとることによってビット線とプレート線が交差す
る領域において両者が重なり合う部分の面積を減少さ
せ、これによりカップリング容量の削減を図り、信号電
圧マージンの低下を抑制するものである。
【００２０】
【発明の実施の形態】本発明の強誘電体メモリの単位メ
モリセルの第１の実施の形態の平面図を図１に示す。図
１の点線ａａ’に沿った断面図を図２に、点線ｂｂ’に
沿った断面図を図３にそれぞれ示す。この強誘電体メモ
リは、半導体基板１と、半導体基板１上に設けられた強
誘電体容量素子およびメモリセルトランジスタと、前記
強誘電体容量素子上に設けられた保護膜９とを有し、前
記強誘電体容量素子は、下部電極８、上部電極６、およ
びこれらに挟まれた強誘電体膜４を含んでいる。保護膜
９には上部電極６に通じるコンタクトホールが設けら
れ、このコンタクトホールを通して前記強誘電体容量素
子と前記メモリセルトランジスタとの一方のソース・ド
レイン拡散層８が電気的に接続されている。
モリセルの第１の実施の形態の平面図を図１に示す。図
１の点線ａａ’に沿った断面図を図２に、点線ｂｂ’に
沿った断面図を図３にそれぞれ示す。この強誘電体メモ
リは、半導体基板１と、半導体基板１上に設けられた強
誘電体容量素子およびメモリセルトランジスタと、前記
強誘電体容量素子上に設けられた保護膜９とを有し、前
記強誘電体容量素子は、下部電極８、上部電極６、およ
びこれらに挟まれた強誘電体膜４を含んでいる。保護膜
９には上部電極６に通じるコンタクトホールが設けら
れ、このコンタクトホールを通して前記強誘電体容量素
子と前記メモリセルトランジスタとの一方のソース・ド
レイン拡散層８が電気的に接続されている。
【００２１】メモリセルトランジスタの他方のソース・
ドレイン拡散層８は、コンタクトホールを通してビット
線と接続されている。強誘電体容量素子の下部電極３は
プレート線を兼ねている。図１に示すように、ビット線
とプレート線が交差する領域では、ビット線幅、プレー
ト線幅の両方を細くしてある。ビット線とプレート線が
交差する部分ではコンタクトホール、上部電極が存在し
ないため、ビット線、プレート線の幅を細くしても特に
問題は生じない。図１の単位メモリセルを複数個マトリ
クス状に接続した例の平面図を図４に示す。図４のう
ち、理解を容易にするため、ビット線とプレート線だけ
を描くと、図５のようになる。
ドレイン拡散層８は、コンタクトホールを通してビット
線と接続されている。強誘電体容量素子の下部電極３は
プレート線を兼ねている。図１に示すように、ビット線
とプレート線が交差する領域では、ビット線幅、プレー
ト線幅の両方を細くしてある。ビット線とプレート線が
交差する部分ではコンタクトホール、上部電極が存在し
ないため、ビット線、プレート線の幅を細くしても特に
問題は生じない。図１の単位メモリセルを複数個マトリ
クス状に接続した例の平面図を図４に示す。図４のう
ち、理解を容易にするため、ビット線とプレート線だけ
を描くと、図５のようになる。
【００２２】ビット線全体、プレート線全体の線幅を細
くしても、ビット線とプレート線間カップリング容量は
削減できる。しかしこのようにした場合、強誘電体容量
１個あたりの占める面積が小さくなって信号電圧マージ
ンの低下につながるという問題や、ビット線、プレート
線に形成されたコンタクトホールの面積を小さくしなけ
ればならずコンタクトホール内での導通不良が生じる可
能性が高まるといった問題が生じる。これに対し本発明
のようにビット線とプレート線が交差する領域において
のみビット線とプレート線の線幅を細くすれば、上記の
ような問題を生ずることなくビット線とプレート線間カ
ップリング容量を削減できる。
くしても、ビット線とプレート線間カップリング容量は
削減できる。しかしこのようにした場合、強誘電体容量
１個あたりの占める面積が小さくなって信号電圧マージ
ンの低下につながるという問題や、ビット線、プレート
線に形成されたコンタクトホールの面積を小さくしなけ
ればならずコンタクトホール内での導通不良が生じる可
能性が高まるといった問題が生じる。これに対し本発明
のようにビット線とプレート線が交差する領域において
のみビット線とプレート線の線幅を細くすれば、上記の
ような問題を生ずることなくビット線とプレート線間カ
ップリング容量を削減できる。
【００２３】図６は本発明の単位メモリセルの第２の実
施の形態を示す平面図である。図１に示す単位メモリセ
ルの第１の実施の形態では、ビット線はプレート線の上
でプレート線と交差しているが、図６のようにプレート
線の下で交差していてもよい。図６の点線ａａ’に沿っ
た断面図を図７に、点線ｂｂ’に沿った断面図を図８に
それぞれ示す。図６においても、ビット線とプレート線
の交差する部分でビット線幅、プレート線幅の両方を細
くしており、ビット線とプレート線間のカップリング容
量を低減している。
施の形態を示す平面図である。図１に示す単位メモリセ
ルの第１の実施の形態では、ビット線はプレート線の上
でプレート線と交差しているが、図６のようにプレート
線の下で交差していてもよい。図６の点線ａａ’に沿っ
た断面図を図７に、点線ｂｂ’に沿った断面図を図８に
それぞれ示す。図６においても、ビット線とプレート線
の交差する部分でビット線幅、プレート線幅の両方を細
くしており、ビット線とプレート線間のカップリング容
量を低減している。
【００２４】第１、第２の実施の形態では、プレート
線、ビット線の両方の線幅を細くしたが、図９に本発明
の第３の実施の形態の平面図を示すように、ビット線と
プレート線が交差する領域のビット線の線幅のみを細く
してもビット線とプレート線間のカップリング容量は低
減できる。また図１０に本発明の第４の実施の形態の平
面図を示すように、プレート線の線幅のみを細くしても
よい。
線、ビット線の両方の線幅を細くしたが、図９に本発明
の第３の実施の形態の平面図を示すように、ビット線と
プレート線が交差する領域のビット線の線幅のみを細く
してもビット線とプレート線間のカップリング容量は低
減できる。また図１０に本発明の第４の実施の形態の平
面図を示すように、プレート線の線幅のみを細くしても
よい。
【００２５】本発明において、プレート線とビット線と
が交差する領域のプレート線の線幅は、前記領域以外に
おける線幅よりも細くなるようにする。好ましくは前記
領域におけるプレート線の線幅を上部電極の幅よりも細
くする。線幅の上限値については、信号電圧等その他の
条件によって好ましい線幅の範囲が変動するため一律に
決めることは困難であるが、通常プレート線の線幅は４
μｍ程度であることから、例えば３μｍ以下とすること
が好ましく、２μｍ以下とすることがさらに好ましい。
以上述べたような線幅とすることによって、カップリン
グ容量を効果的に低減できる。また線幅は細ければ細い
ほどカップリング容量の低減の点では有利となるが、断
線を起こす危険性を考慮し、０．２μｍ以上とすること
が好ましい。
が交差する領域のプレート線の線幅は、前記領域以外に
おける線幅よりも細くなるようにする。好ましくは前記
領域におけるプレート線の線幅を上部電極の幅よりも細
くする。線幅の上限値については、信号電圧等その他の
条件によって好ましい線幅の範囲が変動するため一律に
決めることは困難であるが、通常プレート線の線幅は４
μｍ程度であることから、例えば３μｍ以下とすること
が好ましく、２μｍ以下とすることがさらに好ましい。
以上述べたような線幅とすることによって、カップリン
グ容量を効果的に低減できる。また線幅は細ければ細い
ほどカップリング容量の低減の点では有利となるが、断
線を起こす危険性を考慮し、０．２μｍ以上とすること
が好ましい。
【００２６】またビット線についても、プレート線とビ
ット線の交差領域の線幅は、かかる領域以外における線
幅よりも細くなるようにする。線幅の上限値について
は、信号電圧等その他の条件によって好ましい線幅の範
囲が変動するため一律に決めることは困難であるが、例
えば３μｍ以下とすることが好ましく、２μｍ以下とす
ることがさらに好ましい。また、断線を起こす危険性を
考慮し、０．２μｍ以上とすることが好ましい。
ット線の交差領域の線幅は、かかる領域以外における線
幅よりも細くなるようにする。線幅の上限値について
は、信号電圧等その他の条件によって好ましい線幅の範
囲が変動するため一律に決めることは困難であるが、例
えば３μｍ以下とすることが好ましく、２μｍ以下とす
ることがさらに好ましい。また、断線を起こす危険性を
考慮し、０．２μｍ以上とすることが好ましい。
【００２７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２８】図１は本発明の単位メモリセルの第１の実
施例を示す平面図で、図２、図３はそれぞれ図１の点線
ａａ’、ｂｂ’に沿った断面図である。Ｐ型半導体基板
１上に作り込まれた電界効果トランジスタ上に形成され
た層間膜の上に下部電極３として、下層からＴｉ、Ｐ
ｔ、強誘電体膜４としてＰＺＴ、上部電極５としてＰｔ
を有する強誘電体容量素子が形成されている。下部電極
３はプレート線を兼ねている。ＰＺＴ膜はゾル・ゲル法
で形成される。電界効果トランジスタと強誘電体容量を
電気的に接続するため、電界効果トランジスタの一方の
ソース・ドレイン拡散層８と、強誘電体容量素子の上部
電極５に通じるコンタクトホールが形成されている。こ
れらコンタクトホール上に形成された配線層６によっ
て、電界効果トランジスタの一方のソース・ドレイン拡
散層８と強誘電体容量の上部電極５が電気的に接続され
ている。配線層６は下層から順にＴｉ、ＴｉＮ、Ａｌ、
ＴｉＮが用いられている。また、この配線層６はビット
線も構成しており、ビット線は電界効果トランジスタの
もう一方のソース・ドレイン拡散層８と接続されてい
る。
施例を示す平面図で、図２、図３はそれぞれ図１の点線
ａａ’、ｂｂ’に沿った断面図である。Ｐ型半導体基板
１上に作り込まれた電界効果トランジスタ上に形成され
た層間膜の上に下部電極３として、下層からＴｉ、Ｐ
ｔ、強誘電体膜４としてＰＺＴ、上部電極５としてＰｔ
を有する強誘電体容量素子が形成されている。下部電極
３はプレート線を兼ねている。ＰＺＴ膜はゾル・ゲル法
で形成される。電界効果トランジスタと強誘電体容量を
電気的に接続するため、電界効果トランジスタの一方の
ソース・ドレイン拡散層８と、強誘電体容量素子の上部
電極５に通じるコンタクトホールが形成されている。こ
れらコンタクトホール上に形成された配線層６によっ
て、電界効果トランジスタの一方のソース・ドレイン拡
散層８と強誘電体容量の上部電極５が電気的に接続され
ている。配線層６は下層から順にＴｉ、ＴｉＮ、Ａｌ、
ＴｉＮが用いられている。また、この配線層６はビット
線も構成しており、ビット線は電界効果トランジスタの
もう一方のソース・ドレイン拡散層８と接続されてい
る。
【００２９】本実施例では、強誘電体容量素子の下部電
極３を兼ねるプレート線の幅は４μｍとし、強誘電体容
量の上部電極５を縦３μｍ、横３μｍの正方形としてい
る。このように下部電極の幅を上部電極の幅よりも大き
くするのは、上部電極と下部電極の短絡を防ぐためであ
る。通常、強誘電体容量素子の上部電極、下部電極の材
料としては、本実施例のようにＰｔなどの耐酸化性金属
が用いられる。このような材料は化学的に安定なため、
加工の際に化学的にエッチングするのは困難で、Ａｒイ
オンなどを用いて物理的にエッチングする方法がしばし
ば用いられる。下部電極加工時に電極材料を物理的にエ
ッチングすると、容量素子を構成する強誘電体膜の側壁
にエッチングされた電極材料が再付着することがしばし
ば起こる。強誘電体膜側壁に付着した電極材料と上部電
極が接触すると上郡電極と下部電極が電気的に短絡して
しまい、強誘電体容量はもはや容量素子としては機能し
なくなる。強誘電体膜側壁と上部電極との距離をある程
度（本案施例では０．５μｍ）とることによって、上部
電極と下部電極の間の短絡を防止するために、上部電極
の幅よりも下部電極の幅を広くしてある。
極３を兼ねるプレート線の幅は４μｍとし、強誘電体容
量の上部電極５を縦３μｍ、横３μｍの正方形としてい
る。このように下部電極の幅を上部電極の幅よりも大き
くするのは、上部電極と下部電極の短絡を防ぐためであ
る。通常、強誘電体容量素子の上部電極、下部電極の材
料としては、本実施例のようにＰｔなどの耐酸化性金属
が用いられる。このような材料は化学的に安定なため、
加工の際に化学的にエッチングするのは困難で、Ａｒイ
オンなどを用いて物理的にエッチングする方法がしばし
ば用いられる。下部電極加工時に電極材料を物理的にエ
ッチングすると、容量素子を構成する強誘電体膜の側壁
にエッチングされた電極材料が再付着することがしばし
ば起こる。強誘電体膜側壁に付着した電極材料と上部電
極が接触すると上郡電極と下部電極が電気的に短絡して
しまい、強誘電体容量はもはや容量素子としては機能し
なくなる。強誘電体膜側壁と上部電極との距離をある程
度（本案施例では０．５μｍ）とることによって、上部
電極と下部電極の間の短絡を防止するために、上部電極
の幅よりも下部電極の幅を広くしてある。
【００３０】下部電極の幅を上部電極が存在しない部分
で細くしても、上記のような強誘電体容量素子の上部電
極、下部電極間が短絡する懸念はない。
で細くしても、上記のような強誘電体容量素子の上部電
極、下部電極間が短絡する懸念はない。
【００３１】図１の単位メモリセルを複数個マトリクス
状に接続した例の平面図を図４に示す。図４のうち、理
解を容易にするためビット線とプレート線のみを描くと
図５のようになる。
状に接続した例の平面図を図４に示す。図４のうち、理
解を容易にするためビット線とプレート線のみを描くと
図５のようになる。
【００３２】図１、図５から明らかなように、本実施例
では、ビット線とプレート線が交差する領域でビット線
およびプレート線の線幅を細くしている。すなわち、ビ
ット線とプレート線が交差する部分のみ、４μｍ幅のプ
レート線を１μｍ幅に、２μｍ幅のビット線を１μｍ幅
にしている。これによりプレート線とビット線とが交差
する領域においてこれらが重なり合う部分の面積を１μ
ｍ２としている。このようにすることによりビット線と
プレート線間のカップリング容量を小さくしている。す
なわち、４μｍ幅のプレート線と２μｍ幅のビット線と
が交差した場合の重なり合う部分の面積は、８μｍ２で
あるが、本実施例では重なり合う部分の面積が１μｍ２
であり、カップリング容量は１／８程度に削減される。
では、ビット線とプレート線が交差する領域でビット線
およびプレート線の線幅を細くしている。すなわち、ビ
ット線とプレート線が交差する部分のみ、４μｍ幅のプ
レート線を１μｍ幅に、２μｍ幅のビット線を１μｍ幅
にしている。これによりプレート線とビット線とが交差
する領域においてこれらが重なり合う部分の面積を１μ
ｍ２としている。このようにすることによりビット線と
プレート線間のカップリング容量を小さくしている。す
なわち、４μｍ幅のプレート線と２μｍ幅のビット線と
が交差した場合の重なり合う部分の面積は、８μｍ２で
あるが、本実施例では重なり合う部分の面積が１μｍ２
であり、カップリング容量は１／８程度に削減される。
【００３３】ここで、プレート線全体を細くすると、上
記のように通常上部電極幅はプレート線幅以下にする必
要があり、上部電極幅も細くしなければならず、したが
って上部電極の面積が小さくなる。上部電極の面積が小
さくなると、メモリセル容量から得られる信号電圧が小
さくなり、メモリとしての誤動作の増大につながる懸念
がある。またプレート線全体を細くするとプレート線の
電気抵抗増大を招き、メモリセルを含む回路の高速動作
の妨げとなるほか、消費電力の増大も招く。ビット線全
体を細くすると、同様にビット線の電気抵抗の増大を招
く。したがってビット線とプレート線間のカップリング
容量低減のためにビット線幅全体、プレート線幅全体を
細くすることは好ましくない。
記のように通常上部電極幅はプレート線幅以下にする必
要があり、上部電極幅も細くしなければならず、したが
って上部電極の面積が小さくなる。上部電極の面積が小
さくなると、メモリセル容量から得られる信号電圧が小
さくなり、メモリとしての誤動作の増大につながる懸念
がある。またプレート線全体を細くするとプレート線の
電気抵抗増大を招き、メモリセルを含む回路の高速動作
の妨げとなるほか、消費電力の増大も招く。ビット線全
体を細くすると、同様にビット線の電気抵抗の増大を招
く。したがってビット線とプレート線間のカップリング
容量低減のためにビット線幅全体、プレート線幅全体を
細くすることは好ましくない。
【００３４】
【発明の効果】本発明によれば、ビット線とプレート線
が重なる領域の面積を削減することで、ビット線とプレ
ート線間のカップリング容量を削減しているため、カッ
プリング容量の存在に伴うメモリセルから得られる信号
電圧マージンの低下を効果的に抑制できる。このため、
メモリのデータ読み出し時の誤動作の可能性を低減で
き、記憶素子としての信頼性を向上することができる。
が重なる領域の面積を削減することで、ビット線とプレ
ート線間のカップリング容量を削減しているため、カッ
プリング容量の存在に伴うメモリセルから得られる信号
電圧マージンの低下を効果的に抑制できる。このため、
メモリのデータ読み出し時の誤動作の可能性を低減で
き、記憶素子としての信頼性を向上することができる。
【図１】本発明の単位強誘電体メモリセルの実施の形態
および第１の実施例を示す平面図である。
および第１の実施例を示す平面図である。
【図２】図１のａａ’線断面図である。
【図３】図１のｂｂ’線断面図である。
【図４】本発明の強誘電体メモリセルの一例を示す平面
図である。
図である。
【図５】本発明の強誘電体メモリセル一例を示す平面図
である。
である。
【図６】本発明の強誘電体メモリセルの一例を示す平面
図である。
図である。
【図７】図６のａａ’線断面図である。
【図８】図６のｂｂ’線断面図である。
【図９】本発明の強誘電体メモリセルの一例を示す平面
図である。
図である。
【図１０】本発明の強誘電体メモリセルの一例を示す平
面図である。
面図である。
【図１１】従来例の単位強誘電体メモリセルを示す平面
図である。
図である。
【図１２】図１１のａａ’線断面図である。
【図１３】図１１のｂｂ’線断面図である。
【図１４】従来例の単位強誘電体メモリセルの等価回路
図である。
図である。
【図１５】従来例の強誘電体メモリセルを示す平面図で
ある。
ある。
【図１６】強誘電体の分極特性の説明図である。
【図１７】本発明が解決しようとする課題を説明するた
めの回路図である。
めの回路図である。
【図１８】強誘電体の分極特性の説明図である。
【図１９】強誘電体の分極特性の説明図である。
【図２０】本発明が解決しようとする課題を説明するた
めの回路図である。
めの回路図である。
【図２１】強誘電体の分極特性の説明図である。
Ｔｒ セルトランジスタ ＢＬ ビット線 ＰＬ プレート線 ＷＬ ワード線 ＭＣ メモリセル Ｃｆ 強誘電体容量 １ ｐ型Ｓｉ基板 ２ フィールドＳｉＯ２ ３ 下部電極 ４ 強誘電体膜 ５ 上部電極 ６ 配線材 ７ ゲート電極 ８ ｎ＋拡散層 ９ 保護膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 G11C 11/22 G11C 14/00 H01L 21/8242 H01L 27/108
Claims (6)
- 【請求項１】 半導体基板と、該半導体基板上に設けら
れた強誘電体容量素子と、ワード線、ビット線およびプ
レート線とを有する強誘電体メモリにおいて、プレート
線とビット線とが交差する領域のプレート線の線幅が、
前記領域以外におけるプレート線の線幅よりも細いこと
を特徴とする強誘電体メモリ。 - 【請求項２】 プレート線とビット線とが交差する領域
のプレート線の線幅が０．２μｍ以上３μｍ以下である
請求項１に記載の強誘電体メモリ。 - 【請求項３】 半導体基板と、該半導体基板上に設けら
れた強誘電体容量素子と、ワード線、ビット線およびプ
レート線とを有する強誘電体メモリにおいて、プレート
線とビット線とが交差する領域のビット線の線幅が、前
記領域以外におけるビット線の線幅よりも細いことを特
徴とする強誘電体メモリ。 - 【請求項４】 プレート線とビット線とが交差する領域
のビット線の線幅が０．２μｍ以上３μｍ以下である請
求項３に記載の強誘電体メモリ。 - 【請求項５】 半導体基板と、該半導体基板上に設けら
れた強誘電体容量素子と、ワード線、ビット線およびプ
レート線とを有する強誘電体メモリにおいて、プレート
線とビット線とが交差する領域のプレート線の線幅が、
前記領域以外におけるプレート線の線幅よりも細く、前
記領域のビット線の線幅が、前記領域以外におけるビッ
ト線の線幅よりも細いことを特徴とする強誘電体メモ
リ。 - 【請求項６】 プレート線とビット線とが交差する領域
のプレート線の線幅が０．２μｍ以上３μｍ以下であっ
て、前記領域のビット線の線幅が０．２μｍ以上３μｍ
以下である請求項５に記載の強誘電体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09343263A JP3077748B2 (ja) | 1997-12-12 | 1997-12-12 | 強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09343263A JP3077748B2 (ja) | 1997-12-12 | 1997-12-12 | 強誘電体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11177035A JPH11177035A (ja) | 1999-07-02 |
| JP3077748B2 true JP3077748B2 (ja) | 2000-08-14 |
Family
ID=18360180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09343263A Expired - Lifetime JP3077748B2 (ja) | 1997-12-12 | 1997-12-12 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3077748B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI550872B (zh) * | 2014-10-28 | 2016-09-21 | 旺宏電子股份有限公司 | 半導體裝置及其製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3236262B2 (ja) * | 1998-06-16 | 2001-12-10 | 松下電器産業株式会社 | 強誘電体メモリ装置 |
-
1997
- 1997-12-12 JP JP09343263A patent/JP3077748B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI550872B (zh) * | 2014-10-28 | 2016-09-21 | 旺宏電子股份有限公司 | 半導體裝置及其製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11177035A (ja) | 1999-07-02 |
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