TWI550872B - 半導體裝置及其製造方法 - Google Patents

Description

半導體裝置及其製造方法

本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種具有特殊堆疊結構之半導體裝置及其製造方法。

記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等等之儲存元件中。隨著記憶體製造技術的進步，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度的記憶裝置，而逐漸發展出三維堆疊記憶體結構(3D stacked memory structure)。

垂直閘極(vertical gate)結構已被廣泛地運用於三維記憶體堆疊中。為了達到高元件密度與更大的記憶容量，垂直閘極結構之堆疊層係被期望有更高的高度與更小的寬度。然而，這樣的結構容易使位元線圖案產生彎曲(bending)，造成字元線橋接(bridge)。一旦發生字元線橋接，會造成整個記憶體區塊無 法使用。

本發明係有關於一種具有特殊堆疊結構之半導體裝置及其製造方法，能有效地防止位元線彎曲造成字元線橋接。此外，本發明之半導體裝置提供更簡單的製程與更低的製造成本，可輕易地堆疊金屬閘極材料，降低記憶體的負載與能量消耗，使記憶體具有更好的表現。

根據本發明，提出一種半導體裝置，包括一第一堆疊結構與一第二堆疊結構。第一堆疊結構與第二堆疊結構沿著一第一方向排列，且沿著一第二方向延伸，第一方向垂直第二方向。第一堆疊結構包括一第一操作部以及一第一支撐部。第一支撐部沿著第二方向與第一操作部交錯排列。第一操作部在第一方向的寬度小於第一支撐部在第一方向的寬度。

根據本發明，提出一種半導體結構的製造方法，包括以下步驟。交錯堆疊複數個半導體層與絕緣層。蝕刻堆疊的半導體層與絕緣層，以形成一第一堆疊結構與一第二堆疊結構。第一堆疊結構與第二堆疊結構沿著一第一方向排列，且沿著一第二方向延伸，第一方向垂直第二方向。第一堆疊結構包括一第一操作部以及一第一支撐部，第一支撐部沿著第二方向與第一操作部交錯排列。第一操作部在第一方向的寬度小於第一支撐部在第一方向的寬度。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

100‧‧‧半導體裝置

11、11’、11”、51、61‧‧‧第一堆疊結構

111、111”‧‧‧第一操作部

112、112’、112”‧‧‧第一支撐部

12、12’、12”、52‧‧‧第二堆疊結構

121、121”‧‧‧第二操作部

122、122’、122”‧‧‧第二支撐部

20‧‧‧介電結構

201‧‧‧穿隧層

202、204、204’‧‧‧儲存層

203、205’‧‧‧阻隔層

205‧‧‧虛設阻隔層

30‧‧‧閘極結構

40‧‧‧矽化層

4‧‧‧半導體條紋

6‧‧‧絕緣條紋

H2051、H2052‧‧‧虛設阻隔層的厚度

S1‧‧‧第一間距

S2、S2’、S2”‧‧‧第二間距

T1、T1’‧‧‧第一溝槽

HT1’‧‧‧第一溝槽的深度

T2‧‧‧第二溝槽

HT2‧‧‧第二溝槽的深度

W1、W51、W1A、W2A‧‧‧第一操作部在第一方向的寬度

W2、W2’、W52‧‧‧第一支撐部在第一方向的寬度

W3‧‧‧第二操作部在第一方向的寬度

W4、W4’‧‧‧第二支撐部在第一方向的寬度

B-B’、C-C’、D-D’、E-E’、F-F’‧‧‧剖面線

X、Y、Z‧‧‧坐標軸

第1A至5B圖繪示本發明之半導體裝置的一製造實施例。

第6A圖繪示本發明另一實施例之半導體結構的橫向剖面圖，第6B圖為第6A圖之結構沿D-D’線所繪製的縱向剖面圖。

第7A至10C圖繪示本發明之半導體裝置的另一製造實施例。

第11A、11B圖繪示本發明其他實施例之第一堆疊結構與第二堆疊結構的橫向剖面圖。

第12A、12B圖繪示本發明其他實施例之第一堆疊結構與第二堆疊結構的縱向剖面圖。

以下係參照所附圖式詳細敘述本發明之實施例。圖式中相同的標號係用以標示相同或類似之部分。需注意的是，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。

本發明實施例之半導體裝置可包括一第一堆疊結構與一第二堆疊結構，第一堆疊結構與第二堆疊結構係沿著一第一方向排列，且沿著一第二方向上延伸，第一方向垂直第二方向。在一實施例中，第一堆疊結構包括一第一操作部與一第一支撐部。第一操作部與第一支撐部係沿著 第二方向交錯排列。此外，第一操作部在第一方向的寬度小於第一支撐部在第一方向的寬度。

第1A至5B圖繪示本發明之半導體裝置100的一製造實施例。以下將參照本發明實施例之製造流程一併敘述本發明實施例之半導體結構100。

首先，交錯堆疊複數個半導體層與絕緣層(未繪示)。接著，蝕刻堆疊之半導體層與絕緣層，以形成如第1A圖所示之一第一堆疊結構11與一第二堆疊結構12。第1A圖繪示第一堆疊結構11與第二堆疊結構12的橫向剖面(transverse section)圖，第1B、1C圖分別為第1A圖之結構沿B-B’、C-C’線所繪製的縱向剖面(longitudinal section)圖。

如第1A~1C圖所示，第一堆疊結構11與第二堆疊結構12沿著一第一方向(X方向)排列。在一實施例中，第一堆疊結構11與第二堆疊結構12可形成於基板1上，並沿著一第二方向(Y方向)延伸，第一方向垂直第二方向。第一堆疊結構11與第二堆疊結構12可包括複數個交錯堆疊的半導體條紋4與絕緣條紋6，半導體條紋4係藉由絕緣條紋6彼此分開。

第一堆疊結構11包括一第一操作部111以及一第一支撐部112，第一支撐部112沿著第二方向與第一操作部111交錯排列。在本實施例中，第一操作部111在第一方向的寬度W1小於第一支撐部112在第一方向的寬度W2。要注意的是，在第1A~1C圖所示之實施例中，第一操作部111在第一方向(X方向)上具有固定的寬度(W1)，而第一支撐部112為一橢圓形，其寬度係定義為第一支撐部112在第一方向的最大寬度(W2)， 也就是橢圓形之長軸的寬度，但本發明並未限定於此。相對地，本發明之第一操作部111以及第一支撐部112也可為其他的形狀，將於後方描述。

由於第一支撐部112在第一方向具有較寬的寬度W2，將有助於支撐第一堆疊結構11，防止第一堆疊結構11發生彎曲。此外，第一操作部111在第一方向具有較窄的寬度W1，將有助於記憶體裝置的表現。

如圖所示，本發明實施例之第二堆疊結構12也可包括一第二操作部121與一第二支撐部122。第二操作部121在第一方向上相鄰於第一操作部111，第二支撐部122在第一方向上相鄰於第一支撐部112。第二支撐部122沿著第二方向與第二操作部121交錯排列，且第二操作部121在第一方向的寬度W3小於第二支撐部122在第一方向(X方向)的寬度W4。

類似地，第二操作部121在第一方向上具有固定的寬度(W3)，而第二支撐部122為一橢圓形，其寬度係定義為第二支撐部122在第一方向的最大寬度(W4)，也就是橢圓形之長軸的寬度，但本發明並未限定於此。

如第1A圖所示，在第一方向上，第一操作部111與第二操作部121之間具有一第一間距S1，第一支撐部112與第二支撐部122之間具有一第二間距S2，第二間距S2小於第一間距S1。

如第1B、1C圖所示，在第一堆疊結構11與第二堆疊結構12的縱向剖面上，第一操作部111與第二操作部121之間具有一第一溝槽T1，第一支撐部112與第二支撐部122之間具有一第二溝槽T2。

接著，沉積一介電結構20於第一堆疊結構11與第二堆疊結 構12的表面，且介電結構20係填滿第二溝槽T2。在一實施例中，介電結構20可例如包括一穿隧層201與一儲存層202。在另一實施例中，介電結構20可例如包括一穿隧層201、一儲存層202與一阻隔層203。

第2A、3A圖繪示本發明實施例之半導體結構的橫向剖面圖，第2B、2C圖分別為第2A圖之結構沿B-B’、C-C’線所繪製的縱向剖面圖。第3B、3C圖分別為第3A圖之結構沿B-B’、C-C’線所繪製的縱向剖面圖。如第2A~2C圖所示，依序沉積一穿隧層201與一儲存層202於第一堆疊結構11與第二堆疊結構12的表面，使位於第一支撐部112與第二支撐部122表面的儲存層202彼此直接接觸。

在本實施例中，第一支撐部112與第二支撐部122之間的第二間距S2係小於穿隧層201與儲存層202之厚度總和的兩倍，因此，穿隧層201與儲存層202可填滿第二溝槽T2，使位於第一支撐部112與第二支撐部122表面的儲存層202彼此直接接觸。

如第3A~3C圖所示，沉積一阻隔層203於第一堆疊結構11與第二堆疊結構12的表面。由於第二溝槽T2已被介電結構20所填滿，因此，複數個第一溝槽T1彼此可藉由介電結構20所隔絕。

在本實施例中，穿隧層201可例如為一氧化矽層(O)，儲存層202可例如為一氮化矽層(N)，阻隔層203可例如為一氧化矽層(O)。也就是說，介電結構20可為一多層結構，例如是ONO結構。但本發明並未限定於此。在其他實施例中，介電結構20也可例如是一ONONO結構。

第4A圖繪示本發明實施例之半導體結構的橫向剖面圖，第4B圖為第4A圖之結構沿B-B’線所繪製的縱向剖面圖。如第4A、4B圖所 示，形成一閘極結構30於第一操作部111與第二操作部112上，且閘極結構30填滿第一溝槽T1。在一實施例中，閘極結構30包括多晶矽或金屬。選用金屬作為閘極結構30能有效地減少其負載(loading)，但閘極結構30之材料的選擇仍取決於製程與裝置的穩定性。

在此製程步驟中，可包括將閘極材料沉積於第一堆疊結構11與第二堆疊結構12上，接著，移除位於第一支撐部112與第二支撐部122上方之閘極材料，以形成如第4A、4B圖所繪示的結構。

相較於傳統的製造程序，由於傳統的半導體堆疊結構在第一方向上皆具有相同的寬度，也就是說，第二溝槽T2無法藉由介電結構20所填滿。因此，在形成閘極結構30的步驟中，閘極材料也會被填入第二溝槽T2中，而需要在後續步驟中進一步移除填入第二溝槽T2中的閘極材料。

相對地，由於本發明實施例之第二溝槽T2已被介電結構20所填滿，在形成閘極結構30的步驟中，僅需要將位於第一支撐部112與第二支撐部122上方之閘極材料移除，能有效地簡化製成的步驟且降低製造成本。

第5A圖繪示本發明實施例之半導體結構的橫向剖面圖，第5B圖為第5A圖之結構沿B-B’線所繪製的縱向剖面圖。如第5A、5B圖所示，可沉積一矽化層40於閘極結構30上，以形成本發明實施例之半導體裝置100。在本實施例中，矽化層40可自對準地(self-aligned)形成於閘極結構30之頂部，能有效地降低電阻，減少閘極結構30的負載。

第6A圖繪示本發明另一實施例之半導體結構的橫向剖面圖，第6B圖為第6A圖之結構沿D-D’線所繪製的縱向剖面圖。第6A圖所 繪示之結構類似於第3A圖所繪示之結構，其不同之處在於第6A圖之第一支撐部112’在第一方向的寬度W2’小於第3A圖之第一支撐部112在第一方向的寬度W2，且第6A圖之第二支撐部122’在第一方向的寬度W4’小於第3A圖之第二支撐部122在第一方向的寬度W4。也就是說，第6A圖之第一支撐部112’與第二支撐部122’之間的第二間距S2’大於第3A圖之第一支撐部112與第二支撐部122之間的第二間距S2。

然而，如第6A、6B圖所示，仍可藉由介電結構20填滿第一支撐部112’與第二支撐部122’之間的第二溝槽T2。在本實施例中，位於第一支撐部112’與第二支撐部122’表面的阻隔層203彼此直接接觸。也就是說，雖然第一支撐部112’與第二支撐部122’之間的第二間距S2’係大於穿隧層201與儲存層202之厚度總和的兩倍，但仍可藉由穿隧層201、儲存層202與阻隔層203填滿第二溝槽T2。

第7A至10C圖繪示本發明之半導體裝置的另一製造實施例。第7A圖繪示本發明又一實施例之半導體結構的橫向剖面圖，第7B、7C圖分別為第7A圖之結構沿E-E’、F-F’線所繪製的縱向剖面圖。第8A圖繪示本發明又一實施例之半導體結構的橫向剖面圖，第8B、8C圖分別為第8A圖之結構沿E-E’、F-F’線所繪製的縱向剖面圖。在本實施例中，第一堆疊結構11”之第一操作部111”與第二堆疊結構12”之第二操作部121”之間具有一第一間距S1”，第一堆疊結構11”之第一支撐部112”與第二堆疊結構12”之第二支撐部122”之間具有一第二間距S2”。第一間距S1”與第二間距S2”皆大於第1A圖所繪示之第一間距S1與第二間距S2。

如第7A~7C圖所示，依序沉積一穿隧層201與一儲存層204 於第一堆疊結構11”與第二堆疊結構12”的表面，在本實施例中，儲存層204之厚度係大於預定之厚度(預定之厚度例如類似於第2A~2C圖之儲存層202的厚度)。舉例來說，預定之厚度為45Å，儲存層204之厚度為100Å。

接著，如第8A~8C圖所示，沉積一虛設阻隔層205於第一堆疊結構11”與第二堆疊結構12”的表面，使位於第一支撐部112”與第二支撐部122”表面的虛設阻隔層205彼此直接接觸。

在一實施例中，沉積虛設阻隔層205的步驟可例如包括沉積一多晶矽材料，接著進行高溫氧化(thermal oxidation)製程，以氧化多晶矽材料。此外，儲存層204可例如作為高溫氧化的停止層(stopping layer)，以將多晶矽材料轉化為虛設阻隔層205。

第9A圖繪示本發明又一實施例之半導體結構的橫向剖面圖，第9B、9C圖分別為第9A圖之結構沿E-E’、F-F’線所繪製的縱向剖面圖。如第9A~9C圖所示，移除位於第一操作部111”與第二操作部121”表面的虛設阻隔層205。

在一實施例中，例如進行一等向蝕刻製程(isotropic etching process)以移除位於第一操作部111”與第二操作部121”表面的虛設阻隔層205。等向蝕刻製程例如可使用氟化氫(HF)進行蝕刻。此外，位於第一支撐部112”與第二支撐部122”之間的虛設阻隔層205大部分仍被保留而彼此直接接觸，這是因為沉積於第一支撐部112”與第二支撐部122”之間的虛設阻隔層205的厚度(如第8C圖所示，在Z方向上的厚度H2052)遠大於沉積於其他部分的虛設阻隔層205的厚度(如第8B圖所示，在X方向上的厚 度H2051)。

第10A圖繪示本發明又一實施例之半導體結構的橫向剖面圖，第10B、10C圖分別為第10A圖之結構沿E-E’、F-F’線所繪製的縱向剖面圖。如第10A~10C圖所示，轉換部分儲存層204為阻隔層205’，並留下儲存層204’。在本實施例中，例如是使用一高溫製程(thermal process)以將部分儲存層204氧化，轉換為阻隔層205’。接著，可進行類似於第4A~5B圖之製造程序，在此不多加贅述。

雖然本發明上述實施例皆以第一操作部在第一方向(X方向)上具有固定的寬度，而第一支撐部為一橢圓形，其寬度係定義為第一支撐部112在第一方向的最大寬度為例進行說明，但本發明並未限定於此。

第11A、11B圖繪示本發明其他實施例之第一堆疊結構與第二堆疊結構的橫向剖面圖。如第11A圖所示，第一堆疊結構51與第二堆疊結構52可例如由複數個橢圓連接所形成，其中第一操作部之寬度為W51，第一支撐部之寬度為W52，寬度W51小於寬度W52。如第11B圖所示，第一堆疊結構61之第一操作部可包括兩個弧形側壁，使第一操作部在第一方向(X方向)具有至少兩種不同的寬度W1A與W1B。在本實施例中，寬度W1A小於寬度W1B。

第12A、12B圖繪示本發明其他實施例之第一堆疊結構與第二堆疊結構的縱向剖面圖。在本實施例中，第一溝槽T1’的深度HT1’可大於第二溝槽的深度HT2。由於第一操作部111與第二操作部121之間的第一間距S1大於第一支撐部112與第二支撐部122之間的第二間距S2，也就是說，第一溝槽T1’之截面積可大於第二溝槽T2之截面積，由於蝕刻製程 可具有等向性，使得第一溝槽T1’的深度HT1’可大於第二溝槽的深度HT2。

承上述各實施例，本發明之半導體裝置藉由第一操作部(或第二操作部)與第一支撐部(或第二支撐部)在第一方向的寬度不同，能有效地防止第一堆疊結構(或第二堆疊結構)彎曲造成字元線橋接。此外，本發明之半導體裝置提供更簡單的製程與更低的製造成本，可輕易地堆疊金屬閘極材料，降低記憶體的負載與能量消耗，使記憶體具有更好的表現。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

11‧‧‧第一堆疊結構

111‧‧‧第一操作部

112‧‧‧第一支撐部

12‧‧‧第二堆疊結構

121‧‧‧第二操作部

122‧‧‧第二支撐部

S1‧‧‧第一間距

S2‧‧‧第二間距

T1‧‧‧第一溝槽

T2‧‧‧第二溝槽

W1‧‧‧第一操作部在第一方向的寬度

W2‧‧‧第一支撐部在第一方向的寬度

W3‧‧‧第二操作部在第一方向的寬度

W4‧‧‧第二支撐部在第一方向的寬度

B-B’、C-C’‧‧‧剖面線

X、Y‧‧‧坐標軸

Claims (7)

1. 一種半導體裝置，包括一第一堆疊結構與一第二堆疊結構，該第一堆疊結構與該第二堆疊結構沿著一第一方向排列，且沿著一第二方向延伸，該第一方向垂直該第二方向，該第一堆疊結構包括：一第一操作部；以及一第一支撐部，沿著該第二方向與該第一操作部交錯排列；其中該第一操作部在該第一方向的寬度小於該第一支撐部在該第一方向的寬度，且該第一操作部包括兩個弧形側壁，使該第一操作部在該第一方向具有至少兩種不同的寬度。
2. 如申請專利範圍第1項所述之半導體裝置，其中該第二堆疊結構包括：一第二操作部，在該第一方向上相鄰於該第一操作部；及一第二支撐部，沿著該第二方向與該第二操作部交錯排列，且該第二支撐部在該第一方向上相鄰於該第一支撐部；該第二操作部在該第一方向的寬度小於該第二支撐部在該第一方向的寬度。
3. 如申請專利範圍第2項所述之半導體裝置，其中在該第一堆疊結構與該第二堆疊結構的縱向剖面上，該第一操作部與該第二操作部之間具有一第一溝槽，該第一支撐部與該第二支撐部之間具有一第二溝槽。
4. 如申請專利範圍第3項所述之半導體裝置，更包括一介電 結構，該介電結構設置於該第一堆疊結構與該第二堆疊結構的表面，且該介電結構填滿該第二溝槽，其中該介電結構為一多層結構，該多層結構包括一穿隧層與一儲存層。
5. 如申請專利範圍第4項所述之半導體裝置，其中在該第一方向上，該第一操作部與該第二操作部之間具有一第一間距，該第一支撐部與該第二支撐部之間具有一第二間距，該第二間距小於該第一間距，且該第二間距小於該穿隧層與該儲存層之厚度總和的兩倍。
6. 一種半導體結構的製造方法，包括：交錯堆疊複數個半導體層與絕緣層；蝕刻該些堆疊的半導體層與絕緣層，以形成一第一堆疊結構與一第二堆疊結構，該第一堆疊結構與該第二堆疊結構沿著一第一方向排列，且沿著一第二方向延伸，該第一方向垂直該第二方向，該第一堆疊結構包括：一第一操作部；及一第一支撐部，沿著該第二方向與該第一操作部交錯排列；該第二堆疊結構包括：一第二操作部，在該第一方向上相鄰於該第一操作部；一第二支撐部，沿著該第二方向與該第二操作部交錯排列，且該第二支撐部在該第一方向上相鄰於該第一支撐部；以及依序沉積一穿隧層與一儲存層於該第一堆疊結構與該第二 堆疊結構的表面，使位於該第一支撐部與該第二支撐部表面的該儲存層彼此直接接觸；其中該第一操作部在該第一方向的寬度小於該第一支撐部在該第一方向的寬度，該第二操作部在該第一方向的寬度小於該第二支撐部在該第一方向的寬度，且在該第一堆疊結構與該第二堆疊結構的縱向剖面上，該第一操作部與該第二操作部之間具有一第一溝槽，該第一支撐部與該第二支撐部之間具有一第二溝槽。
7. 一種半導體結構的製造方法，包括：交錯堆疊複數個半導體層與絕緣層；蝕刻該些堆疊的半導體層與絕緣層，以形成一第一堆疊結構與一第二堆疊結構，該第一堆疊結構與該第二堆疊結構沿著一第一方向排列，且沿著一第二方向延伸，該第一方向垂直該第二方向，該第一堆疊結構包括：一第一操作部；及一第一支撐部，沿著該第二方向與該第一操作部交錯排列；該第二堆疊結構包括：一第二操作部，在該第一方向上相鄰於該第一操作部；一第二支撐部，沿著該第二方向與該第二操作部交錯排列，且該第二支撐部在該第一方向上相鄰於該第一支撐部；及依序沉積一穿隧層、一儲存層與一阻隔層於該第一堆疊結構 與該第二堆疊結構的表面，使位於該第一支撐部與該第二支撐部表面的該阻隔層彼此直接接觸；移除位於該第一操作部與該第二操作部表面的該阻隔層；以及轉換部分該儲存層為該阻隔層。