JP3664785B2 - スイッチング素子 - Google Patents
スイッチング素子 Download PDFInfo
- Publication number
- JP3664785B2 JP3664785B2 JP28492795A JP28492795A JP3664785B2 JP 3664785 B2 JP3664785 B2 JP 3664785B2 JP 28492795 A JP28492795 A JP 28492795A JP 28492795 A JP28492795 A JP 28492795A JP 3664785 B2 JP3664785 B2 JP 3664785B2
- Authority
- JP
- Japan
- Prior art keywords
- switching element
- dielectric layer
- dielectric
- conductive channel
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、演算回路等に用いられるスイッチング素子、あるいはメモリ効果を有するスイッチング素子に関する。
【０００２】
【従来の技術】
半導体集積回路の集積度に対する向上要求は年々高まっており、これに伴って 1トランジスタ・ 1キャパシタ構成を持つＤＲＡＭやＦＲＡＭ等では高集積化に限界があるとの見方が強まっている。
【０００３】
そこで、誘電体をゲートとし、直接半導体チャンネルの導電率を制御しようとするＭＦＳトランジスタ構造等が試みられている。しかし、この構造では主としてＳｉを中心とする半導体と誘電体との接合界面に生じる界面電子状態にトラップされた電荷の存在によって、誘電体の分極により半導体チヤンネルの導電率を有効に変化させることが難しいという問題があり、これがＭＦＳトランジスタの実用化を困難にさせている。
【０００４】
一方、誘電体と高温超電導体とを積層し、誘電体の分極により高温超電導体の転移温度や臨界電流を変化させる試みも行われている（例えば、Analysis on electrocal field effect in Al/ SrTiO3 /YBa2 Cu3 O y structure, K.Matsui et al., Jpn.J.Appl.Phys.,31,L1342(1992), In fluence of electric field onpinning in YBa2 Cu3 O 7-d films, J.Mannhart et al., Phys.Rev.Lett.,67, 2099(1991), Electric field effect in high Ｔc superconducting ultra thin YBa2 Cu3 O 7-d films,X.X.Xi et al., Appl.Phys.Lett., 59,3470(1991), Electric field effect in Al/ SrTiO3 /YBa2 Cu3 O y structure in the normal state, K.Sakuta et al., Jpn.J.Appl.Phys., 31,L1411(1992), Field -effect conductance of YBa2 Cu3 O 6 , A.Levy et al., J.Appl.Phys., 69, 4439(1991), Transient behavior and memory effet of a PbZrx Ti1-x O 3 / YBa2 Cu3 O 7-x three terminal device, H.Lin et al., Appl.Phys.Lett.,65,953(1994) 等参照）。
【０００５】
しかし、上述したような構成では超電導転移温度等の性質変化はわずかであり、誘電体を用いた電界効果を有効に利用し得るデバイスは得られていない。すなわち、層状ペロブスカイト構造の銅酸化物に代表される高温超電導体は、その低次元性のために絶縁体から金属への転移を起こすのに大量のチャージ注入が必要となり、誘電体の選択や駆動回路の構成に大きな制限が生じてしまう。これは複雑な層状の結晶構造を持つ高温超電導体を導電層に用いていることが一つの原因になっている。高温超電導体ではもともと伝導を担う CuO2 面と電荷の源となる電荷蓄積層が層状に積層しており、外部電界により誘電体との界面に生成した電荷を伝導面である CuO2 面に有効に注入することができない。
【０００６】
【発明が解決しようとする課題】
上述したように、従来の誘電体ゲートの分極に基く電荷発生により導電チヤンネルの導電率等を変化させるようにしたスイッチング素子においては、誘電体／導電チャンネル界面にトラップされた電荷や導電チャンネル自体の性質等に起因して、導電チャンネルの導電率等を有効に変化させることが難しいという問題があった。このようなことから、誘電体ゲートを用いたスイッチング素子においては、誘電体ゲートの分極に基く電荷により導電チャンネルの導電率等を有効に変化させることを可能にすることが課題とされている。
【０００７】
本発明は、このような課題に対処するためになされたもので、誘電体／導電チャンネル界面における電荷トラップや導電チャンネル自体の性質に由来する問題を解決することによって、誘電体の分極電荷により有効に導電チャンネルの導電率を変化させることを可能にしたスイッチング素子を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明のスイッチング素子は、Ｓｉ基板上に下地層を介してエピタキシャル成長させたペロブスカイト酸化物からなる誘電体層と、
一般式：ＡＥ1-xＲＥxＴＯ3
（式中、ＡＥはアルカリ土類金属元素から選ばれる少なくとも1種を、ＲＥはＹを含む希土類金属元素から選ばれる少なくとも1種を、Ｔは遷移金属元素から選ばれる少なくとも1種を示し、ｘは0≦ｘ＜1を満足する数である）
で実質的に表され、電荷注入により金属絶縁体転移を生じるペロブスカイト酸化物からなり、前記誘電体層上にエピタキシャル成長させた導電チャンネルとを具備し、前記誘電体層の分極に伴う界面電荷により前記導電チャンネルの導電率を変化させることを特徴としている。
【００１０】
本発明のスイッチング素子においては、導電チャンネルに電荷注入により金属絶縁体転移を生じる物質を用いている。この導電チャンネルとして用いられる物質は、電荷を注入することで例えば半導体もしくは絶縁体から金属へと電子状態が大きく変化し、同時に導電率が大幅に変化する、例えばペロブスカイト構造を有する酸化物である。このような物質は主として構成元素の置換や酸素量の変化により系の過剰電荷量が変化し、これがいわゆる金属絶縁体転移を引き起こして導電率の変化が生じると考えられる。本発明においては、このような物質を誘電体と積層しているため、この誘電体に電界を印加して界面に分極電荷を発生させることによって、導電チャンネルの界面付近で金属絶縁体転移が起こる。この金属絶縁体転移により導電チャンネルの導電率が大きく変調するため、スイッチング素子としての機能を得ることが可能となる。
【００１１】
また、誘電体と導電チャンネルとの界面に生じるトラップを回避し、誘電体の分極による導電チャンネルの導電率変調を有効に行わせるためには、誘電体と導電チャンネルとの結晶学的整合性が高く、界面不整合がきわめて少ない材料を選定することが重要である。従来用いられてきたＳｉや化合物半導体のような材料では、誘電体として用いられるぺロブスカイト酸化物との整合性が悪く、また酸化物誘電体との界面に酸化物層が生成して有効な導電率変調を得ることは極めて困難であった。これに対して、本発明では誘電体としてぺロブスカイト酸化物を用いた際に、導電チャンネルにもぺロブスカイト酸化物を用いることができるため、上記問題を回避して有効な導電率変調を得ることが可能となる。
【００１２】
なおこの際、導電チャンネルに半導体特性を示す酸化物や金属導電性を示す酸化物を用いることも考えられるが、これらの物質では誘電体の分極による導電率変化が小さく、スイッチング素子として有効な性能を得ることは難しいのに対し、電荷注入により金属絶縁体転移を生じる物質を導電チャンネルに用いることによって、上述したように導電チャンネルの導電率を大きく変調させることができ、スイッチング素子として有効な性能を得ることができる。
【００１３】
【発明の実施の形態】
以下、本発明を実施するための形態について説明する。
【００１４】
図１は、本発明の一実施形態によるスイッチング素子の構造を示す図である。同図において、１はＭｇＯ基板等の絶縁性基板であり、この絶縁性基板１上には導電チヤンネル２として電荷注入により金属絶縁体転移を生じる物質層が設けられている。この導電チヤンネル２上には、誘電体層３が積層形成されている。
【００１５】
導電チヤンネル２の両端には、それぞれ電極４、５が設けられており、これら電極４、５は導電チヤンネル２にスイッチング動作電流（ドレイン電流）を流すための電圧を印加するソース電極およびドレイン電極である。また、誘電体層３上には電極６が設けられており、この電極６は導電チヤンネル２によるスイッチング動作を制御するための電圧（ゲート電圧）を誘電体層３に印加するゲート電極である。これらによって、導電チヤンネル２と誘電体層３との積層膜を有する誘電体スイッチング素子７が構成されている。
【００１６】
上述した導電チャンネル２には、電荷注入により金属絶縁体転移を生じる物質であれば各種の物質系を用いることができるが、例えば誘電体層３としてぺロブスカイト酸化物誘電体を用いる場合には、界面での結晶学的整合性を高めて界面トラップに起因する問題を回避する上で、同様なぺロブスカイト構造を有する酸化物を用いることが望ましい。
【００１７】
このような電荷注入により金属絶縁体転移を生じるぺロブスカイト酸化物としては、例えば
一般式：ＡＥ1-x ＲＥx ＴＯ3 ……(1)
（式中、ＡＥはアルカリ土類金属元素から選ばれる少なくとも 1種を、ＲＥはＹを含む希土類金属元素から選ばれる少なくとも 1種を、Ｔは遷移金属元素から選ばれる少なくとも 1種を示し、 xは 0≦ x＜ 1を満足する数である）
で実質的に表される酸化物が挙げられる。なお、Ｔ元素は基本的には遷移金属元素であればよいが、特に４Ｂ族元素、５Ｂ族元素、６Ｂ族元素、７Ｂ族元素および８族元素から選ばれる 1種または 2種以上であることが好ましい。
【００１８】
上記 (1)式で表されるペロブスカイト酸化物において、 xの値が 0あるいは 1付近の組成を有する物質は多くの場合半導体ないし絶縁体であり、電荷注入しても導電率変化はほとんど得られない。ところが、 x値がＴ元素の種類によって決まる特定の値およびその近辺になると、系の導電率は xの変化に伴って大きく変化し、ついには金属絶縁体転移を示して金属状態となる。このような金属絶縁体転移に伴って、導電チャンネル２の導電率が大きく変調する。
【００１９】
導電チャンネル２としては、このような金属絶縁体転移を示す x値およびその近辺の組成を有するペロブスカイト酸化物が用いられる。すなわち、導電チャンネル２に用いる物質は、その系で金属絶縁体転移が生じる組成もしくはその近傍の組成とし、誘電体層３の分極変化による僅かな分極電荷の変化で電子状態の変化、すなわち導電率変調が有効に起こるようにしておくことが望ましい。また、 (1)式で表されるペロブスカイト酸化物の組成によっては、電界を印加しない状態では金属状態で、電界を印加することで半導体ないし絶縁体となるような金属絶縁体転移を示す物質も得られる。導電チャンネル２には、このような金属絶縁体転移を示すペロブスカイト酸化物を用いることもできる。
【００２０】
なお、上記 (1)式で表されるペロブスカイト酸化物は、上述したように基本的にはＴ元素の種類に応じた xの値に基いて金属絶縁体転移を示す（ＡＥ1-x ＲＥx ＴＯ3 (x:0＜ x＜1)）が、ＡＥ元素がＳｒでＴ元素がＴｉである場合には、 Ｔｉの一部をＮｂで置換することによっても金属絶縁体転移を得ることができる。すなわち、ＳｒＴｉ1-y Ｎｂy Ｏ3 (y:0＜ y＜1)で表されるペロブスカイト酸化物を用いることも可能である。
【００２１】
上記 (1)式で表されるペロブスカイト酸化物の具体例としては、Ｃａ1-x ＲＥx ＴｉＯ3 （例えばＣａ1-x Ｙx ＴｉＯ3 ）、Ｓｒ1-x ＲＥx ＴｉＯ3 （例えばＳｒ1-x Ｌａx ＴｉＯ3 ）、Ｓｒ1-x ＲＥx ＶＯ3 （例えばＳｒ1-x Ｌａx ＶＯ3 ）、Ｓｒ1-x ＲＥx ＭｎＯ3 （例えばＳｒ1-x Ｌａx ＭｎＯ3 ）、Ｂａ1-x ＲＥx ＭｎＯ3 （例えばＢａ1-x Ｌａx ＭｎＯ3 ）、Ｓｒ1-x ＲＥx ＣｏＯ3 （例えばＳｒ1-x Ｌａx ＣｏＯ3 ）、Ｓｒ1-x ＲＥx ＲｕＯ3 （例えばＳｒ1-x Ｌａx ＲｕＯ3 ）、Ｂａ1-x ＲＥx ＲｕＯ3 （例えばＢａ1-x Ｌａx ＲｕＯ3 ）、Ｃａ1-x ＲＥx ＲｕＯ3 （例えばＣａ1-x Ｌａx ＲｕＯ3 ）、ＳｒＴｉ1-y Ｎｂy Ｏ3 等が挙げられる。
【００２２】
一方、誘電体層３としては各種の誘電体を用いることが可能であるが、上述した導電チャンネル２に用いる物質との界面整合性を高める上でペロブスカイト酸化物誘電体を用いることが好ましく、例えばＰΖΤ、ＢａＴｉＯ3 等の強誘電性材料、ＳｒＴｉＯ3 等の高誘電率材料が用いられる。また、基板や導電チャンネル２としてのペロブスカイト酸化物上等にエピタキシャル成長させ、格子歪により室温で強誘電性を示すＢａ1-a Ｓｒa ＴｉＯ3 (a:0＜ a＜1)等を用いることもできる。ここで、誘電体層３として上記エピタキシャル成長させたＢａ1-a Ｓｒa ＴｉＯ3 を用いることは、誘電体ゲートとしての誘電体層３と導電チャンネル２との間の相互拡散による反応層の生成や界面電荷の発生を抑制するという観点からきわめて有効である。さらに、導電チャンネル２としても、上記ペロブスカイト酸化物のうちＴｉをＢサイト元素として含むものを用いることは、界面整合性の観点から望ましい。なお、導電チャンネル２や誘電体層３の材質にかかわらず、各層２、３を単結晶膜とし、かつ各層２、３間がエピタキシャル成長していることが、界面電荷の発生を防止するという観点から望ましい。
【００２３】
上述したような構成を有する誘電体スイッチング素子７においては、誘電体層（誘電体ゲート）３に電圧（電界）を印加して分極させて、誘電体層３と導電チャンネル２との界面に分極電荷を発生させ、この分極電荷により導電チャンネル２に電荷を注入することによって、導電チャンネル２の界面付近で電子状態が大きく変化し、同時に金属絶縁体転移が起って導電チャンネル２の導電率が大きく変化する。従って、この導電チャンネル２の金属絶縁体転移に伴う導電率の変調によって、導電チャンネル２の電流（ドレイン電流）をオン・オフさせることができる。すなわち、誘電体層３の分極電荷により直接導電チャンネル２の導電率を制御したスイッチング素子７が得られる。
【００２４】
この際、導電チャンネル２に電荷注入により金属絶縁体転移を生じる物質を用いているため、僅かな分極電荷の変化によって、導電チャンネル２の導電率を大きく変調させることができると共に、導電チャンネル２と誘電体層３とを同様なペロブスカイト酸化物で構成することによって、界面での整合性を高めることができることから、界面にトラップされた電荷による導電チャンネル２の導電率変調の低下を抑制することが可能となる。従って、誘電体層３への印加電圧を制御することによって、導電チャンネル２の電流（ドレイン電流）を有効かつ明確にオン・オフさせることが可能となる。
【００２５】
ここで、例えば導電チャンネル２として電界を印加しない状態で半導体特性を示す組成を持つ物質を選択することによって、ノーマリーオフ型のスイッチング素子を構成することができ、また電界を印加しない状態で金属状態の物質を用いることで、ノーマリーオン型のスイッチング素子を得ることができる。このように、所望の回路構成に合せた素子が得られることから、消費電力が小さく、高速の電子回路を構成することが可能となる。
【００２６】
また、誘電体層３として常誘電体を使用すれば、電界を印加したときだけ導電チャンネル２の導電率が変化するスイッチング素子が得られる。また、誘電体層３に強誘電体を用いると、抗電界以上の電界を印加して導電率が変化した後はその状態を保持するメモリ効果を持つスイッチング素子を得ることができる。前者はその高速動作を生かして演算回路用デバイスや半導体揮発性メモリの代替として、後者は不揮発性メモリ素子（記憶装置）として使用することができる。
【００２７】
上述したような誘電体スイッチング素子７の構成のうち、製造上の利点を有し、かつ良好な特性を示すものとして、導電チャンネル２として希土類金属元素やＮｂを添加したＳｒＴｉＯ3 や希土類置換したＣａＴｉＯ3 等のＴｉ系ペロブスカイト酸化物を用いると共に、このような導電チャンネル２上に誘電体層３としてＢａ1-a Ｓｒa ＴｉＯ3 をエピタキシャル成長させたスイッチング素子が挙げられる。
【００２８】
上記構成において、誘電体層３としてのＢａ1-a Ｓｒa ＴｉＯ3 に、導電チャンネル２との格子ミスマッチに起因する歪により応力誘起強誘電性を示す組成を選択することによって、強誘電体不揮発性メモリ素子が得られる。このとき、導電チャンネル２および誘電体層３に用いる酸化物の格子定数は、誘電体層３としての酸化物の本来の格子定数を正方晶表記でａd 、導電チャンネル２としての酸化物の本来の格子定数を正方晶表記でａs とした場合に、 1.002＜ａd ／ａs ＜1.015 を満足させることが好ましい。例えば、導電チャンネル２にＮｄ0.2 Ｃａ0.8 ＴｉＯ3 を用いた場合には、その格子定数が斜方晶表記でａ=0.5430nm ，ｂ=0.555nmであるが、これを正方晶表記に変換したａs の値はａs =(ａ2 ＋ｂ2 ）1/2 /2=0.39907nmとなり、Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 （ａd = 0.391nm)を誘電体層３として用いれば、上記関係式を満足して応力誘起強誘電性を有効に利用することができる。
【００２９】
次に、本発明の他の実施形態について、図２〜図４を参照して説明する。
【００３０】
本発明のスイッチング素子は、他の素子と組合せて所望の電子回路を構成する上でＳｉ基板上に形成する必要が生じる。このような場合には、例えば図２に示すように、単結晶Ｓｉ基板８上にまずＴｉＮ層等の下地層９を形成し、この下地層９上に前述したペロブスカイト酸化物等からなる誘電体層３をエピタキシャル成長させる。
【００３１】
ここで、ＴｉＮ層等の下地層９をＳｉ基板８上に形成しておくことによって、ペロブスカイト酸化物等からなる誘電体層３を良好にエピタキシャル成長させることができる。また、誘電体層３としてＢａ1-a Ｓｒa ＴｉＯ3 を用いた場合、ＴｉＮ層等の下地層９との格子ミスマッチにより前述した応力誘起強誘電性を有効に利用することができる。なお、下地層９にはＴｉＮ層等の金属導電性下地層に限らず、誘電体層３と同様な構造を有するＳｒＶＯ3 層等の酸化物層を適用することも可能である。
【００３２】
そして、上記誘電体層３上に電荷注入により金属絶縁体転移を生じるペロブスカイト酸化物等をエピタキシャル成長させて導電チャンネル２を形成すると共に、この導電チャンネル２にソース電極４およびドレイン電極５を接続することによって、誘電体スイッチング素子１０が構成されている。なお、図中１１はＳｉＯ2 等の絶縁層であり、また誘電体層３には図示を省略したゲート電極が接続されている。
【００３３】
このように、誘電体スイッチング素子１０をＳｉ半導体回路等と同一のＳｉ基板８上に形成することによって、本発明のスイッチング素子の実用性が大幅に向上する。なお、スイッチング動作については前述した実施形態と同様である。
【００３４】
また、誘電体層３としてＢａ1-a Ｓｒa ＴｉＯ3 を用いることによって、下地層９との格子定数の組合せで不揮発性メモリ素子および揮発性メモリ素子のいずれをも容易に得ることができる。この際、導電チャンネル２としては界面での整合性等の観点から、特に希土類金属元素やＮｂを添加したＳｒＴｉＯ3 や希土類置換したＣａＴｉＯ3 等のＴｉ系ペロブスカイト酸化物が好ましく用いられる。さらに、誘電体層３としてＢａ1-a Ｓｒa ＴｉＯ3 を用いることによって、低融点で拡散しやすくＳｉ−ＬＳＩを製造する上で種々の問題を招くおそれがある ＰｂやＢｉ等を含む強誘電体に比べて、はるかに容易にこの種の大規模集積回路を製造することが可能となる。
【００３５】
図３は、上記誘電体スイッチング素子１０の変形例を示す断面図であり、下地層９と誘電体層３との間にゲート電極として機能する導電層１２を設けたものである。この際、ゲート電極としての導電層１２には種々の導電材料を用いることができるが、例えば誘電体層３としてＢａ1-a Ｓｒa ＴｉＯ3 を用いて不揮発性メモリ素子を構成する場合には、Ｂａ1-a Ｓｒa ＴｉＯ3 が格子ミスマッチによる応力誘起強誘電性を示すような格子定数を有する金属材料、例えばＰｔを用いることが好ましい。なお、揮発性メモリ素子を構成する場合にはこの限りではない。このような誘電体スイッチング素子１０においても、上述した素子と同様な効果を得ることができる。
【００３６】
また、本発明のスイッチング素子をＳｉ基板上に形成する場合、図２や図３に示すような構成に限らず、図１と同様な構成を採用することも可能である。すなわち、図４に示すように、Ｓｉ基板８上に直接あるいはＣｅＯ2 層等からなる絶縁層１３を介して、電荷注入により金属絶縁体転移を生じるペロブスカイト酸化物等からなる導電チャンネル２をエピタキシャル成長させる。そして、この導電チャンネル２上にペロブスカイト酸化物等からなる誘電体層３をエピタキシャル成長させると共に、導電チャンネル２および誘電体層３にソース電極４、ドレイン電極５、ゲート電極６を接続することによって、誘電体スイッチング素子１４が構成される。
【００３７】
上述したような構成を有する誘電体スイッチング素子１４においては、上述した実施形態の誘電体スイッチング素子１０と同様に実用性を大幅に向上させることができる。また、導電チャンネル２として希土類金属元素やＮｂを添加した ＳｒＴｉＯ3 や希土類置換したＣａＴｉＯ3 等のＴｉ系ペロブスカイト酸化物を用いると共に、誘電体層３としてＢａ1-a Ｓｒa ＴｉＯ3 を用いることによって、前述した実施形態で説明したように、これら層２、３間の格子定数の組合せで不揮発性メモリ素子および揮発性メモリ素子のいずれをも容易に得ることができる。さらに、ＰｂやＢｉ等を含む強誘電体に比べて、はるかに容易に大規模集積回路を製造することが可能となる。
【００３８】
なお、いずれの構成においても、下地層や誘電体層、そして導電チャンネルに用いる物質の格子定数を適当に選択することによって、歪誘起強誘電性を利用した不揮発性メモリ素子を得ることができる。また、強誘電性を発現しない格子定数の組合せによって、揮発性メモリ素子を得ることもできる。
【００３９】
【実施例】
次に、本発明の具体的な実施例について説明する。
【００４０】
実施例１
図１に示したように、ＭｇＯ基板１上に導電チャンネル２として膜厚30nmの Ｓｒ0.8 Ｌａ0.2 ＴｉＯ3 膜をＲＦ多元スパッタ法で成膜し、この上に誘電体層（誘電体ゲート）３として膜厚 100nmのＢａ0.1 Ｓｒ0.9 ＴｉＯ3 膜を同様の方法で成膜した。これらはいずれも基板１あるいは導電チャンネル２に対してエピタキシャル成長した単結晶膜である。そして、導電チャンネル２にソース電極４およびドレイン電極５を接続形成すると共に、誘電体層３上にゲート電極６を形成して、誘電体スイッチング素子７を作製した。
【００４１】
このようにして作製した誘電体スイッチング素子７について、ソース電極４およびドレイン電極５間に所定の電圧を印加し、このときに流れる電流（ドレイン電流）とゲート電極６から誘電体層３に印加した電圧（ゲート電圧）との関係を測定した。この結果を図５に示す。図５から明らかなように、ゲート電圧の上昇に伴って、−定の電圧をしきい値としてドレイン電流の急激な増加が観測された。従って、上記素子は電界効果スイッチング素子として有効に機能することが分かる。
【００４２】
実施例２
実施例１の誘電体スイッチング素子において、誘電体層３として膜厚 100nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を形成する以外は、実施例１と同一構成の誘電体スイッチング素子７を作製した。このとき、誘電体層３としてのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜は、導電チャンネル２としてのＳｒ0.8 Ｌａ0.2 ＴｉＯ3 膜との格子歪により室温で強誘電性を示している。
【００４３】
上記誘電体スイッチング素子７について、まずソース電極４およびゲート電極６間に電界を印加して誘電体層３の分極を反転させ、この電界を除去した後のソース電極４およびドレイン電極５間の抵抗測定を行った。その結果、ゲート電極６に +2.5Vの電圧を印加した後の測定では 10mΩcmと低い値を示し、ゲート電極６に -2.5Vの電圧を印加した後の測定では 1.2Ωcmと高い抵抗を示した。このことから、上記誘電体スイッチング素子は誘電体層３の分極反転によるメモリ効果を伴うスイッチング素子として機能することが分かる。
【００４４】
実施例３
図３に示したように、Ｓｉ単結晶プラグ８上にマグネトロンスパッタ法を適用して、膜厚 400nmのΤｉΝ膜を下地膜９としてエピタキシャル成長させ、その上に導電層（ゲート電極）１２として膜厚50nmのＰｔ膜と誘電体層３として膜厚 200nmのＢａ0.5 Ｓｒ0.5 ΤｉＯ3 膜を順に成膜した。この誘電体層３上に導電チャンネル２として膜厚30nmのＳｒ0.8 Ｌａ0.2 ＴｉＯ3 をＲＦ多元スパッタ法で成膜した。これらはいずれも基板あるいは下層に対してエピタキシャル成長した単結晶膜である。このとき、誘電体層３としてのＢａ0.5 Ｓｒ0.5 ΤｉＯ3 膜は積層による格子歪により室温で強誘電性を示している。そして、導電チャンネル２の両端にソース電極４およびドレイン電極５を設けて、誘電体スイッチング素子１０を作製した。
【００４５】
このような誘電体スイッチング素子１０について、まずソース電極４およびゲート電極１２間に電界を印加して誘電体層３の分極を反転させ、この電界を除去した後のソース電極４およびドレイン電極５間の抵抗測定を行った。その結果、ゲート電極１２に +2Vの電圧を印加した後の測定では8mΩcmと低い値を示し、ゲート電極１２に -2Vの電圧を印加した後の測定では 1.0Ωcmと高い抵抗を示した。このことから、上記誘電体スイッチング素子１０は誘電体層３の分極反転によるメモリ効果を伴うスイッチング素子として機能することが分かる。
【００４６】
実施例４
実施例３の誘電体スイッチング素子において、導電チャンネル２として膜厚30nmのＳｒ0.1 Ｌａ0.9 ＭｎＯ3 膜を形成する以外は、実施例３と同一構成の誘電体スイッチング素子１０を作製した。このとき、誘電体層３としてのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜は積層による格子歪により室温で強誘電性を示している。
【００４７】
このような誘電体スイッチング素子１０について、まずソース電極４およびゲート電極１２間に電界を印加し誘電体層３の分極を反転させ、この電界を除去した後のソース電極４およびドレイン電極５間の抵抗測定を行った。その結果、ゲート電極１２に -2.5Vの電圧を印加した後の測定では 15mΩcmと低い値を示し、ゲート電極１２に +2.5Vの電圧を印加した後の測定では 0.9Ωcmと高い抵抗を示した。このことから、上記誘電体スイッチング素子１０は誘電体層３の分極反転によるメモリ効果を伴うスイッチング素子として機能することが分かる。
【００４８】
実施例５
実施例３の誘電体スイッチング素子において、誘電体層３として膜厚 200nmのＢａＴｉＯ3 膜を形成すると共に、導電チャンネル２として膜厚30nmのＳｒ0.2 Ｌａ0.8 ＣｏＯ3 膜を形成する以外は、実施例３と同一構成の誘電体スイッチング素子１０を作製した。このとき、誘電体層３としてのＢａＴｉＯ3 膜は室温で強誘電性を示している。
【００４９】
このような誘電体スイッチング素子１０について、まずソース電極４およびゲート電極１２間に電界を印加して誘電体層３の分極を反転させ、この電界を除去した後のソース電極４およびドレイン電極５間の抵抗測定を行った。その結果、ゲート電極１２に -2Vの電圧を印加した後の測定では 20mΩcmと低い値を示し、ゲート電極１２に +2Vの電圧を印加した後の測定では 3.0Ωcmと高い抵抗を示した。このことから、上記誘電体スイッチング素子１０は誘電体層３の分極反転によるメモリ効果を伴うスイッチング素子として機能することが分かる。
【００５０】
実施例６
まず、酸化膜を除去したＳｉ(100) 基板上にへリコンスパッタを用いて膜厚40nmのＳｒＶＯ3 膜を成膜した。これを下地層として、その上に同じくへリコンスパッタを用いて、誘電体層として膜厚80nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を成膜した。これらの膜はいずれも (100)配向でＳｉ基板にエピタキシャル成長しており、誘電体層は歪誘起強誘電性を示している。そして、この誘電体層上に導電チャンネルとして膜厚30nmのＳｒ0.8 Ｌａ0.2 ＴｉＯ3 膜をＲＦ多元スパッタ法で成膜し、さらに各電極を形成して、メモリ効果を有する全酸化物電界効果スイッチング素子とした。
【００５１】
この全酸化物電界効果スイッチング素子について、まずソース〜ゲート間に電界を印加して誘電体層の分極を反転させ、この電界を除去した後のソース〜ドレイン間の抵抗測定を行った。その結果、ゲート電極に +2Vの電圧を印加した後の測定では6mΩcmと低い値を示し、ゲート電極に -2Vの電圧を印加した後の測定では 4Ωcmと高い抵抗を示した。このことから、上記素子は誘電体層の分極反転によるメモリ効果を伴うスイッチング素子として機能することが分かる。
【００５２】
実施例７
実施例３と同様にして、Ｓｉ単結晶プラグ上にマグネトロンスパッタ法を適用して、膜厚30nmのΤｉΝ膜を下地膜としてエピタキシャル成長させ、その上に導電層（ゲート電極）として膜厚40nmのＰｔ膜と誘電体層として膜厚30nmの歪誘起強誘電性を示すＢａ0.5 Ｓｒ0.5 ΤｉＯ3 膜を順に成膜した。次いで、この誘電体層上に導電チャンネルとして膜厚40nmのＳｒ0.8 Ｌａ0.2 ＲｕＯ3 をＲＦ多元スパッタ方で成膜し、その上に再び誘電体層としてＢａ0.5 Ｓｒ0.5 ΤｉＯ3 膜を30nmの厚さでエピタキシャル成長させた。その上にゲート電極としてＰｔ膜を堆積させると共に、導電チャンネルの両端をエッチングにより露出させ、これにソース電極およびドレイン電極を接続した。
【００５３】
このような誘電体スイッチング素子について、まずソース〜ゲート間に電界を印加して誘電体層の分極を反転させ、この電界を除去した後のソース〜ドレイン間の抵抗測定を行った。その結果、ゲート電極に +2Vの電圧を印加した後の測定では2mΩcmと低い値を示し、ゲート電極に -2Vの電圧を印加した後の測定では 5Ωcmと高い抵抗を示した。このことから、上記素子は誘電体層の分極反転によるメモリ効果を伴うスイッチング素子として機能することが分かる。
【００５４】
【発明の効果】
以上説明したように、本発明のスイッチング素子によれば、電荷注入により金属絶縁体転移を示す導電チャンネルと誘電体との積層膜を利用しているため、電界効果により極めて高い導電率変調を得ることができる。従って、高性能の誘電体スイッチング素子およびメモリ効果を有するスイッチング素子を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明のスイッチング素子の一実施形態の構成を示す図である。
【図２】 本発明のスイッチング素子の他の実施形態の構成を示す断面図である。
【図３】 図２に示すスイッチング素子の変形例を示す断面図である。
【図４】 本発明のスイッチング素子のさらに他の実施形態の構成を示す断面図である。
【図５】 実施例１のスイッチング素子におけるゲート電圧とドレイン電流との関係を示す図である。
【符号の説明】
１……絶縁性基板
２……電荷注入により金属絶縁体転移を生じる物質からなる導電チヤンネル
３……誘電体層
７、１０、１４……誘電体スイッチング素子
８……Ｓｉ基板
９……下地層
【発明の属する技術分野】
本発明は、演算回路等に用いられるスイッチング素子、あるいはメモリ効果を有するスイッチング素子に関する。
【０００２】
【従来の技術】
半導体集積回路の集積度に対する向上要求は年々高まっており、これに伴って 1トランジスタ・ 1キャパシタ構成を持つＤＲＡＭやＦＲＡＭ等では高集積化に限界があるとの見方が強まっている。
【０００３】
そこで、誘電体をゲートとし、直接半導体チャンネルの導電率を制御しようとするＭＦＳトランジスタ構造等が試みられている。しかし、この構造では主としてＳｉを中心とする半導体と誘電体との接合界面に生じる界面電子状態にトラップされた電荷の存在によって、誘電体の分極により半導体チヤンネルの導電率を有効に変化させることが難しいという問題があり、これがＭＦＳトランジスタの実用化を困難にさせている。
【０００４】
一方、誘電体と高温超電導体とを積層し、誘電体の分極により高温超電導体の転移温度や臨界電流を変化させる試みも行われている（例えば、Analysis on electrocal field effect in Al/ SrTiO3 /YBa2 Cu3 O y structure, K.Matsui et al., Jpn.J.Appl.Phys.,31,L1342(1992), In fluence of electric field onpinning in YBa2 Cu3 O 7-d films, J.Mannhart et al., Phys.Rev.Lett.,67, 2099(1991), Electric field effect in high Ｔc superconducting ultra thin YBa2 Cu3 O 7-d films,X.X.Xi et al., Appl.Phys.Lett., 59,3470(1991), Electric field effect in Al/ SrTiO3 /YBa2 Cu3 O y structure in the normal state, K.Sakuta et al., Jpn.J.Appl.Phys., 31,L1411(1992), Field -effect conductance of YBa2 Cu3 O 6 , A.Levy et al., J.Appl.Phys., 69, 4439(1991), Transient behavior and memory effet of a PbZrx Ti1-x O 3 / YBa2 Cu3 O 7-x three terminal device, H.Lin et al., Appl.Phys.Lett.,65,953(1994) 等参照）。
【０００５】
しかし、上述したような構成では超電導転移温度等の性質変化はわずかであり、誘電体を用いた電界効果を有効に利用し得るデバイスは得られていない。すなわち、層状ペロブスカイト構造の銅酸化物に代表される高温超電導体は、その低次元性のために絶縁体から金属への転移を起こすのに大量のチャージ注入が必要となり、誘電体の選択や駆動回路の構成に大きな制限が生じてしまう。これは複雑な層状の結晶構造を持つ高温超電導体を導電層に用いていることが一つの原因になっている。高温超電導体ではもともと伝導を担う CuO2 面と電荷の源となる電荷蓄積層が層状に積層しており、外部電界により誘電体との界面に生成した電荷を伝導面である CuO2 面に有効に注入することができない。
【０００６】
【発明が解決しようとする課題】
上述したように、従来の誘電体ゲートの分極に基く電荷発生により導電チヤンネルの導電率等を変化させるようにしたスイッチング素子においては、誘電体／導電チャンネル界面にトラップされた電荷や導電チャンネル自体の性質等に起因して、導電チャンネルの導電率等を有効に変化させることが難しいという問題があった。このようなことから、誘電体ゲートを用いたスイッチング素子においては、誘電体ゲートの分極に基く電荷により導電チャンネルの導電率等を有効に変化させることを可能にすることが課題とされている。
【０００７】
本発明は、このような課題に対処するためになされたもので、誘電体／導電チャンネル界面における電荷トラップや導電チャンネル自体の性質に由来する問題を解決することによって、誘電体の分極電荷により有効に導電チャンネルの導電率を変化させることを可能にしたスイッチング素子を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明のスイッチング素子は、Ｓｉ基板上に下地層を介してエピタキシャル成長させたペロブスカイト酸化物からなる誘電体層と、
一般式：ＡＥ1-xＲＥxＴＯ3
（式中、ＡＥはアルカリ土類金属元素から選ばれる少なくとも1種を、ＲＥはＹを含む希土類金属元素から選ばれる少なくとも1種を、Ｔは遷移金属元素から選ばれる少なくとも1種を示し、ｘは0≦ｘ＜1を満足する数である）
で実質的に表され、電荷注入により金属絶縁体転移を生じるペロブスカイト酸化物からなり、前記誘電体層上にエピタキシャル成長させた導電チャンネルとを具備し、前記誘電体層の分極に伴う界面電荷により前記導電チャンネルの導電率を変化させることを特徴としている。
【００１０】
本発明のスイッチング素子においては、導電チャンネルに電荷注入により金属絶縁体転移を生じる物質を用いている。この導電チャンネルとして用いられる物質は、電荷を注入することで例えば半導体もしくは絶縁体から金属へと電子状態が大きく変化し、同時に導電率が大幅に変化する、例えばペロブスカイト構造を有する酸化物である。このような物質は主として構成元素の置換や酸素量の変化により系の過剰電荷量が変化し、これがいわゆる金属絶縁体転移を引き起こして導電率の変化が生じると考えられる。本発明においては、このような物質を誘電体と積層しているため、この誘電体に電界を印加して界面に分極電荷を発生させることによって、導電チャンネルの界面付近で金属絶縁体転移が起こる。この金属絶縁体転移により導電チャンネルの導電率が大きく変調するため、スイッチング素子としての機能を得ることが可能となる。
【００１１】
また、誘電体と導電チャンネルとの界面に生じるトラップを回避し、誘電体の分極による導電チャンネルの導電率変調を有効に行わせるためには、誘電体と導電チャンネルとの結晶学的整合性が高く、界面不整合がきわめて少ない材料を選定することが重要である。従来用いられてきたＳｉや化合物半導体のような材料では、誘電体として用いられるぺロブスカイト酸化物との整合性が悪く、また酸化物誘電体との界面に酸化物層が生成して有効な導電率変調を得ることは極めて困難であった。これに対して、本発明では誘電体としてぺロブスカイト酸化物を用いた際に、導電チャンネルにもぺロブスカイト酸化物を用いることができるため、上記問題を回避して有効な導電率変調を得ることが可能となる。
【００１２】
なおこの際、導電チャンネルに半導体特性を示す酸化物や金属導電性を示す酸化物を用いることも考えられるが、これらの物質では誘電体の分極による導電率変化が小さく、スイッチング素子として有効な性能を得ることは難しいのに対し、電荷注入により金属絶縁体転移を生じる物質を導電チャンネルに用いることによって、上述したように導電チャンネルの導電率を大きく変調させることができ、スイッチング素子として有効な性能を得ることができる。
【００１３】
【発明の実施の形態】
以下、本発明を実施するための形態について説明する。
【００１４】
図１は、本発明の一実施形態によるスイッチング素子の構造を示す図である。同図において、１はＭｇＯ基板等の絶縁性基板であり、この絶縁性基板１上には導電チヤンネル２として電荷注入により金属絶縁体転移を生じる物質層が設けられている。この導電チヤンネル２上には、誘電体層３が積層形成されている。
【００１５】
導電チヤンネル２の両端には、それぞれ電極４、５が設けられており、これら電極４、５は導電チヤンネル２にスイッチング動作電流（ドレイン電流）を流すための電圧を印加するソース電極およびドレイン電極である。また、誘電体層３上には電極６が設けられており、この電極６は導電チヤンネル２によるスイッチング動作を制御するための電圧（ゲート電圧）を誘電体層３に印加するゲート電極である。これらによって、導電チヤンネル２と誘電体層３との積層膜を有する誘電体スイッチング素子７が構成されている。
【００１６】
上述した導電チャンネル２には、電荷注入により金属絶縁体転移を生じる物質であれば各種の物質系を用いることができるが、例えば誘電体層３としてぺロブスカイト酸化物誘電体を用いる場合には、界面での結晶学的整合性を高めて界面トラップに起因する問題を回避する上で、同様なぺロブスカイト構造を有する酸化物を用いることが望ましい。
【００１７】
このような電荷注入により金属絶縁体転移を生じるぺロブスカイト酸化物としては、例えば
一般式：ＡＥ1-x ＲＥx ＴＯ3 ……(1)
（式中、ＡＥはアルカリ土類金属元素から選ばれる少なくとも 1種を、ＲＥはＹを含む希土類金属元素から選ばれる少なくとも 1種を、Ｔは遷移金属元素から選ばれる少なくとも 1種を示し、 xは 0≦ x＜ 1を満足する数である）
で実質的に表される酸化物が挙げられる。なお、Ｔ元素は基本的には遷移金属元素であればよいが、特に４Ｂ族元素、５Ｂ族元素、６Ｂ族元素、７Ｂ族元素および８族元素から選ばれる 1種または 2種以上であることが好ましい。
【００１８】
上記 (1)式で表されるペロブスカイト酸化物において、 xの値が 0あるいは 1付近の組成を有する物質は多くの場合半導体ないし絶縁体であり、電荷注入しても導電率変化はほとんど得られない。ところが、 x値がＴ元素の種類によって決まる特定の値およびその近辺になると、系の導電率は xの変化に伴って大きく変化し、ついには金属絶縁体転移を示して金属状態となる。このような金属絶縁体転移に伴って、導電チャンネル２の導電率が大きく変調する。
【００１９】
導電チャンネル２としては、このような金属絶縁体転移を示す x値およびその近辺の組成を有するペロブスカイト酸化物が用いられる。すなわち、導電チャンネル２に用いる物質は、その系で金属絶縁体転移が生じる組成もしくはその近傍の組成とし、誘電体層３の分極変化による僅かな分極電荷の変化で電子状態の変化、すなわち導電率変調が有効に起こるようにしておくことが望ましい。また、 (1)式で表されるペロブスカイト酸化物の組成によっては、電界を印加しない状態では金属状態で、電界を印加することで半導体ないし絶縁体となるような金属絶縁体転移を示す物質も得られる。導電チャンネル２には、このような金属絶縁体転移を示すペロブスカイト酸化物を用いることもできる。
【００２０】
なお、上記 (1)式で表されるペロブスカイト酸化物は、上述したように基本的にはＴ元素の種類に応じた xの値に基いて金属絶縁体転移を示す（ＡＥ1-x ＲＥx ＴＯ3 (x:0＜ x＜1)）が、ＡＥ元素がＳｒでＴ元素がＴｉである場合には、 Ｔｉの一部をＮｂで置換することによっても金属絶縁体転移を得ることができる。すなわち、ＳｒＴｉ1-y Ｎｂy Ｏ3 (y:0＜ y＜1)で表されるペロブスカイト酸化物を用いることも可能である。
【００２１】
上記 (1)式で表されるペロブスカイト酸化物の具体例としては、Ｃａ1-x ＲＥx ＴｉＯ3 （例えばＣａ1-x Ｙx ＴｉＯ3 ）、Ｓｒ1-x ＲＥx ＴｉＯ3 （例えばＳｒ1-x Ｌａx ＴｉＯ3 ）、Ｓｒ1-x ＲＥx ＶＯ3 （例えばＳｒ1-x Ｌａx ＶＯ3 ）、Ｓｒ1-x ＲＥx ＭｎＯ3 （例えばＳｒ1-x Ｌａx ＭｎＯ3 ）、Ｂａ1-x ＲＥx ＭｎＯ3 （例えばＢａ1-x Ｌａx ＭｎＯ3 ）、Ｓｒ1-x ＲＥx ＣｏＯ3 （例えばＳｒ1-x Ｌａx ＣｏＯ3 ）、Ｓｒ1-x ＲＥx ＲｕＯ3 （例えばＳｒ1-x Ｌａx ＲｕＯ3 ）、Ｂａ1-x ＲＥx ＲｕＯ3 （例えばＢａ1-x Ｌａx ＲｕＯ3 ）、Ｃａ1-x ＲＥx ＲｕＯ3 （例えばＣａ1-x Ｌａx ＲｕＯ3 ）、ＳｒＴｉ1-y Ｎｂy Ｏ3 等が挙げられる。
【００２２】
一方、誘電体層３としては各種の誘電体を用いることが可能であるが、上述した導電チャンネル２に用いる物質との界面整合性を高める上でペロブスカイト酸化物誘電体を用いることが好ましく、例えばＰΖΤ、ＢａＴｉＯ3 等の強誘電性材料、ＳｒＴｉＯ3 等の高誘電率材料が用いられる。また、基板や導電チャンネル２としてのペロブスカイト酸化物上等にエピタキシャル成長させ、格子歪により室温で強誘電性を示すＢａ1-a Ｓｒa ＴｉＯ3 (a:0＜ a＜1)等を用いることもできる。ここで、誘電体層３として上記エピタキシャル成長させたＢａ1-a Ｓｒa ＴｉＯ3 を用いることは、誘電体ゲートとしての誘電体層３と導電チャンネル２との間の相互拡散による反応層の生成や界面電荷の発生を抑制するという観点からきわめて有効である。さらに、導電チャンネル２としても、上記ペロブスカイト酸化物のうちＴｉをＢサイト元素として含むものを用いることは、界面整合性の観点から望ましい。なお、導電チャンネル２や誘電体層３の材質にかかわらず、各層２、３を単結晶膜とし、かつ各層２、３間がエピタキシャル成長していることが、界面電荷の発生を防止するという観点から望ましい。
【００２３】
上述したような構成を有する誘電体スイッチング素子７においては、誘電体層（誘電体ゲート）３に電圧（電界）を印加して分極させて、誘電体層３と導電チャンネル２との界面に分極電荷を発生させ、この分極電荷により導電チャンネル２に電荷を注入することによって、導電チャンネル２の界面付近で電子状態が大きく変化し、同時に金属絶縁体転移が起って導電チャンネル２の導電率が大きく変化する。従って、この導電チャンネル２の金属絶縁体転移に伴う導電率の変調によって、導電チャンネル２の電流（ドレイン電流）をオン・オフさせることができる。すなわち、誘電体層３の分極電荷により直接導電チャンネル２の導電率を制御したスイッチング素子７が得られる。
【００２４】
この際、導電チャンネル２に電荷注入により金属絶縁体転移を生じる物質を用いているため、僅かな分極電荷の変化によって、導電チャンネル２の導電率を大きく変調させることができると共に、導電チャンネル２と誘電体層３とを同様なペロブスカイト酸化物で構成することによって、界面での整合性を高めることができることから、界面にトラップされた電荷による導電チャンネル２の導電率変調の低下を抑制することが可能となる。従って、誘電体層３への印加電圧を制御することによって、導電チャンネル２の電流（ドレイン電流）を有効かつ明確にオン・オフさせることが可能となる。
【００２５】
ここで、例えば導電チャンネル２として電界を印加しない状態で半導体特性を示す組成を持つ物質を選択することによって、ノーマリーオフ型のスイッチング素子を構成することができ、また電界を印加しない状態で金属状態の物質を用いることで、ノーマリーオン型のスイッチング素子を得ることができる。このように、所望の回路構成に合せた素子が得られることから、消費電力が小さく、高速の電子回路を構成することが可能となる。
【００２６】
また、誘電体層３として常誘電体を使用すれば、電界を印加したときだけ導電チャンネル２の導電率が変化するスイッチング素子が得られる。また、誘電体層３に強誘電体を用いると、抗電界以上の電界を印加して導電率が変化した後はその状態を保持するメモリ効果を持つスイッチング素子を得ることができる。前者はその高速動作を生かして演算回路用デバイスや半導体揮発性メモリの代替として、後者は不揮発性メモリ素子（記憶装置）として使用することができる。
【００２７】
上述したような誘電体スイッチング素子７の構成のうち、製造上の利点を有し、かつ良好な特性を示すものとして、導電チャンネル２として希土類金属元素やＮｂを添加したＳｒＴｉＯ3 や希土類置換したＣａＴｉＯ3 等のＴｉ系ペロブスカイト酸化物を用いると共に、このような導電チャンネル２上に誘電体層３としてＢａ1-a Ｓｒa ＴｉＯ3 をエピタキシャル成長させたスイッチング素子が挙げられる。
【００２８】
上記構成において、誘電体層３としてのＢａ1-a Ｓｒa ＴｉＯ3 に、導電チャンネル２との格子ミスマッチに起因する歪により応力誘起強誘電性を示す組成を選択することによって、強誘電体不揮発性メモリ素子が得られる。このとき、導電チャンネル２および誘電体層３に用いる酸化物の格子定数は、誘電体層３としての酸化物の本来の格子定数を正方晶表記でａd 、導電チャンネル２としての酸化物の本来の格子定数を正方晶表記でａs とした場合に、 1.002＜ａd ／ａs ＜1.015 を満足させることが好ましい。例えば、導電チャンネル２にＮｄ0.2 Ｃａ0.8 ＴｉＯ3 を用いた場合には、その格子定数が斜方晶表記でａ=0.5430nm ，ｂ=0.555nmであるが、これを正方晶表記に変換したａs の値はａs =(ａ2 ＋ｂ2 ）1/2 /2=0.39907nmとなり、Ｂａ0.5 Ｓｒ0.5 ＴｉＯ3 （ａd = 0.391nm)を誘電体層３として用いれば、上記関係式を満足して応力誘起強誘電性を有効に利用することができる。
【００２９】
次に、本発明の他の実施形態について、図２〜図４を参照して説明する。
【００３０】
本発明のスイッチング素子は、他の素子と組合せて所望の電子回路を構成する上でＳｉ基板上に形成する必要が生じる。このような場合には、例えば図２に示すように、単結晶Ｓｉ基板８上にまずＴｉＮ層等の下地層９を形成し、この下地層９上に前述したペロブスカイト酸化物等からなる誘電体層３をエピタキシャル成長させる。
【００３１】
ここで、ＴｉＮ層等の下地層９をＳｉ基板８上に形成しておくことによって、ペロブスカイト酸化物等からなる誘電体層３を良好にエピタキシャル成長させることができる。また、誘電体層３としてＢａ1-a Ｓｒa ＴｉＯ3 を用いた場合、ＴｉＮ層等の下地層９との格子ミスマッチにより前述した応力誘起強誘電性を有効に利用することができる。なお、下地層９にはＴｉＮ層等の金属導電性下地層に限らず、誘電体層３と同様な構造を有するＳｒＶＯ3 層等の酸化物層を適用することも可能である。
【００３２】
そして、上記誘電体層３上に電荷注入により金属絶縁体転移を生じるペロブスカイト酸化物等をエピタキシャル成長させて導電チャンネル２を形成すると共に、この導電チャンネル２にソース電極４およびドレイン電極５を接続することによって、誘電体スイッチング素子１０が構成されている。なお、図中１１はＳｉＯ2 等の絶縁層であり、また誘電体層３には図示を省略したゲート電極が接続されている。
【００３３】
このように、誘電体スイッチング素子１０をＳｉ半導体回路等と同一のＳｉ基板８上に形成することによって、本発明のスイッチング素子の実用性が大幅に向上する。なお、スイッチング動作については前述した実施形態と同様である。
【００３４】
また、誘電体層３としてＢａ1-a Ｓｒa ＴｉＯ3 を用いることによって、下地層９との格子定数の組合せで不揮発性メモリ素子および揮発性メモリ素子のいずれをも容易に得ることができる。この際、導電チャンネル２としては界面での整合性等の観点から、特に希土類金属元素やＮｂを添加したＳｒＴｉＯ3 や希土類置換したＣａＴｉＯ3 等のＴｉ系ペロブスカイト酸化物が好ましく用いられる。さらに、誘電体層３としてＢａ1-a Ｓｒa ＴｉＯ3 を用いることによって、低融点で拡散しやすくＳｉ−ＬＳＩを製造する上で種々の問題を招くおそれがある ＰｂやＢｉ等を含む強誘電体に比べて、はるかに容易にこの種の大規模集積回路を製造することが可能となる。
【００３５】
図３は、上記誘電体スイッチング素子１０の変形例を示す断面図であり、下地層９と誘電体層３との間にゲート電極として機能する導電層１２を設けたものである。この際、ゲート電極としての導電層１２には種々の導電材料を用いることができるが、例えば誘電体層３としてＢａ1-a Ｓｒa ＴｉＯ3 を用いて不揮発性メモリ素子を構成する場合には、Ｂａ1-a Ｓｒa ＴｉＯ3 が格子ミスマッチによる応力誘起強誘電性を示すような格子定数を有する金属材料、例えばＰｔを用いることが好ましい。なお、揮発性メモリ素子を構成する場合にはこの限りではない。このような誘電体スイッチング素子１０においても、上述した素子と同様な効果を得ることができる。
【００３６】
また、本発明のスイッチング素子をＳｉ基板上に形成する場合、図２や図３に示すような構成に限らず、図１と同様な構成を採用することも可能である。すなわち、図４に示すように、Ｓｉ基板８上に直接あるいはＣｅＯ2 層等からなる絶縁層１３を介して、電荷注入により金属絶縁体転移を生じるペロブスカイト酸化物等からなる導電チャンネル２をエピタキシャル成長させる。そして、この導電チャンネル２上にペロブスカイト酸化物等からなる誘電体層３をエピタキシャル成長させると共に、導電チャンネル２および誘電体層３にソース電極４、ドレイン電極５、ゲート電極６を接続することによって、誘電体スイッチング素子１４が構成される。
【００３７】
上述したような構成を有する誘電体スイッチング素子１４においては、上述した実施形態の誘電体スイッチング素子１０と同様に実用性を大幅に向上させることができる。また、導電チャンネル２として希土類金属元素やＮｂを添加した ＳｒＴｉＯ3 や希土類置換したＣａＴｉＯ3 等のＴｉ系ペロブスカイト酸化物を用いると共に、誘電体層３としてＢａ1-a Ｓｒa ＴｉＯ3 を用いることによって、前述した実施形態で説明したように、これら層２、３間の格子定数の組合せで不揮発性メモリ素子および揮発性メモリ素子のいずれをも容易に得ることができる。さらに、ＰｂやＢｉ等を含む強誘電体に比べて、はるかに容易に大規模集積回路を製造することが可能となる。
【００３８】
なお、いずれの構成においても、下地層や誘電体層、そして導電チャンネルに用いる物質の格子定数を適当に選択することによって、歪誘起強誘電性を利用した不揮発性メモリ素子を得ることができる。また、強誘電性を発現しない格子定数の組合せによって、揮発性メモリ素子を得ることもできる。
【００３９】
【実施例】
次に、本発明の具体的な実施例について説明する。
【００４０】
実施例１
図１に示したように、ＭｇＯ基板１上に導電チャンネル２として膜厚30nmの Ｓｒ0.8 Ｌａ0.2 ＴｉＯ3 膜をＲＦ多元スパッタ法で成膜し、この上に誘電体層（誘電体ゲート）３として膜厚 100nmのＢａ0.1 Ｓｒ0.9 ＴｉＯ3 膜を同様の方法で成膜した。これらはいずれも基板１あるいは導電チャンネル２に対してエピタキシャル成長した単結晶膜である。そして、導電チャンネル２にソース電極４およびドレイン電極５を接続形成すると共に、誘電体層３上にゲート電極６を形成して、誘電体スイッチング素子７を作製した。
【００４１】
このようにして作製した誘電体スイッチング素子７について、ソース電極４およびドレイン電極５間に所定の電圧を印加し、このときに流れる電流（ドレイン電流）とゲート電極６から誘電体層３に印加した電圧（ゲート電圧）との関係を測定した。この結果を図５に示す。図５から明らかなように、ゲート電圧の上昇に伴って、−定の電圧をしきい値としてドレイン電流の急激な増加が観測された。従って、上記素子は電界効果スイッチング素子として有効に機能することが分かる。
【００４２】
実施例２
実施例１の誘電体スイッチング素子において、誘電体層３として膜厚 100nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を形成する以外は、実施例１と同一構成の誘電体スイッチング素子７を作製した。このとき、誘電体層３としてのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜は、導電チャンネル２としてのＳｒ0.8 Ｌａ0.2 ＴｉＯ3 膜との格子歪により室温で強誘電性を示している。
【００４３】
上記誘電体スイッチング素子７について、まずソース電極４およびゲート電極６間に電界を印加して誘電体層３の分極を反転させ、この電界を除去した後のソース電極４およびドレイン電極５間の抵抗測定を行った。その結果、ゲート電極６に +2.5Vの電圧を印加した後の測定では 10mΩcmと低い値を示し、ゲート電極６に -2.5Vの電圧を印加した後の測定では 1.2Ωcmと高い抵抗を示した。このことから、上記誘電体スイッチング素子は誘電体層３の分極反転によるメモリ効果を伴うスイッチング素子として機能することが分かる。
【００４４】
実施例３
図３に示したように、Ｓｉ単結晶プラグ８上にマグネトロンスパッタ法を適用して、膜厚 400nmのΤｉΝ膜を下地膜９としてエピタキシャル成長させ、その上に導電層（ゲート電極）１２として膜厚50nmのＰｔ膜と誘電体層３として膜厚 200nmのＢａ0.5 Ｓｒ0.5 ΤｉＯ3 膜を順に成膜した。この誘電体層３上に導電チャンネル２として膜厚30nmのＳｒ0.8 Ｌａ0.2 ＴｉＯ3 をＲＦ多元スパッタ法で成膜した。これらはいずれも基板あるいは下層に対してエピタキシャル成長した単結晶膜である。このとき、誘電体層３としてのＢａ0.5 Ｓｒ0.5 ΤｉＯ3 膜は積層による格子歪により室温で強誘電性を示している。そして、導電チャンネル２の両端にソース電極４およびドレイン電極５を設けて、誘電体スイッチング素子１０を作製した。
【００４５】
このような誘電体スイッチング素子１０について、まずソース電極４およびゲート電極１２間に電界を印加して誘電体層３の分極を反転させ、この電界を除去した後のソース電極４およびドレイン電極５間の抵抗測定を行った。その結果、ゲート電極１２に +2Vの電圧を印加した後の測定では8mΩcmと低い値を示し、ゲート電極１２に -2Vの電圧を印加した後の測定では 1.0Ωcmと高い抵抗を示した。このことから、上記誘電体スイッチング素子１０は誘電体層３の分極反転によるメモリ効果を伴うスイッチング素子として機能することが分かる。
【００４６】
実施例４
実施例３の誘電体スイッチング素子において、導電チャンネル２として膜厚30nmのＳｒ0.1 Ｌａ0.9 ＭｎＯ3 膜を形成する以外は、実施例３と同一構成の誘電体スイッチング素子１０を作製した。このとき、誘電体層３としてのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜は積層による格子歪により室温で強誘電性を示している。
【００４７】
このような誘電体スイッチング素子１０について、まずソース電極４およびゲート電極１２間に電界を印加し誘電体層３の分極を反転させ、この電界を除去した後のソース電極４およびドレイン電極５間の抵抗測定を行った。その結果、ゲート電極１２に -2.5Vの電圧を印加した後の測定では 15mΩcmと低い値を示し、ゲート電極１２に +2.5Vの電圧を印加した後の測定では 0.9Ωcmと高い抵抗を示した。このことから、上記誘電体スイッチング素子１０は誘電体層３の分極反転によるメモリ効果を伴うスイッチング素子として機能することが分かる。
【００４８】
実施例５
実施例３の誘電体スイッチング素子において、誘電体層３として膜厚 200nmのＢａＴｉＯ3 膜を形成すると共に、導電チャンネル２として膜厚30nmのＳｒ0.2 Ｌａ0.8 ＣｏＯ3 膜を形成する以外は、実施例３と同一構成の誘電体スイッチング素子１０を作製した。このとき、誘電体層３としてのＢａＴｉＯ3 膜は室温で強誘電性を示している。
【００４９】
このような誘電体スイッチング素子１０について、まずソース電極４およびゲート電極１２間に電界を印加して誘電体層３の分極を反転させ、この電界を除去した後のソース電極４およびドレイン電極５間の抵抗測定を行った。その結果、ゲート電極１２に -2Vの電圧を印加した後の測定では 20mΩcmと低い値を示し、ゲート電極１２に +2Vの電圧を印加した後の測定では 3.0Ωcmと高い抵抗を示した。このことから、上記誘電体スイッチング素子１０は誘電体層３の分極反転によるメモリ効果を伴うスイッチング素子として機能することが分かる。
【００５０】
実施例６
まず、酸化膜を除去したＳｉ(100) 基板上にへリコンスパッタを用いて膜厚40nmのＳｒＶＯ3 膜を成膜した。これを下地層として、その上に同じくへリコンスパッタを用いて、誘電体層として膜厚80nmのＢａ0.5 Ｓｒ0.5 ＴｉＯ3 膜を成膜した。これらの膜はいずれも (100)配向でＳｉ基板にエピタキシャル成長しており、誘電体層は歪誘起強誘電性を示している。そして、この誘電体層上に導電チャンネルとして膜厚30nmのＳｒ0.8 Ｌａ0.2 ＴｉＯ3 膜をＲＦ多元スパッタ法で成膜し、さらに各電極を形成して、メモリ効果を有する全酸化物電界効果スイッチング素子とした。
【００５１】
この全酸化物電界効果スイッチング素子について、まずソース〜ゲート間に電界を印加して誘電体層の分極を反転させ、この電界を除去した後のソース〜ドレイン間の抵抗測定を行った。その結果、ゲート電極に +2Vの電圧を印加した後の測定では6mΩcmと低い値を示し、ゲート電極に -2Vの電圧を印加した後の測定では 4Ωcmと高い抵抗を示した。このことから、上記素子は誘電体層の分極反転によるメモリ効果を伴うスイッチング素子として機能することが分かる。
【００５２】
実施例７
実施例３と同様にして、Ｓｉ単結晶プラグ上にマグネトロンスパッタ法を適用して、膜厚30nmのΤｉΝ膜を下地膜としてエピタキシャル成長させ、その上に導電層（ゲート電極）として膜厚40nmのＰｔ膜と誘電体層として膜厚30nmの歪誘起強誘電性を示すＢａ0.5 Ｓｒ0.5 ΤｉＯ3 膜を順に成膜した。次いで、この誘電体層上に導電チャンネルとして膜厚40nmのＳｒ0.8 Ｌａ0.2 ＲｕＯ3 をＲＦ多元スパッタ方で成膜し、その上に再び誘電体層としてＢａ0.5 Ｓｒ0.5 ΤｉＯ3 膜を30nmの厚さでエピタキシャル成長させた。その上にゲート電極としてＰｔ膜を堆積させると共に、導電チャンネルの両端をエッチングにより露出させ、これにソース電極およびドレイン電極を接続した。
【００５３】
このような誘電体スイッチング素子について、まずソース〜ゲート間に電界を印加して誘電体層の分極を反転させ、この電界を除去した後のソース〜ドレイン間の抵抗測定を行った。その結果、ゲート電極に +2Vの電圧を印加した後の測定では2mΩcmと低い値を示し、ゲート電極に -2Vの電圧を印加した後の測定では 5Ωcmと高い抵抗を示した。このことから、上記素子は誘電体層の分極反転によるメモリ効果を伴うスイッチング素子として機能することが分かる。
【００５４】
【発明の効果】
以上説明したように、本発明のスイッチング素子によれば、電荷注入により金属絶縁体転移を示す導電チャンネルと誘電体との積層膜を利用しているため、電界効果により極めて高い導電率変調を得ることができる。従って、高性能の誘電体スイッチング素子およびメモリ効果を有するスイッチング素子を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明のスイッチング素子の一実施形態の構成を示す図である。
【図２】 本発明のスイッチング素子の他の実施形態の構成を示す断面図である。
【図３】 図２に示すスイッチング素子の変形例を示す断面図である。
【図４】 本発明のスイッチング素子のさらに他の実施形態の構成を示す断面図である。
【図５】 実施例１のスイッチング素子におけるゲート電圧とドレイン電流との関係を示す図である。
【符号の説明】
１……絶縁性基板
２……電荷注入により金属絶縁体転移を生じる物質からなる導電チヤンネル
３……誘電体層
７、１０、１４……誘電体スイッチング素子
８……Ｓｉ基板
９……下地層
Claims (2)
- Ｓｉ基板上に下地層を介してエピタキシャル成長させたペロブスカイト酸化物からなる誘電体層と、
一般式：ＡＥ1-xＲＥxＴＯ3
（式中、ＡＥはアルカリ土類金属元素から選ばれる少なくとも1種を、ＲＥはＹを含む希土類金属元素から選ばれる少なくとも1種を、Ｔは遷移金属元素から選ばれる少なくとも1種を示し、ｘは0≦ｘ＜1を満足する数である）
で実質的に表され、電荷注入により金属絶縁体転移を生じるペロブスカイト酸化物からなり、前記誘電体層上にエピタキシャル成長させた導電チャンネルとを具備し、
前記誘電体層の分極に伴う界面電荷により前記導電チャンネルの導電率を変化させることを特徴とするスイッチング素子。 - 請求項１記載のスイッチング素子において、
前記下地層と前記誘電体層との間に、前記下地層に対してエピタキシャル成長させた導電層が設けられており、かつ前記誘電体層は前記導電層に対してエピタキシャル成長していることを特徴とするスイッチング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28492795A JP3664785B2 (ja) | 1995-11-01 | 1995-11-01 | スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28492795A JP3664785B2 (ja) | 1995-11-01 | 1995-11-01 | スイッチング素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129839A JPH09129839A (ja) | 1997-05-16 |
| JP3664785B2 true JP3664785B2 (ja) | 2005-06-29 |
Family
ID=17684867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28492795A Expired - Fee Related JP3664785B2 (ja) | 1995-11-01 | 1995-11-01 | スイッチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3664785B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4100958B2 (ja) * | 2002-05-16 | 2008-06-11 | 財団法人大阪産業振興機構 | 強誘電体メモリ素子とその製造方法 |
| KR100609699B1 (ko) | 2004-07-15 | 2006-08-08 | 한국전자통신연구원 | 급격한 금속-절연체 전이 반도체 물질을 이용한 2단자반도체 소자 및 그 제조 방법 |
| JP2006210525A (ja) * | 2005-01-26 | 2006-08-10 | Sony Corp | 記憶素子及び回路素子 |
| KR100701159B1 (ko) * | 2006-02-01 | 2007-03-28 | 한국전자통신연구원 | 병렬 전도층 구조를 갖는 금속-절연체 전이 소자 |
| US8391050B2 (en) | 2008-03-19 | 2013-03-05 | Nec Corporation | Resistance change element, semiconductor memory device, manufacturing method and driving method thereof |
| JP5552638B2 (ja) * | 2010-05-14 | 2014-07-16 | 独立行政法人産業技術総合研究所 | ペロブスカイト型の複合酸化物をチャンネル層とする電界効果トランジスタ及びこれを利用したメモリ素子 |
| JP5633804B2 (ja) * | 2010-11-26 | 2014-12-03 | 独立行政法人産業技術総合研究所 | ペロブスカイト型の複合酸化物をチャンネル層とする電界効果トランジスタ及びその製造方法と、これを利用したメモリ素子 |
-
1995
- 1995-11-01 JP JP28492795A patent/JP3664785B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09129839A (ja) | 1997-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11848386B2 (en) | B-site doped perovskite layers and semiconductor device incorporating same | |
| US5155658A (en) | Crystallographically aligned ferroelectric films usable in memories and method of crystallographically aligning perovskite films | |
| US5418389A (en) | Field-effect transistor with perovskite oxide channel | |
| KR100199095B1 (ko) | 반도체 메모리 셀의 캐패시터 구조 및 그 제조방법 | |
| US5270298A (en) | Cubic metal oxide thin film epitaxially grown on silicon | |
| US5248564A (en) | C-axis perovskite thin films grown on silicon dioxide | |
| US6781176B2 (en) | Conductively doped strontium titanate barrier intermediate a silicon underlayer and an epitaxial metal oxide film | |
| US5555486A (en) | Hybrid metal/metal oxide electrodes for ferroelectric capacitors | |
| Pešić et al. | Built-in bias generation in anti-ferroelectric stacks: Methods and device applications | |
| KR19990035743A (ko) | 실리콘에 집적된 강유전체 커패시터를 위한 장벽층 | |
| JPH07326683A (ja) | 強誘電体メモリ | |
| JP3664785B2 (ja) | スイッチング素子 | |
| JPH07245236A (ja) | 誘電体キャパシタおよびその製造方法 | |
| US5828079A (en) | Field-effect type superconducting device including bi-base oxide compound containing copper | |
| CN1319256A (zh) | 减少四方性的铁电薄膜 | |
| US6700145B1 (en) | Capacitor with high charge storage capacity | |
| JP3232661B2 (ja) | 半導体記憶装置 | |
| JP3954390B2 (ja) | 誘電体キャパシタ | |
| US20050285171A1 (en) | Ferroelectric material and ferroelectric memory device made therefrom | |
| JPH11145385A (ja) | 電子素子及び電極形成方法 | |
| JPH118362A (ja) | 誘電体素子、誘電体メモリ、誘電体メモリの製造方法および強誘電体メモリの動作方法 | |
| JPH10242308A (ja) | 誘電体素子、誘電体素子の製造方法、半導体メモリ、半導体メモリの製造方法 | |
| Tamura et al. | Effect of silicon addition on electrical properties of SrBi2Ta2O9 thin films | |
| De-qi et al. | Ferroelectric Films and Ferroelectric Random Access Memory | |
| JPH0783146B2 (ja) | 酸化物超電導トランジスタ装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040401 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050329 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050330 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080408 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100408 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100408 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110408 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |