KR19990035743A - 실리콘에 집적된 강유전체 커패시터를 위한 장벽층 - Google Patents

실리콘에 집적된 강유전체 커패시터를 위한 장벽층 Download PDF

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Abstract

3차원 페로브스카이트 금속-산화물 도전성 전극(50,56)의 사이에 끼워진 페로브스카이트 강유전체 물질로 된 강유전체 스택(44)이 실리콘 트랜지스터(34)위에 있는 전계 산화물(40)을 관통하는 폴리실리콘 플러그(42)와 같은 실리콘 몸체위에 형성된다. 본 발명에 따라, 산화 장벽(46)이 하부 금속-산화물 전극과 폴리실리콘 사이에 위치된다. 산화 장벽은 Ru 및 SrRuO3의 화합물 또는 이와 유사한 물질의 화합물; 또는 NiAl과 같은 산화 장벽 또는 플라티늄 전극 바로 아래의 금속간 장벽; 또는 플라티늄 매트릭스의 내용해성 산화물을 형성하는 두 개의 플라티늄 사이에 끼워진 내용해성 금속일 수 있다. 이렇게하여, 폴리실리콘 플러그가 산화되는 것이 방지된다.

Description

실리콘에 집적된 강유전체 커패시터를 위한 장벽층
현재 상용가능한 대부분의 메모리 디바이스는 실리콘 기술을 기반으로하며, 디바이스 집적도의 증가 및 비용 감소로 인해 막대한 상업적 및 기술적 성공을 누려왔다. 가장 대중적인 메모리 디바이스중의 하나는 본질적으로 실리콘 이산화물 갭을 사이에 끼우는 폴리실리콘 전극으로 이루어진 커패시터인 동적 임의접근 메모리(dRAM)이다. 갭을 가로지르는 누설전류는 전하가 파워공급을 작동시키지 않고 수 밀리초 동안 셀에 저장될 수 있을 만큼 충분히 작으며, 그후 셀이 자신의 현재 값을 판독하므로써 리프레싱되며, 만일 충전 상태가 검출되면, 본래 전하량을 재저장한다. 주기적 리프레싱이 동작적인 주요사안으로 되는 응용인 경우에, 본질적으로 쌍 안정 파워공급 상태사이에서 스위칭될 수 있는 플립플롭인 정적 램(sRAM)을 이용할 수 있지만, 만일 파워가 끊기면 메모리 상태는 소실된다. 즉, dRAMs 및 sRAMs는 모두 휘발성 메모리이다. 하지만, 어떤 응용에선 오랜 시간에 걸쳐 메모리 셀에 아무런 파워가 공급되지 않는 경우에도 저장된 데이터가 보유되도록 적어도 일부 메모리가 비휘발성일 것을 필요로 한다. 판독 전용 메모리(ROM)는 이러한 성능을 지니지만, 일반적으로 새로운 데이터를 재기록할 수 없다. 전형적으로 전하를 절연층에 주입하는 것에 의존하는 다양한 유형의 전기적으로 변경가능한 ROM(EAROM)이 개발되어 왔지만, 이 EAROM의 가록 속도는 일반적으로 매우 느리며 고전압을 필요로 한다.
결과적으로, 메모리용 재룔로 실리콘-기초 물질을 사용하는 대신 저장매체로서 납 지르코뮴 티탄산염(PZT)과 같은 강유전체 물질을 사용하는 강유전체 메모리에 대해 과거 수년간 상당한 개발이 이루어져 왔다. 다음 설명은 최초의 강유전체 물질로서 PZT 사용을 설명할 것이지만, 본 발명은 기타 여러 강유전체 물질에도 마찬가지로 응용할 수 있다.
강유전체 물질은 커패시터를 형성하도록 두 전극사이에 끼워진다. 강유전체 물질은 두 전기적 극화(polarization) 상태간에 스위칭할 수 있는 것으로서 특징지워진다. 이러한 두 상태중의 어느 하나는 파워가 끊기면 안정상태에 있고, 극화 상태는 커패시터 플레이트에 강유전체을 유도하는 전하의 극성을 측정하므로써 알 수 있다. 따라서 강유전체 메모리는 비휘발성이고 실리콘 dRAM과 마찬가지로 고밀도로 집적될 수 있다. 흔히 강유전체 메모리 셀은, Lampe씨에 허여된 미합중국 특허 제 5,146,299 호에 개시된 바와 같이 실리콘 전극을 위해 게이트 전극에 직접 집적된다.
그러나 상용가능한 강유전체 메모리는 소망하는 바 대로 밀도있게 대형 어레이에 집적되지 못하였다. 금속성 전극 위에 걸쳐 성장한 강유전체 물질의 다결정 속성으로부터 많은 문제점이 생기는 것으로 여겨진다. 다결정 물질의 양호한 특질을 매우 소형 셀에 유지하는 것은 어렵다. 더욱이, 다결정 입자 경계는 하나의 칩에 다수의 메모리 셀을 채우는 밀한 집적을 소망하는 강유전체 물질에 대해 실패모드를 나타낸다. Inam과 본 발명자는 미합중국 특허 제 5,155,658 호에서 이트륨 바륨 구리 산화물(YBCO)이 결정질 기판위에 걸쳐 에피택셜식으로 성장할 수 있고 결정질 강유전체 납 지르콘산염 티탄산염(PZT)가 YBCO 위에 걸쳐 에피택셜식으로 성장할 수 있고 YBCO 는 최종 강유전체 메모리 셀을 위한 최하부 전극으로 작용한다. 이 구조는 본 발명자와 Tarascon의 미합중국 특허 제 5,168,240 호에 개시한 이전 연구 다음에 모델링되었다.
PZT 및 YBCO와 같은 상기 페로브스카이트 물질이 결정질 페로브스카이트 기판상에서 단일 결정질로서 성장하는 것으로 알려져 왔을 지라도, 실리콘 기판이 사용될 수 있다면 훨씬 바람직하다. 실리콘 웨이퍼는 저렴하고 광범위하게 이용가능하며, 집적화로 어레이는 실리콘에 가장 양호하게 구현된 지지회로를 필요로 한다. 따라서, 실리콘 기판상에 결정질 강유전체 물질이 성장할 것을 필요로한다. 과거에는 이와 같은 개발은 소망하는 결정학적 방향으로 올바른 상(phase)의 형성 및 결정화를 개시시키기 위해 하부에 가로놓인 실리콘 위에 걸친 강유전체 및 템플레이트 층으로부터 하부에 가로놓인 실리콘을 화학적으로 격리시키기 위해 버퍼 층에 대한 최적 선택에 대해 중점을 두어왔다.
본 발명자는 미합중국 특허 제 5,270,298 호에서 (100)-방향을 이룬 실리콘 기판이 YBCO 또는 비즈머쓰 티탄산염(Bi4Ti3O12, 이후엔 BTO로 참조됨)과 같은 이방성 페로브스카이트로 이루어진 템플레이트 층이 뒤따르는 이트리아 안정화된 산화 지르코늄과 중첩된 구조를 개시하였다. 그 위에 다층으로된 결정질 페로브스카이트 디바이스 구조체가 성장된다. 예로서, 강유전체 커패시터는 최초의 전형적인 페로브스카이트 초전도체 YBCO에 대해 실온에서의 금속 특성에 좌우되는 YBCO/PZT/YBCO 구조체이다. YSZ 층은 실리콘 기판상에 형성된 반도체 디바이스를 열화시키기 위해 더욱 이동할 수 있는 화학 물질이 층으로부터 실리콘 기판으로 확산되는 것을 방지하기 위해 버퍼 층 및 장벽으로서 작용한다. c-축 방향으로 성장하며 매우 고 결정질 정도를 갖는 최하부 YBCO 전극은 3차원 PZT 층의 후속 성장을 위해 구조적 템플레이트 및 전기적 콘택트로서의 역할을 한다.
그러나, YBCO는 c-축 방향으로 성장되어야 하는 것과 함께, 기판 표면 온도가 약 50℃ 미만임에도 불구하고 기판 히터 온도가 거의 800℃ 에 근사한 온도일 것을 필요로 하는 단점을 갖는다. 이러한 온도는 집적된 강유전체 메모리 회로를 위한 지지회로에 바람직한 Si-CMOS 가공과 완전히 양립할 수 없다. 더욱이, 전극 또는 기타 엘리먼트용으로 YBCO와 같은 층을 이룬 이방성 페로브스카이트의 사용은 반드시 피해야 할 문제점을 야기시킨다.
YBCO 전극에 의한 문제점은 훨씬 저온에서 고 결정질 정도로 성장하며 등방성인 3차원 금속 산화물로 된 전극의 사용으로 방지될 수 있다. 이러한 산화물의 일예는 LaSrCoO3(LSCO, 실질적으로는 거의 La1-xSrxCoO3, 여기서 x는 0.15내지 0.85 사이이고 바람직하게는 약 0.5이다)로서, 550-650℃ 온도범위에서 거의 단일한 경정질 정도로 성장한다. 기타 예로는 LaCrO3, SrRuO3, 및 관련된 금속성 페로브스카이트이다. 그러나 이들 3차원 금속성 산화물 물질은 소망하는 결정학적 방향으로 YSZ-버퍼링된 실리콘 기판상에서 직접 성장되고, 이 결과로 후속하여 열악한 결정학적 특성을 갖는 강유전체 PZT가 성장된다.
그러나 미합중국 특허 제 5,270,298 호에서, 중간층으로서 얇은(20 내지 40 nm)층을 이룬 페로브스카이트, 특히 BTO의 사용으로 LSCO 또는 YSZ-버퍼링 된 실리콘의 고 결정질 성장을 설명한다. c-축 방향을 이룬 결정학적 템플레이팅 층이 적절한 온도(BTO의 경우엔 600-690℃ 의 온도 범위 최적으로는 약 640℃)에서 성장할 때, 템플레이팅 층은 실리콘 기판에 대해 수직인 c-축 으로 성장하는 것이 바람직하다. 결정학적 성장 방향의 선택은 이들 층을 이룬 페로브스카이트로 된 이방성 결정 구조 및 상이한 결정학적 면들의 표면 에너지의 결과로서 생기는 이방성으로부터 생긴다. 이 경우에, 최하위-에너지 표면은 a-b평면 즉, c-축에 대해 수직인 평면이고 거의 정방형 표면 격자 공간을 갖는다.
층을 이룬 페로브스카이트 템플레이팅 층의 a-b평면은 3차원 페로브스카이트의 것들과 거의 동일한 결정 화합물 즉, 금속-산소 본딩 및 평면내(in-plane) 격자 크기를 갖는다. 결과적으로, LSCO와 같은 3차원 페로브스카이트 또는 이방성 강유전체 페로브스카이트(PZT)가 템플레이팅 층의 최상부에서 성장할 때, 소망하는 결정학적 상 및 방향으로 성장하고, 페로브스카이트 상은 표면에 대해 수직으로 되는 전형적으로 (001)-방향을 갖는다. 이러한 방식으로 성장된 3차원 페로브스카이트는, x-선 회절 및 투과 전자 현미경에 의해 나타난 바와 같이 매우 뛰어난 결정정도를 증명하며, 더욱 중요하게는 유사한 금속-산화물로 된 결정학적 템플레이팅 층에서 생기는 화학적 템플레이팅에 기인하는 매우 바람직한 강유전체 특성을 나타낸다. 이러한 템플레이팅을 이용한 연구는 매우 일반적이고 따라서 전형적으로 YSZ-버퍼링 된 실리콘 웨이퍼의 최상부에 다양한 3차원 페로브스카이트 산화물 또는 기타 더욱 정교한 페로브스카이트를 성장시키는 데 사용될 수 있으므로, 두 개의 매우 이질적인 재료를 결합하여 매우 광범위한 잠재적인 응용이 되게 할 수 있다.
Lampe씨의 연구를 따르고 트랜지스터의 게이트에 강유전체 메모리 셀을 결합하기 보단, 집적된 강유전체 메모리 엘리먼트를 제조하는 바람직한 연구는 실리콘 패스-게이트 트랜지스터의 드레인 또는 소스에 전기적으로 결합된 강유전체 커패시터를 선택적으로 설계하는 것이다. 따라서, 실리콘과 강유전체 스택간의 인터페이스는 도전상태로 남아있어야 한다.
동작시, 패스-게이트 트랜지스터의 게이트에 인가된 전기 신호는 강유전체 커패시터가 판독 또는 기록을 위해 워드 라인에 연결되었는 지 또는 분리되었는 지의 여부를 결정한다. 패스-게이트 트랜지스터는 전형적으로 게이트 유전체로서 SiO2를 갖춘 CMOS로 구성된다. 그러므로 강유전체 물질의 증착은 종래의 실리콘 CMOS 가공과 양립할 수 있는 상황하에서 실행되어야 한다. 더욱 양호하게는, 강유전체 메모리 셀은 CMOS 제조 프로세스의 일부에 대해 실리콘 웨이퍼상에 이미 형성된 SiO2층 위에 또는 SiO2층 내에 성장되어야 한다. 그러나, SiO2-코팅된 실리콘상의 LSCO와 같은 3차원 페로브스카이트의 직접 성장은 열화된 강유전체 특성을 나타냄을 경험적으로 알고 있다.
미합중국 특허 제 5,248,564 호에는 올바른 성장 조건하에서 SiO2-상에 성장한 BTO로 이루어진 템플레이팅 층은 방향을 이룬 LSCO 층이 그 위에 걸쳐 성장될 수 있음을 보여준다. LSCO 층은 c-축 방향에 대해 템플레이팅된 PZT로 된 상부 강유전체 층을 위한 결정학적 템플레이팅 기판 및 전극으로서의 역할을 한다. 이것의 두께는 상부층이 SiO2/Si 기판과 접촉하지 않도록 충분히 두꺼워야 한다. BTO 층은 과도 성장된 3차원 페로브스카이트 LSCO의 a,b 격자 파라미터와 거의 매칭되는 이들 파라미터를 갖는 층을 이룬 페로브스카이트로 된 얇은 템플레이팅 층이다.
c-축 방향을 이룬 LSCO/PZT/LSCO 강유전체 커패시터는 SiO2-버퍼링된 실리콘 웨이퍼상에서 성장하는 결과로 된다. 이들 용량성 구조는 매우 바람직한 강유전체 특성을 도시할 지라도, LSCO 전극의 전기 전도도는 집적회로 메모리 어레이에 바람직한 전기 전도도 보다 낮고 후에 성장된 결정질 강유전체 메모리 스택의 최하부에 위치되어야 할 금속 플라티늄과 같은 도전물질로부터 획득될 수 있는 전기 전도도 보다 낮다.
1994년 10월 5일 특허출원된 미합중국 특허출원 제 08/318,587 호에는, 크게 방향을 이룬 플라티늄 박막이 SiO2-피복된 Si와 같은 기판의 표면, 비록 표면이 비정질인 경우에도, 에 성장될 수 있음을 개시하였다. 예를들어, 도 1에 단면이 도시된 바와 같이, SiO2층(10)은 SiO2기판(12)위에 걸쳐 성장되고, 이것은 도우핑에 의해 수직으로 정의되고 실리콘 트랜지스터를 위해 측면으로 정의된 상이한 층을 포함하는 것이 가능한 것으로 여겨진다. BTO로 된 템플레이팅 층(14)은 640 내지 680℃ 온도 범위에서 30 내지 50nmm 두께로 성장하며 c-축 방향으로 형성한다. 그후, 플라티늄 박막(16)이 580 내지 640℃ 성장온도 범위로 이 표면에 성장할 때, 매우 강한(001)-방향으로 성장된다. 방향을 이룬 플라티늄 박막(16)은 강유전체 PZT 층(22)을 사이에 끼우는 LSCO로 된 두 개의 3차원, 금속-산화물 층(18 및 20)과 성장된 층이 매우 강한 결정질로 또는 적어도 크게 방향을 이룬 구조로 에피택셜하게 증착되어지게 한다. 이렇게하여, 결정질 강유전체 메모리가 형성될 수 있다. 강유전체 물질은 매우 일반적이다. 이 물질은 PZT 또는 기타 납 란타늄 지르코늄 티탄산염(PLZT) 또는 납 니오븀 지르코늄 티탄산염 (PNZT)과 같은 치환된 유도체 또는 La, Nb와 같은 도너 도펀트의 치환체인 유사한 물질, 또는 Pb 사이트에서 생기는 기타 물질일 수 있다. PZT에서, 지르코늄 및 티타늄의 비율은 상당히 변화될 수 있다. 또다른 강유전체 물질이 1994년 11월 11일에 특허출원된 미합중국 특허출원 제 08/341,728호에 개시되어 있다.
결정학적 템플레이팅 연구가 뛰어난 강유전체 신뢰도 특성을 갖춘 크게 방향을 이룬 강유전체 커패시터 스택을 제공할 지라도, 비스머쓰 티탄산염 템플레이팅 층은 메모리 엘리먼트의형성에서 추가의 에칭 단계 및 추가의 증착 단계를 필요로 한다. 중간 층을 이룬 페로브스카이트 템플레이팅 층 없이 실리콘 웨이퍼상에 강유전체 물질을 성장시키는 것이 바람직하다. 더욱이 강유전체 층 바로 아래의 금속층은 과거의 경험이 플라티늄상에서 성장한 PZT가 열악한 강유전체 특성, 현저히 나쁜 피로 특성을 나타낸다 해도 바람직할 것이다. 마지막으로, CMOS-패스 게이트 트랜지스터는 실리콘 웨이퍼위에 걸친 실리콘 산화물 층을 필요로 한다. 템플레이팅 층 없이 시이트 저항을 감소시키기 위해 중간 Pt 층을 갖춘 SiO2/Si 웨이퍼상에 강유전체 스택을 성장시키는 것이 바람직 할 것이다. 도 2에 도시된 상기 특허출원 '728 호의 구조는 도 1의 구조와 유사하지만, BTO 결정학적 템플레이팅 층이 없고 SiO2층(10)의 최상부에 Pt 층(16)이 가로놓인 티타늄층(24)이 있다. 이러한 구조는 실리콘 산화물 층 위에 강유전체 스택을 위해 작용하지만, 실리콘 위에 형성된 유사한 스택은 더 이상 산화되지 말아야 할 실리콘-금속 산화물 인터페이스를 필요로 한다.
상기 설명한 성장 프로세스는, 1MB정도의 메모리 집적에 유용하지만, 웨이퍼의 Si-기초 CMOS 일부분과 직접적인 전기적으로 콘택트하고 실리콘 회로와 직접 집적된 커패시터 구조가 바람직한 것으로 되는 고 밀도 구조에 대해 단점을 가진다. 실리콘 웨이퍼로의 콘택트는 전형적으로 임의의 계면 SiO2층 없이 실리콘 웨이퍼상에 증착된 폴리실리콘 플러그를 통해 이루어 진다. 강유전체 물질의 증착 동안 폴리실리콘에 대해 하향으로 어떠한 산소 확산 및 절연 SiO2층 내부로의 산화도 허용되지 않음이 강제된다. 그러나 강유전체 커패시터 스택에 폴리실리콘 플러그를 콘택팅하는 것은 LSCO/PZT/LSCO와 같은 강유전체 스택이 550-700℃ 범위의 상승된 온도 범위의 고 산화 환경하에서 성장하기 때문에 매우 곤란하다. 산소는 매우 용이하게 이용할 수 있고 고온에서 SiO2로 이루어진 표면층을 형성하도록 폴리실리콘 플러그로 용이하게 확산되므로써, 폴리실리콘과 강유전체 스택간의 전기적 콘택트를 끊는다. 플라티늄은 강유전체을 위해 금속성 콘택트 층이 바람직하다. 산소가 Pt와 많이 반응하지 않는다 해도, 산소는 하부 층과 반응하기 위해 Pt를 통해 용이하게 확산한다.
그 결과, 강유전체 스택의 최하부 전극과 폴리실리콘 플러그 사이에 장벽층이 삽입될 것이 요구된다. TiN과 같은 장벽층은 공지되어 있지만 이 상태에선 존속될 수 없는 데 이는 이들이 강유전체 스택을 제조하기 위해 사용된 가공 조건하에서 지나치게 산화되었기 때문이다.
발명의 요약
본 발명은 도전성 페로브스카이트 층 특히, 3차원 페로브스카이트 층이 금속 전극 위에 형성되어지고 페로브스카이트 강유전체 층을 위한 화학적 템플레이트로서의 역할을 하는 강유전 도전성 셀로 요약될 수 있다. 합성물 확산 장벽은 LSCO/PZT/LSCO와 같은 페로브스카이트 강유전체 스택의 증착 동안 행해지는 거친 산화 환경으로부터, 일반적으로 폴리실리콘 플러그인 하부에 가로놓인 실리콘을 제거하는 데 사용된다. 제 1 실시예에서, 확산 장벽은 플라티늄 층 바로 아래의 내용해성(refractory) 금속층일 수 있다. 산소는 플라티늄 층을 통해 확산하지만 플라티늄 매트릭스내에서 내용해성 산화물로 된 볼을 형성하기 위해 내용해성 산화물과 반응한다. 제 2 실시예에서, 금속간화합물 층은 산소가 실리콘으로 확산하는 것을 방지한다. 제 3 실시예에서, Ru 및 SrRuO3와 이와 유사한 물질의 화합물은 전극 및 산화장벽으로서 작용한다.
본 발명은 일반적으로 강유전체 및 기타 고 유전성 페로브스카이트-기초 디바이스에 관한 것으로 특히, 강유전체 물질이 실리콘 기판위에 걸쳐 결정질 물질로서 형성되어질 수 있게 하는 물질 구조체에 관한 것이다.
도 1 및 도 2는 금속층 위에 템플레이팅 층을 이용하는 본 발명에 따른 강유전체 구조에 대한 단면도.
도 3은 본 발명의 장벽층을 이용하는 강유전체 셀에 대한 단면도.
도 4는 금속층 위의 3차원 페로브스카이트 층을 이용하는 본 발명의 제 1 실시예의 단면도.
도 5는 금속층에서의 산화 결과를 도시하는 도 4의 실시예의 단면도.
도 6은 산화-확산 장벽으로서 금속간화합물 합금을 이용하는 본 발명의 제 2 실시예의 단면도.
도 7은 스트론튬 금속 층 및 도전성 스트론튬 산화물 층을 이용하는 본 발명의 제 3 실시예의 단면도.
본 발명의 개괄 실시예가 도 3에 단면도로 도시되어 있다. 소스(30) 및 드레인(32)이 실리콘 웨이퍼(34)에 형성되어 있다. SiO2로 이루어진 게이트 절연재층(36)과 금속 콘택트 및 상호접속층(38)은 게이트 영역위에 걸쳐 형성된다. 전계 산화물(40)이 그 위에 형성된다. 폴리실리콘 플러그(42)용 영역은 드레인(32)위에 가로놓인 전계 산화물(40)을 에칭쓰루되고 플러그(42)는 그 안에 증착되며, 그 위에 강유전체 스택(44)이 형성된다. 도 3의 구조는 소스(30) 및 게이트에 대한 콘택트를 도시하지 않으며, 이것은 그 위에 금속 콘택트를 갖는 자신의 폴리실리콘 플러그일 수 있다.
본 실시예에서, 유전체 스택(44)은 전기적 도전 장벽층(46), 금속층(48) 및 최하부 도전성 금속 산화물 전극(50)을 포함한다. 스택(44)은 패터닝 및 에칭되고, 그 위에 스택(44)의 하부의 일부분 위에 걸쳐 등각으로 증착된 SiO2또는 TiO2로 이루어진 인터-유전 층(52)이 형성된다. 그 위에 강유전체 층(54), 최상부 전극(56) 및 최상부 금속화층(58)이 증착된다. 이들 구조특징은 패터닝 및 에칭되고, 그 위에 또다른 SiO2층(60)이 증착된다. 금속화층에 대한 콘택트는 명확히 도시되어 있지 않다. 이 도면은 게이트 및 드레인에 대한 콘택트를 도시하지 않으며, 마찬가지로 또는 다른 방식으로 형성된다.
본 발명의 장벽층(46)은 산소가 풍부한 템플레이팅 층(48) 및 기타 상부 가로놓임층으로 부터의 산소 유입을 방지하며 전형적으로 금속 산화물로 형성된 이들 층을 관통하는 확산과 폴리실리콘 플러그(42)의 최상부 표면영역이 절연 실리콘 이산화물 내부로 산화하는 것을 방지한다. 특히, 페로브스카이트 상부 가로놓임층을 성장시키는 데 사용되는 산화환경은 바람직하게는 500-650℃의 상승된 온도 범위이고, 전형적인 상부 가로놓임층을 관통하는 산소의 고온 확산으로 비보호된 하부 가로놓임층을 강하게 산화시킨다.
본 발명의 제 1 실시예에서, 도 4에 단면도로 도시된 바와 같이, 강유전체 스택(70)은 폴리실리콘 플러그(42) 위에 걸쳐 증착된 TiN으로 이루어진 종래의 베이스 장벽 층(72)을 포함하며, TiN 장벽층(72)의 상부에는 하부 도전 금속층(74), 내용해성 금속층(76) 및 상부 도전 금속층(74)을 포함하는 산소-확산 장벽이 증착된다. 바람직하게, 도전 금속층(74 및 78)은 새로운 금속 바람직하게는 플라티늄과 같은 도전 금속으로 이루어지고, 내용해성 금속층(76)은 Ti, Mo, W 및 Ta로 이루어진다. 그 위에는 LSCO로 이루어진 도전성 3차원 페로브스카이트 층(80), PZT 강 유전층(82) 및 상부, 도전성 3차원 페로브스카이트 층(84)이 형성된다. 하부, 도전성 3차원 페로브스카이트 층(80)은 c-축 방향으로 층을 이룬 페로브스카이트 강 유전층(82)의 형성을 위한 화학적 템플레이트로서의 작용을 한다. LSCO는 산소와 8면으로 본딩된 금속을 제공하며, 이것은 과도 성장된 산화물 PZT와 화학적으로 양립가능하다. LSCO로 이루어진 상부 전극층(84)은 PZT 층(82) 위에 걸쳐 성장되고 상부 Pt 층(86)은 상부 LSCO 층(84)과 콘택트하며 금속화를 제공한다. 드레인(32)은 상부 가로놓임 금속 층과 함께 소스 플러그(42)에 평행한 폴리실리콘과 같은 별개의 수단에 의해 콘택트된다.
본 발명에서 이용된 내용해성 금속은 산소 게터로서 알려져 있다. LSCO 및 PZT 층(80,82 및 84)의 성장에 바람직한, 550-650℃ 의 상승된 온도범위에서 산화분위기에 노광될 때, 산소는 새로운 금속층(78)을 통해 확산되고 내용해성 금속층(76)을 산화시킨다. 도 5에 단면도로 도시된 바와 같이, 금속 산화물은 둥굴게 뭉쳐지고 플라티늄 금속층(92)에서 아일랜드(90)를 형성한다. 그후, 전기 리드(94)가 상부 전극층(86)에 접속되고, 아일랜드(90)에 화합되는 산소는Pt 매트릭스(92)를 통한 전기적 콘택트를 방해하지 않게 된다. 내용해성 금속층(76)에 사용된 금속 유형에 좌우되어, 이들 금속은 산화물 아일랜드(90)는 도전성, 반도전성 또는 절연성을 가질 수 있다. 층(76)에 사용될 수 있는 기타 내용해성 금속은 Ta 및 Mo 이다.
본 실시예는 상기한 '728호 특허 출원과 관련되고, 즉 SiO2-버퍼링 된 실리콘 기판은 Pt가 뒤따르는 Ti로 된 하이브리드 스택과 중첩되고, 그 위엔 LSCO/PZT/LSCO 강유전체 셀이 증착된다. 그러나, 본 실시예와 상기 '728호 특허출원은 매우 상이하다. '728호 특허출원에서, SiO2층은 실리콘 기판과 Ti/Pt 하이브리드 층 사이에 놓인다. SiO2는 고 절연성이므로 기판을 향한 산소의 확산 및 Ti의 산화는 중요한 문제가 아니다. 상기 특허출원발명의 기하학적 배열은 최하부에서 단지 LSCO 전극층만이 도전을 필요로 하도록 전면측에서 콘택트를 가지며 중요하지 않은 Pt 및 Ti 층의 도전성을 갖는다. 반면에, 도 5의 실시예에서, TiN 층(72)은 도전성을 지니며 폴리실리콘 플러그(42)는 덜 산화되는 것이 방지되어 절연성을 지니게되고 후면으로부터 콘택팅되는 것을 방지한다. 따라서, Pt 및 Ti 층(74,76 및 78)은 둥굴게 형성된 TiOx주위에서 도전성이 유지되도록 산화가능한 Ti를 사이에 끼우는 이중 Pt 구조로 배열된다.
이들 두 구조의 공통 주제, 즉 종래의 결정학적 템플레이트는 양질의 강유전체 셀에는 필요치 않지만 화학적 템플레이트로 충분할 것이다. BTO로 된 결정학적 템플레이팅 층은 c-방향으로 크게 방향을 이룬 결정학적 성장을 제공하고 페로브스카이트 BTO 및 성장된 페로브스카이트 PZT 또는 기타 강유전체 층간에 화학적 일관성을 제공한다. LSCO로 된 템플레이팅 층은 방향을 이룬 템플레이팅을 이룰 수 있고, 특히 부분적으로 방향을 이룬 Pt층 위에 걸쳐 성장할 때 그러하다. 그러나, 열역학적인 면에선 층을 이룬 BTO 보다 강하지 못하다. 반면에, LSCO의 주요한 공헌은 화학적으로 템플레이팅 효과를 나타내는 것으로 여겨진다. PZT와 같은 금속 산화물은 페로브스카이트, 파이로클로르 또는 루타일 과 같은 상이한 상으로 성장할 수 있다. 단지 페로브스카이트 상만이 소망하는 강유전체 효과를 나타낸다. 만일 하부 가로놓임층이 금속 원자 주위에 산소의 동일 8면 본딩을 갖는 LSCO와 같은 또다른 페로브스카이트 물질로 형성된다면, 후-성장된 층은 다양한 오류 매커니즘을 촉진하는 커다란 입자간 공간없이 양질의 페로브스카이트 층을 더욱 많이 형성한다. LSCO가 PZT 층으로 된 강한 방향을 이룬 템플레이팅을 야기시키지 않을 지라도, 결과로 되는 PZT는 결정학적 정도를 개선시키기 위한 추가의 노력없이 Pt상에 성장한 PZT에 손상을 가하는 무용한 문제점을 방지하는 데 충분한 균일성을 갖는다.
만일 내용해성 금속층(36)이 Ru, Ir 또는 Os 로 된 VIII 족 금속간화합물 층으로 대체된다면, 산화에 의해 산출된 산화물은 도전성을 가지며 금속간화합물 산화물로 이루어진 층(48)은 산화 후 상당한 정도로 동종성을 지닐 수 있다.
도 6에 단면도로 도시된 본 발명의 제 2 실시예에서, 유전체 스택(100)은 폴리실리콘 플러그(28)위에 걸쳐 증착된 NiAl, NiTi, NiMn 또는 NiFe와 같은 산화-저항성 2진 금속간화합물 합금으로 이루어진 박층(102)을 포함한다. 플라티늄 하부 전극(104)은 금속간화합물 합금층(102)위에 걸쳐 성장되고, LSCO/PZT/LSCO 스택(80,82 및 84)은 그 전극 위에 걸쳐 성장된다. 금속간화합물 합금층(102)은 화학양론적 화합물에서 성장할 때, 매우 도전성이 강한 금속이고 산화되기 어려운 것으로 알려져 있다. 중요한 것은, 이것이 페로브스카이트 LSCO(80 및 84) 및 PZT(82)의 고온 성장 동안 산소 확산에 대한 장벽층으로서 작용한다는 것이다. 금속간화합물 합금층(102)은 거의 AB 또는 A3B 형태의 화합물을 가질 수 있고, 여기서 A는 Ni 또는 Co 일 수 있고, B는 Al, Ti, Mg, Cr 또는 Fe일 수 있다.
도 7에 단면도로 도시된 본 발명의 제 3 실시예에는, 폴리실리콘 플러그상에 고 유전상수를 갖춘 물질의 집적에 효과적인 것으로 알려진 구조를 채용한다. 유전체 스택(110)은 자신의 최하부에 폴리실리콘 플러그위에 걸쳐 피착되고 산화 장벽으로서 작용하는 Ru로 이루어진 박층(112)을 포함한다. SrRuO3또는 더욱 일반적으로는 SrxRu2-xO3, 여기서 x는 0.9<x<1.1 일 수 있지만 화학양론 층을 산출하기 위해 바람직하게는 1이고 Ru층(112)위에 걸쳐 증착되며, 또한 산화장벽으로서 작용하며 중요하게는 LSCO와 같은 과도성장된 페로브스카이트 층(80)을 위해 화학적 템플레이팅을 촉진하도록 페로브스카이트 구조로 형성한다. 두 층(112 및 114)은 기상 또는 스패터링으로 증착될 수 있다. 루테늄은 도전성 금속이지만 이것의 산화물은 루타일을 형성하고, 이것은 필요한 템플레이팅을 제공하지 못한다. 반면에 스트론튬 루테네이트는 합리적인 도전성 페로브스카이트 산화물이다. SrRuO3층(62)을 통하여 확산하는 산소는 Ru층(112)에서 RuOx를 형성할 것이다. 이 산화물(RuOx)은 고 전도성을 갖는다. 더우기, 페로브스카이트 구조 산화물로 되는 SrRuO3층은 LSCO/PZT/LSCO 강유전체 스택(110)에서 소망하는 페로브스카이트 구조의 핵형성에 조력한다. 대안으로, 금속/금속-산화물 헤테로구조는 Ir 및 SrxIr2-xO3로 형성될 수 있다. Ir로 된 금속층 및 SrIrO3로 된 금속층은 대응 Ru층에 대해 유사한 특성을 갖는다.이리듐 층은 금속성 및 도전성이고, 페로브스카이트 SrIrO3층은 적절한 도전성을 갖는다.
상기 실시예가 강유전체 메모리를 설명하였을 지라도, 본 발명은 페로브스카이트 층이 고성능 dRAMs과 같은 고 유전층을 형성하는 기타 반도체 구조 및 메모리에 적용할 수 있다.
이렇게하여 본 발명은 실리콘 기판에 집적되는 기타 페로브스카이트 구조 또는 산화물-기초 강유전체 스택을 허용하는 산화 장벽층을 제공한다.

Claims (31)

  1. 기판;
    산소가 기판을 관통하여 이동하는 것을 방지하는 상기 기판상에 형성된 전기적 도전 장벽층;
    하부 전극을 형성하도록 도전성이고 화학적 템플레이팅 층을 포함하며 상기 장벽층 위에 걸쳐 형성된 하부 층;
    상기 하부 층 위에 형성되고 템플레이팅 된 강유전체 층; 및
    상기 강유전체 층 위에 형성된 상부 전극을 포함하는 것을 특징으로 하는 강유전체 셀.
  2. 제 1 항에 있어서, 상기 기판의 일부분은 상기 장벽층과 중첩되고 실리콘 몸체를 포함하는 상기 장벽층에 전기적으로 콘택트되는 것을 특징으로 하는 강유전체 셀.
  3. 제 2 항에 있어서, 상기 실리콘 몸체는 폴리실리콘을 포함하는 것을 특징으로 하는 강유전체 셀.
  4. 제 1 항에 있어서, 상기 화학적 템플레이팅 층은 페로브스카이트를 포함하고 상기 장벽층은 적어도 부분적으로 금속층을 포함하는 것을 특징으로 하는 강유전체 셀.
  5. 제 1 항에 있어서, 상기 장벽층은 적어도 부분적으로 금속층을 포함하고 상기 하부층은 상기 금속층 위에 걸쳐 형성된 3차원 페로브스카이트로 된 층을 포함하는 것을 특징으로 하는 강유전체 셀.
  6. 제 5 항에 있어서, 상기 금속층은 금속성 매트릭스와 이 안에 형성된 금속 산화물 아일랜드를 포함하는 것을 특징으로 하는 강유전체 셀.
  7. 제 6 항에 있어서, 상기 금속 산화물은 내용해성 금속을 포함하는 것을 특징으로 하는 강유전체 셀.
  8. 제 7 항에 있어서, 상기 내용해성 금속은 티타늄인 것을 특징으로 하는 강유전체 셀.
  9. 제 6 항에 있어서, 상기 금속 산화물은 Ru, Ir 또는 Os 로 이루어진 그룹으로부터 선택된 VIII 족 금속을 포함하는 것을 특징으로 하는 강유전체 셀.
  10. 제 6 항에 있어서, 상기 금속성 매트릭스는 귀금속을 포함하는 것을 특징으로 하는 강유전체 셀.
  11. 제 10 항에 있어서, 상기 귀금속은 플라티늄을 포함하는 것을 특징으로 하는 강유전체 셀.
  12. 제 6 항에 있어서, 금속성 매트릭스와 기판 사이에 형성된 제 2 장벽층을 더 포함하는 것을 특징으로 하는 강유전체 셀.
  13. 제 5 항에 있어서, 상기 장벽층은 금속간화합물 합금으로 이루어 진 층을 포함하는 것을 특징으로 하는 강유전체 셀.
  14. 제 13 항에 있어서, 상기 금속간화합물 합금은 Ni, Co, Fe 및 Mn으로 이루어 진 그룹으로부터 선택된 제 1 엘리먼트와 Al, Ga, Ti 및 Cr 로 이루어 진 그룹으로부터 선택된 제 2 엘리먼트를 포함하는 것을 특징으로 하는 강유전체 셀.
  15. 제 14 항에 있어서, 상기 금속간화합물 합금은 NiAl을 포함하는 것을 특징으로 하는 강유전체 셀.
  16. 제 13 항에 있어서, 상기 금속간화합물 합금 층과 상기 3차원 페로브스카이트 층 사이에 형성된 플라티늄 층을 더 포함하는 것을 특징으로 하는 강유전체 셀.
  17. 제 5 항에 있어서, 상기 적어도 부분적인 금속층은 제 1 금속을 포함하는 금속층과 그 위에 형성된 상기 제 1 금속을 포함하는 도전성 페로브스카이트 층을 포함하는 것을 특징으로 하는 강유전체 셀.
  18. 제 14 항에 있어서, 상기 제 1 금속은 루테늄 및 이리듐으로 이루어 진 그룹으로부터 선택된 것을 특징으로 하는 강유전체 셀.
  19. 제 18 항에 있어서, 상기 제 1 금속은 루테늄을 포함하고 상기 도전성 페로브스카이트 층은 루테늄, 스트론튬 및 산소를 포함하는 것을 특징으로 하는 강유전체 셀.
  20. 도전성 실리콘 표면을 갖춘 실리콘 기판;
    산소가 상기 실리콘 표면을 관통하여 이동하는 것을 방지하기 위해 상기 실리콘 표면위에 걸쳐 형성된 전기적 도전 장벽층;
    상기 장벽층위에 걸쳐 형성된 3차원 페로브스카이트로 된 하부 전극;
    상기 하부 전극위에 걸쳐 형성된 페로브스카이트로 된 실질적인 비도전 층; 및
    상기 비도전 층위에 걸쳐 형성된 상기 3차원 페로브스카이트로 된 상부 전극을 포함하는 것을 특징으로 하는 페로브스카이트 전자 헤테로구조.
  21. 제 20 항에 있어서, 상기 비도전 층은 강유전체 페로브스카이트를 포함하는 것을 특징으로 하는 페로브스카이트 전자 헤테로구조.
  22. 제 20 항에 있어서, 상기 장벽층은 매트릭스내에 포함된 금속 산화물을 포함하는 일부분과 플라티늄을 포함하는 상기 매트릭스를 포함하는 제 2 층에 의해 중첩되는 플라티늄을 포함하는 제 1 층을 포함하는 것을 특징으로 하는 페로브스카이트 전자 헤테로구조.
  23. 제 22 항에 있어서, 상기 금속 산화물은 내용해성 금속을 포함하는 것을 특징으로 하는 페로브스카이트 전자 헤테로구조.
  24. 제 23 항에 있어서, 상기 내용해성 금속은 Ti를 포함하는 것을 특징으로 하는 페로브스카이트 전자 헤테로구조.
  25. 제 20 항에 있어서, 상기 장벽층은 Ni, Co, Fe 및 Mn으로 이루어 진 그룹으로부터 선택된 제 1 엘리먼트와 Al, Ga, Ti 및 Cr 로 이루어 진 그룹으로부터 선택된 제 2 엘리먼트를 포함하는 금속간화합물 합금을 포함하는 것을 특징으로 하는 페로브스카이트 전자 헤테로구조.
  26. 제 25 항에 있어서, 상기 금속간화합물 합금은 NiAl을 포함하는 것을 특징으로 하는 페로브스카이트 전자 헤테로구조.
  27. 제 20 항에 있어서, 상기 장벽층은 Ru를 포함하는 제 1 금속층과 Sr, Ru 및 O를 포함하는 상부에 가로놓인 제 2층을 포함하는 것을 특징으로 하는 페로브스카이트 전자 헤테로구조.
  28. 이후의 산화 단계로부터 하부에 가로놓인 실리콘 층을 보호하는 방법에 있어서,
    상기 실리콘 층 위에 걸쳐 귀금속을 포함하는 제 1 층을 증착시키는 단계;
    상기 제 1 층 위에 걸쳐 산화가능한 금속을 포함하는 제 2 층을 증착시키는 단계;
    상기 제 2 층 위에 걸쳐 상기 귀금속을 포함하는 제 3 층을 증착시키는 단계; 및
    상기 제1, 제 2 및 제 3층을 산화환경에 노출시키는 단계를 포함하는 것을 특징으로 하는 방법.
  29. 제 28 항에 있어서, 상기 노출시키는 단계는 금속 산화물을 포함하는 제 4 층을 증착시키는 것을 포함하는 것을 특징으로 하는 방법.
  30. 제 29 항에 있어서, 상기 노출시키는 단계는 상기 제1, 제 2 및 제 3층을 550-650℃ 의 범위의 온도로 가열시키는 것을 포함하는 것을 특징으로 하는 방법.
  31. 제 28 항에 있어서, 상기 노출시키는 단계는 강유전체 커패시터를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
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