KR100363068B1 - 실리콘에집적된강유전커패시터및그제조방법 - Google Patents

Abstract

강유전층(50)을 샌드위칭하는 두 개의 금속-산화물 전극(46,52)으로 된 강유전 스택이 바람직하게 TiN(42)으로 이루어 진 중간 장벽층으로 실리콘기판(40)상에 제조되는 강유전 커패시터 구조체 및 그 제조방법이 개시되었다. 한 실시예에서, 백금층(44)은 강유전 스택의 결정학적으로 순서화된 성장을 제공하는 충분한 고온에서 하부 금속 산화물 전극과 TiN사이에서 성장된다. 다른 실시예에서, 백금층은 TiN(42)상에서 직접 성장하는 하부금속으로 완전히 제거되었다. 전극에 사용된 종래의 도전성 금속 산화물이 란타늄 스트론튬 코발트 산화물(LSCA)일 지라도, 란타늄 니켈 산화물은 강유전 셀에서 양호한 전기적 및 수명 특성을 제공한다. 대안으로, 상기 전극은 네오디뮴 산화물(NdO)과 같은 암염 금속 산화물로 형성될 수 있다.

Description

실리콘에 집적된 강유전 커패시터 및 그 제조방법{ELECTRODE STRUCTURE AND METHOD OF MAKING FOR FERROELECTRIC CAPACITOR INTEGRATED ON SILICON}

집적회로 메모리 셀은 여러 다양한 분야에서 채용되어 온 컴퓨터화된 장비 및 휴대용 컴퓨터에서 그 중요성이 증가되어 왔다. 동적 임의접근 메모리(DRAM)는 현재 휴대용 컴퓨터용으로 가장 대중적인 유형의 임의접근 메모리이지만, 주기적으로 리프레시될 것이 필요하며 전원공급 중단 또는 시스템 충돌시 정보를 손실한다. 정적 RAM은 플립플롭 회로에 의존하며 리프레시될 필요가 없지만 마찬가지로 전력이 차단될 때 그 정보를 손실한다. 메모리 손실이 용인될 수 없는 특정 응용을 위해 비휘발성 메모리가 개발되어 왔다. 이들은 프로그래밍된 ROM으로부터 전기적으로 변경가능한 비휘발성 메모리에 이르지만, DRAM에 비해 동작 및 비용면에서 단점을 지니며 진보된 DRAM 기술에 의해 현재 가능한 64메가 바이트 및 256메가 바이트레벨로 집적하는 것이 곤란하다.

필요한 것은 연장된 저장 동안 실질적으로 어떠한 전력공급도 필요치 않으며 비휘발성 저장을 제공하는 메모리 기술이며 밀도있는 집적이 가능한 간명한 용량성 DRAM 저장 구조체이다. 강유전 메모리는 이들 필요조건을 충족시킬 가능성을 오랜동안 제공하여 왔다. 가장 간명한 관점에서, 도 1에 도시한 바와 같이, 기본적인 강유전 메모리 셀(10)은 자신의 용량성 갭에서 강유전 물질(16)을 샌드위칭하는 두 개의 용량성 전극(12,14)을 포함한다. 강유전체는 인가되는 폴링전압에 종속하여, 일반적으로 업 및 다운으로 참조되는 두 개의 안정 극성화 상태를 가정할 수 있는 상태를 가진다. 일단 이들 극성화 상태중의 하나로 되면, 극성 가능한 물질은 매우 오랜 주기동안 선택된 극성화 상태에 있게 된다. 극성화 상태는 전극(12,14)이 견디는 커패시턴스를 결정한다. 따라서, 일단 메모리 셀이 두 극성화 상태중의 하나로 되면, 그 극성화 상태는 그후 추가의 전력공급없이 유지되며 셀(10)의 펄싱된 용량성 응답 즉, 셀에 걸리는 전하 대 전압 비율을 측정하므로써 판독될 수 있다. 더욱이, 강유전 물질은 전형적으로 신호레벨이 커패시터 영역에 비해 높도록 두 상태중의 하나에서 고 유전상수를 나타낸다.

개념적으로 단순할 지라도, 강유전 메모리 셀은 실리콘 DRAM과 마찬가지로 집적회로에 구현하는 것이 곤란하였다. 가장 광범위한 강유전 작용을 나타내는 물질은 금속 산화물이고, 일반적으로 페로브스카이트 결정구조를 갖는다. 따라서, 실리콘회로 내부에 이들을 집적하는 것이 주요 문제점으로 증명되어 왔다. 실리콘에 의한 집적은 실리콘기술이 수십년간 주요산업에서 경험을 제공하여 왔다는 이유뿐만아니라 실리콘 지지회로가 밀도있는 강유전 메모리 어레이 판독, 기록 및 기타 제어에 필요하기 때문에 바람직하다. 그러므로, 상용으로 성공적인 강유전 기술은 실리콘 물질 및 실리콘 가공으로 집적되어야만 한다. 매우 바람직한 구조는 DRAM과 마찬가지로, 실리콘기판에 내재된 집적된 수직구조의 두 전극층 사이에 샌드위칭된 강유전체 편평박층을 포함한다.

그러나, 실리콘기판에 집적된 강유전체는 문제점이 있다. 강유전 물질은 전형적으로 SrBiTaO 및 이하에서 기술하는 기타물질과 같은 기타 다수의 페로브스카이트 강유전체가 공지되었을 지라도 전형적으로 대표적인 강유전체 PZT(리드 지르코늄 지르코내이트)와 같은 페로브스카이트이다. 이러한 페로브스카이트는 산소가 풍부하며, 일반적으로 비교적 고온에서 증착될 것이 요구되며, 여기서 산소는 하부에 놓이는 물질로, 이 경우엔 실리콘에 확산되어 나가는 경향이 있다. 그러나, 실리콘의 반도성은 실리콘 이산화물의 절연 형성으로 인해 산소 통합에 의한 역영향을 받는다.

실리콘에 의한 강유전체의 집적은 각기 결점을 갖는 여러 설계구조를 나타내어 왔다. 일반적인 설계는 강유전체는 샌드위칭하는 백금전극을 포함하여 왔다. 귀금속인 백금은 강유전체로부터, 하부에 놓인 실리콘으로 산소가 확산하는 것에 견딘다. 그러나 백금은 금속임, 조심스럽게 성장하지 않는다면 다결정층을 형성한다. 따라서, 그 위에 증착된 강유전체 재생성 및 신뢰성에 문제를 발생시키는, 다수의 입자경계를 갖는 임의 배향을 갖는다.

미국 특허 제 5,479,317호 및 1994년 11월 18일 출원된 미국 특허출원 제08/341,728호 및 1995년 6월 29일 출원된 미국 특허출원 제 08/497,457호에서, Ramesh는 강유전 스택의 메모리 셀을 게이팅하는 트랜지스터를 포함하는 하부에 놓인 결정 실리콘 기판에 연결하는 폴리실리콘 플러그에 걸쳐 상기 강유전 스택이 증착될 수 있게 하는 여러 구조체를 설명한다. 제 1 실시예는 상부에 Pt/Ti/Pt로 이루어진 3층으로 된 산소-확산 장벽이 증착되는 TiN으로 이루어진 장벽층을 포함한다. 강유전 스택은 그 위에 증착되며, PZT로 된 강유전층을 샌드위칭하는 란타늄 스트론튬 코발트 산화물(LSCO) 또는 기타 가능한 강유전체중에서 리드 란타늄 지르코늄 티타네이트(PLZT)로 이루어진 두 금속 산화물 전극을 포함한다. 550-650℃에서의 증착동안 전극 또는 강유전체로부터 산소가 하향 확산하는 것은 티타늄과 화합하여 백금 매트릭스내에서 콤팩트한 TiO_X볼을 형성한다. 그러나, 3-레벨 Pt/Ti/Pt은 과도한 제조단계를 필요로 하며, 비도전성 TiO_X볼은 제어할 수 없는 분포로 되고 소망하는 것 보다 더욱 복잡하게 된다.

본 발명은 일반적으로 강유전체와 기타 페로브스카이트 물질을 실리콘 기판상에서 결합시키는 구조체에 관한 것이다. 특히, 본 발명은 도전성 금속 산화물 전극을 포함하는 강유전 메모리 셀과 실리콘 기판사이에 개재된 장벽층에 관한 것이다. 이러한 장벽은 전극에서 산소에 의해 반도전 실리콘의 포이즈닝을 방지하는 것을 포함하는 여러 기능을 수행할 수 있다.

도 1은 일반적인 강유전 메모리 셀의 개략도.

도 2는 본 발명의 일 실시예에 따른 강유전 메모리 셀의 단면도.

도 3은 백금 증착 온도파라미터로서 실리콘-기초 기판으로부터 강유전 메모리 스택의 벗겨짐 종속관계를 도시하는 그래프.

도 4는 본 발명의 강유전 커패시터의 히스테리시스 곡선을 나타낸 그래프.

도 5는 도 4의 강유전 커패시터의 피로를 나타낸 그래프.

도 6은 본 발명에 따라 성장한 합성물의 X-선 회절 패턴을 나타낸 그래프.

도 7은 도 6의 몇몇 데이터를 요약하여 나타낸 그래프.

도 8은 본 발명의 또다른 강유전 메모리 셀의 단면도.

도 9는 도 8의 메모리 셀에 대응하는 강유전 커패시터의 히스테리시스를 나태는 그래프.

도 10 및 10a는 도 9의 강유전 커패시터의 피로를 나타낸 그래프.

도 11 및 11a는 도 9의 강유전 커패시터의 논리상태 보유를 나타낸 그래프.

도 12는 전극의 일부로서 란타늄 니켈 산화물(LNO)을 이용하는 본 발명의 다른 강유전 메모리 셀의 단면도.

도 13은 도 12의 LNO 강유전 메모리 셀에 필요한 멀티층 구조체의 X선 회절 패턴을 나타낸 그래프.

도 14는 도 12의 메모리 셀에서와 같이, 전극물질로서 LNO를 이용하는 커패시터 구조체를 위한 히스테리시스 루프를 도시하는 그래프.

도 15는 LNO 커패시터 구조의 피로특성을 도시한 그래프.

도 16은 LNO 커패시터 구조체의 논리-상태 보유를 나타낸 그래프.

본 발명은 강유전 스택이 티타늄 질화물과 같은 내용해성 금속화합물과 같은 중간 장벽층으로 실리콘과 같은 기판에서 성장되는 강유전층을 샌드위칭하는 두 개의 금속 산화물 전극을 포함하는 강유전셀 및 그 제조 방법에 관한 것이다. 하부전극은 장벽층에서 직접 성장될 수 있으며, 중간 백금층은 강유전층의 결정학적 배향을 이룬 성장을 촉진하는데 충분한 고온에서 성장될 수 있다. 금속 산화물 전극은 NdO 및 LaO와 같은 암염 금속 산화물 또는 란타늄 니켈 산화물과 같은 공지된임의 개수의 페로브스카이트로 이루어질 수 있다.

강유전 메모리 셀의 장벽층과 산화물 전극에 이용할 수 있는 매우 간명한 구조체를 알게 되었다. 특히, 금속 산화물 전극을 포함하는 강유전 셀이 백금층위에서의 성장을 촉진하는 적절히 준비된 백금층을 알게 되었다. 적절한 조건하에서, 백금층은 없을 수 있다.

실리콘 동적 RAM과 유사한 강유전 임의접근 메모리(FRAM; ferroelectric random access memory)(20)를 위한 대표적인 구조가 도 2에 도시되어 있다. 이 FRAM 구조는 대형 FRAM 집적회로를 형성하기 위해 여러번 복제됨을 이해할 수 있으며 기타 지지호로도 동일 칩에서 형성될 것을 필요로 함이 이해된다. 전반적인 FRAM구조는 공지되어 있으며 상기 인용된 미국 특허 및 특허출원에서 Ramesh에 이해 개시되었다. Kinney는 "Signal magnitudes in high density ferroelectric memories(고밀도 강유전 메모리에서의 신호 진폭)," Integrated Ferroelectrics, vol.4, 1994, pp. 1310-144에서 양호한 개요를 제공한다. FRAM(20)은 기타 실리콘 회로가 용이하게 통합될 수 있도록 (001)-배향 결정 실리콘기판(22)상에 형성된다. 금속-산화물-반도체(MOS;metal oxide semiconductor) 트랜지스터는 기판(22)의 도전유형과 반대 도전유형의 도펀트를 소스 및 드레인 웰(24,26)에 확산 또는 주입시키므로써 형성된다. 중간 게이트영역은 게이트를 제어하기 위해 알루미늄과 같은상부 금속 게이트 라인 및 하부 게이트 산화물을 포함하는 게이트 구조체(28)로 오버레이된다.

예로서 실리콘 이산화물로 이루어진 제 1 인터-레벨 유전층(30)이 기판(22) 및 트랜지스터 구조체 위에 걸쳐 증착된다. 비아(32)는 소스웰(24)에 걸쳐 제 1 인터-레벨 유전층(30)을 포토리소그래픽식으로 에칭쓰루시키고, 폴리실리콘은 트랜지스터 소스에 폴리실리콘 콘택트 플러그를 형성하기 위해 그 안에 충진된다. 금속소스 라인(34)은 제 1 인터-레벨 유전층(30)의 최상부에 포토리소그래픽식으로 윤곽이 나타내어지며 폴리실리콘 플러그(32)와 전기적으로 콘택트한다.

그후 제 2 인터-레벨 유전층(36)이 제 1 인터-레벨 유전층(30)위에 걸쳐 증착된다. 또다른 비아(38)는 드레인 웰(26)의 영역위에 걸쳐 제 1 및 제 2 인터-레벨 유전층(30,36)을 에칭쓰루하며, 트랜지스터 드레인으로의 콘택트를 형성하기 위해 폴리실리콘이 그 안에 충진된다. 지금까지의 공정은 실리콘기술에서 매우 전형적이다.

상용 제조에선 마스킹된 드라이 플라즈마 에칭이 통상적으로 수행될 지라도, 리프트-오프 마스크는 그후 소망 커패시터 크기에 대해선 큰 영역이지만 드레인 비아(38)에 걸쳐 개구를 갖도록 증착되어 한정된다. 마스크의 상부에 그리고 개구의 내부에 일련의 층들이 증착된다. 폴리실리콘층(40)은 폴리실리콘 플러그(38)에 양호한 전기적 콘택트를 제공한다. TiN층(42) 및 백금층(44)은 폴리실리콘과 금속산화물 콘택트 사이에 도전성 장벽층을 형성한다. 폴리실리콘은 반도성이지만 그것의 표면이 SiO₂로 산화되면, 전기적 콘택트를 방지하는 안정한 절연층이 형성된다. TiN층(42) 및 백금층(44)과 이들 결합에 의한 변형은 본 발명의 핵심이다. 백금층(44)의 상부에는 기타 금속 산화물, 특히 층을 이룬 페로브스카이트가 사용될 수 있을지라도, 란타늄 스트론튬 코발트 산화물(LSCO)와 같은 페로브스카이트인 도전성 금속 산화물로 된 층(46)이 증착된다. 이 물질은 조성비가 0.15≥x≥0.85에서 La_1-XSr_XCoO₃가 가능할 지라도, 명목적으로 La_0.5Sr_0.5CoO₃로 주어진 합성물을 갖는다. 이제 LSCO가 수용가능한 전기적 콘택트를 형성하고 페로브스카이트 강유전 물질의 높은 배향을 갖는 성장을 더욱 촉진한다.

그후 포토마스크는 리프팅되어 도 2에 도시된 층(40,42,44,46)으로 된 하부 스택을 남긴다. 그후 Z 형상 필드-산화물 층(48)의 컨포멀 증착을 허용하는 포토레지스터가 한정되고, 이것은 이미 한정된 하부 스택의 측부를 커버링하고, 하부스택의 상부표면의 에지에 걸쳐 뻗는 림을 가지며 하부스택의 최하부로부터 외향으로 뻗는 푸트를 가지지만 나중에 중착된 상부 강유전 스택을 위한 중앙 개구를 남긴다. 필드-산화물 층(48)은 증착된 후 하부전극의 측부로부터 강유전체를 절연시킨다.

과거에는, 필드-산화물 층(48)이 SiO₂및 TiO₂로 형성되어 왔지만, 이들은 어느 것도 이상적이지 못하다. 페로브스카이트 강유전 물질은 이들 물질위에 걸쳐 증착될 때 페로브스카이트 및 피로클로레 페이즈의 혼합물에 형성되며, 이것은 그후 차등적으로 에칭되어 신뢰성없는 에칭이 되게 한다. 필드-산화물 층(48)을 위한 바람직한 물질은 페로브스카이트인 비스무트 티탄산염(대략적인 화학양론적 화합물 Bi₄Ti₃O₁₂)이고 기타 페로브스카이트 층과 동일 프로세스로 성장될 수 있다. Ramesh는 미국 특허 제 5,248,564호에서 Bi₄Ti₃O₁₂는 배향을 이루지 않은 기판에 걸쳐 결정학적으로 배향을 이룬 페르브스카이트층의 성장을 촉진하는 강력한 템플레이팅 층이고 따라서 Bi₄Ti₃O₁₂산화물층(48)은 양질의 강유전 물질이 그 위에서 확실히 성장하는 것을 개시하였다. 기타 페로브스카이트 물질은 고도전성이 아니고 강유전이 아닌 저 유전상수를 나타내는 한 비스무트 티타네이트를 치환할 수 있다. 가장 효율적인 템플레이팅을 위해, 페로브스카이트는 층을 이룬 구조 즉 a-축 및 b-축에 대해 적어도 두 배인 c-축을 가져야 한다.

필드 산화물(48)의 형성후, 또다른 포토마스크가 하부 스택(40,42,44,46) 주위에서 개구를 포함하지만 최하부의 외주는 필드산화물(48)의 피트를 오버라이하도록 증착되어 한정된다. 강유전층(50)은 그후 결정학적으로 배향을 이룬 성장에 양호한 조건에서 증착된다. 바람직하게, 강유전층(50)은 리드 니오븀 지르코늄 티탄산염(PNZT)를 포함한다. LSCO에 걸친 페로브스카이트 강유전층 또는 기타 유사한 페로브스카이트 도전성 전극의 증착은 강유전물질이 비교적 저온에서 증착될 수 있게하며 양호한 결정성을 나타낸다. 강유전층(50) 상부에는 LSCO와 같은 페로브스카이트로 된 바람직하게 하부 도전성 금속 산화물층(44)과 대칭적으로 형성된, 상부 도전성 금속 산화물층(52)이 증착된다. 상부 백금층(54)은 상부 도전성 금속 산화물층(52) 위에 증착된다. 층(54)은 중요한 기술을 포함하는 것으로 여겨지지않으며 그것의 백금 조성물은 단지 중간 해결책으로서만 선택되었다. 이 조성물은 실리콘기술에 공통인 기타 금속화물 또는 TiW로 변할 것이다. 상부 백금층(54)이 증착된 후, 포토마스크는 리프트 오프되어 도 2에 예시된 상부 스택 구조체를 남긴다.

제 3 층간 유전층(56)이 강유전 스택을 커버링하기 위해 증착되어 에칭된다. 이 층(56)은 층간 유전층이기 보단 패시베이션층일 것으로 의도된다.

상부전극(54)은 그후 강유전 스택을 오버라잉하는 제 3 층간 유전층(56)을 통해 비아(60)를 에칭하고, Ti/W로 비아(60)를 채우고 Ti/W 플러그(60)를 전기적으로 콘택트하는 Al로 이루어진 금속 커패시터 라인(62)을 나타내므로써 전기적으로 콘택팅된다.

500-550℃ 근방의 비교적 고온에서 하부 백금층(44)의 증착은 온도에서의 시간과 온도(℃로 측정됨)의 적분으로서 정의되는 고온 열 버짓에서 강유전 스택(강유전체 및 두 개의 샌드위칭 금속산화물 층)의 증착을 허용한다. 3개층은 전형적으로 단일 온도에서 단일챔버에 증착되기 때문에, 열 버짓은 증착온도와 전체증착 시간의 곱이 된다.

실험예 1

증착된 강유전 스택의 질을 측정하는 중요하고도 간명한 방법은 스택이 증착된 기판을 필 오프하는 지의 여부이다. 일반적으로, 필 오프는 열 버짓의 스레시홀드가 초과될 때 즉, 시간에 대한 온도의 적분이 스레시홀드값을 넘을 때 발생한다. 도 3은 Pt/TiN/폴리-Si/Si 위에 걸쳐 성장된 LSCO/PNZT/LSCO로 된 패터닝되지않은 강유전 스택에 대한 여러 데이터 포인트를 나타낸다. 300nm 두께의 PNZT 층의 조성물은 PbN_b0.04Zr_0.28Ti_0.68O₃이었고 100nm 두께의 LSCO 전극은 La_0.5Sr_0.5CoO₃이었다. 강유전 스택층은 스퍼터링되는 Pt, LSCO 또는 PNZT 타겟상에서 3J-㎠를 산출하기 위해 5Hz로 펄싱되는 KrF 엑시머 레이저를 이용하여 펄싱된 레이저 증착에 의해 성장되었다. 기판은 O₂에 대해 100 mT 환경에서 유지되었다. 기판홀더의 온도는 기판온도에서와 같이 아래에서 설명되는 값으로 제어된다. 샘플의 실제온도는 500 내지 600℃ 증착에 대해 약 20 내지 40℃ 낮았지만, 이 차이는 실온증착에 비해 거의 무시할만 하다.

도 3의 데이터는 강유전스택의 성장에 대해 열 버짓과 백금층 두께(Pt의 펄싱된 레이저 증착에 대한 숏의 수로 측정됨)의 함수로서 나타내었다. 그러나, 기판은 저온 프로세스에서 수행되는 백금과, 이미 형성된 Pt/TiN/폴리-Si/Si 구조가 수용되었다. 수행된 TiN층은 전형적으로 50 내지 70nm두께를 가지며, 폴리실리콘층은 100 내지 500nm두께를 가졌다. 데이터는 백금층을 위한 증착온도에 따라 파라미터화 되었다. 원은 500 내지 550℃ 온도에서 증착된 추가의 하부 백금층을 갖는 샘플을 나타내고, 정사각형은 실온, 명목상 20℃에서 증착된 추가의 하부 백금층을 갖는 샘플을 나타낸다. 필 오프된 샘플은 "P"로 식별되고 이 필 오프되려는 것은 "AP"로 표시되었다. 필 오프된 샘플은 어떠한 추가 Pt도 갖지 않았다. 어떠한 추가된 백금도 갖지 않는 샘플예를 제외하고, 실온에서 증착된 백금을 갖는 샘플은 약 8 ×10⁵℃-초에서 열 버짓을 필 오프시키기 위한 스레시홀드를 가지며 벗김스레시홀드는 500℃ 이상에서 증착된 백금을 갖는 샘플에 대해 1 ×10⁶℃-초 이하이었다.

적어도 역학적 안정성을 위해선 Pt의 고온 증착이 바람직함이 명백하다. 이 바람직함은 전기적 특성에 기초한다. 도 4는 20℃ 또는 550℃에서 Pt/TiN/폴리-Si/Si에 증착된 LSCO/PNZT/LSCO로 된 강유전스택을 갖는 상기 조성물의 샘플에 대해 실온 히스테리시스 루프를 도시하는 그래프이다. 제조된 강유전 커패시터는 도 2의 강유전 메모리 셀 보다 매우 간명하다. 반면에, 이들은 최상부 Pt층의 포토리소그래픽 리프트-오프 프로세스에 의해 패터닝되었다. Pt 전극은 따라서 1% HNO₃용매를 이용하여 상부 LSCO 전극의 습식화학 에칭을 위한 마스크로서의 역할을 한다. 테스팅된 커패시터는 50㎛의 직경을 가졌고, 전기 테스트 신호를 기판에 연결시키는데 더욱 큰 커패시터가 이용되었다.

선(70)은 550℃에서 증착된 추가 Pt를 갖는 강유전 셀에 대한 히스테리스 루프를 도시하며 선(72)은 20℃에서 증착된 추가 Pt에 대한 강유전 셀에 대한 히스테리시스 루프를 도시한다. 상기 550℃ 샘플은 스위칭된 분극과 스위칭되지 않은 분극사이에서 13μC/㎠ 인 잔존 분극(ΔP)을 가졌다. 20℃ 샘플에 대한 대응값은 7.2μC/㎠ 이었고, 분명히 Pt에 대해 고온 증착에 의한 샘플보다 못하였다.

상기 프로세스에 의해 제조된 강유전 셀은 약간의 피로를 나타낸다. 도 5의 그래프에 550℃에서 증착된 Pt를 갖는 상기 설명된 셀에 대한 피로곡선이 도시되어 있다. 피로는 스위칭된 상태와 스위칭되지 않은 상태 사이의 잔존분극 관점에서측정된다. 데이터는 1㎒ 사이클속도로 ±5V의 전압스윙에 대해 발생되었다. 곡선(74,76)은 실온에서 동작된 셀에 의한 잔존분극을 나타내고, 곡선(78,80)은 100℃에서 동작을 위한 잔존분극을 나타낸다. 상승된 동작온도에서, 10¹¹사이클 후엔 피로가 거의 나타나지 않았다.

백금층 증착을 위한 가장 바람직한 범위는 500℃ 내지 550℃를 포함한다. 이 범위의 하한은 가장 바람직하게 500℃ 인데 이는 이 온도가 페로브스카이트 증착을 위한 최소온도이고 증착은 동일온도에서 수행되는 것이 바람직하기 때문이지만, 450℃ 이하 또는 400℃ 에서도 매우 유익한 결과를 얻을 수 있다. 이 효과는 정량화되지 않았지만, 실온보다 상당히 높은 온도는 어떤 개선을 제공하는 것으로 예상된다. 상기 범위의 상한은 수립되지 않았지만, 온도에서의 추가 증가는 열 버짓을 증가시킬 것이고, 이것은 Pt 증착온도에서의 증가가 유익한 것으로 공지되었을 지라도 필링 오프에 대해 해로운 것으로 알려졌다. 고 Pt 증착온도는 백금의 그레인 구조에 영향을 미치고, 고 증착온도는 더욱 밀한 Pt 층을 생성하는 것으로 여겨지며, 이것은 또한 더욱 큰 Pt 그레인이 더욱 작은 그레인간 경계를 갖는 관점에서 설명될 수 있다. 또다른 고려사항으로, TiN은 500℃ 이상의 온도에서 산화를 증가시킨다는 것이다. 550℃까지의 온도범위는 최소 수용가능한 산화를 제공하며 아마도 600℃ 온도도 수용될 수 있지만 500℃ 이하에서 Pt 증착동안 노광된 TiN 온도를 유지하는 것이 바람직하다.

백금성장을 위한 고온에 대해 더욱 기본적이고 실제적인 이유는 상이한 층에대한 여러 배향에 대해 상대적 우위를 나타내는 x선 회절 데이터에 의해 제공된다. LSCO/PNZT/LSCO로 된 패터닝되지 않은 강유전 스택을 위한 회절패턴이 도 6에 도시되어 있다. 이것은 600℃의 기판회절 온도에서 Pt/TiN/폴리-Si/Si 기판에 증착된 LSCO/Pb_0.04Nb_0.28Zr_0.68TiO₃/LSCO로 된 스택이다. PNZT 및 LSCO에 대한 결정학적 지정은 페로브스카이트 결정 구조와 일치한다. 피로클로레 페이즈는 35°에서 피크치를 산출한다. 일반적으로, PNZT 및 LSCO의 [110]피크치는 바람직하지 않은 데, 이는 이 피크치가 비다각형(non-columnar) 결정구조로 되기 때문이다. 유전성 스택의 질은 페로브스카이트 물질의 [110]피크치에 대한 페로브스카이트 물질의 [001]피크치 비율로 양자화된다.

도 7은 [001]에서의 PNZT에 대한 X-선 피크치 대 [110]에서의 피크치의 비를 도시한다. 표 1에 주어진 레이저 증착온도에 대응하는 여러 포인트가 문자로 표현되어 있다.

샘플	LSCO(℃)	PNZT(℃)	PT(℃)
A	500	500	500
B	500	550	500
C	550	550	500
D	550	550	550
E	550	550	20
F	600	600	20

이 수치는 결정학적 질을 증가시키는 강유전 PNZT를 위한 증가하는 증착온도를 도시한다. 그러나, 증가된 증착온도는 또한 도 3에 도시한 바와 같이 열 버짓을 증대시키며, 증대된 열 버짓은 본딩을 열화시킨다. 그러므로, 도 7은 실험예의펄싱된 레이저 증착을 위해 기판홀더에서 측정된 바와 같은 500 내지 600℃의 성장온도를 도시하며, 강유전 물질을 위한 바람직한 증착온도 범위와 전체 강유전 스택을 위한 바람직한 증착온도 범위를 포함한다.

전자주사 현미경사진(SEMs;scanning electron microraph)은 명백하게 Pt 기판 상부에서 뻗는 다각형 구조를 갖기위해 페로브스카이트 강유전체 및 LSCO 층이 성장된 후를 도시한다. SEMs는 단일 페이즈인 것으로 여겨지는 TiN을 도시한다. x-선 회절 데이터 또는 전자 회절패턴에서 어떠한 TiN층 산화도 관찰되지 않았다. PNZT 층의 저항율은 2x10⁹내지 10¹⁰Ω-㎝ 사이에서 측정되었다.

실시예 2

TiN 층을 갖지만 어떠한 저온 Pt층도 갖지 않는 또다른 상용 기판 셋트가 구해졌다. 이들 샘플은 백금층이 완전히 없음이 가능함을 나타내었다. 결론은 고온으로 증착된 Pt가 반드시는 아니지만 수용가능하며 저온 백금이 고장 매커니즘을 가져온다는 것이다.

강유전 커패시터는 TiN/폴리실리콘/결정 실리콘으로 된 수직 구조를 갖는 이들 스톡 웨이퍼상에서 제조되었다. LSCO/Pb_0.04Nb_0.18Zr_0.78TiO₃/LSCO로 된 강유전 스택은 증착된 구조 및 증착 한정방법에 대해 상기한 바와 같이, 펄싱된 레이저 애블레이션에 의해 550℃로 증착되었다. 동작 강유전 셀의 의도된 구조가 TiN장벽층(40)과 하부 LSCO 전극(46) 사이에 어떠한 Pt층도 개재되지 않은 도 8의 단면도에 예시되어 있다. 그러나, 이 구조는 상기한 바와 같이, 트랜지스터없이 단순한 커패시터로 실험적으로 증명되었다.

도 9의 곡선(90)은 최종 히스테리시스 곡선을 도시한다. 100℃에서 1 시간동안 5V를 임프레싱하는 임프린팅 프로시저의 전후에 실질적으로 동일한 곡선(90)이 획득된다. 550℃에서 성장된 강유전 스택을 갖는 이커패시터의 피로 작용상태가 샘플에 대한 실온에서의 피로 테스팅에 대해 도 10에 도시되어 있고 100℃에서의 피로 테스팅에 대해 도 10a에 도시되어 있다. 잔존 분극이 도 3에 설명된 파라미터를 이용하여 측정하였다. 도 10에 도시된 실온실험의 경우에, 곡선(92,94)은 스위칭된 분극을 위한 값을 나타내고 곡선(96,98)은 스위칭되지 않은 분극을 위한 값을 나타낸다. 100℃에서의 피로 테스팅에 대한 대응 결과가 도 10a에 곡선(92a,94a,96a,98a)으로 도시되어 있다.

실온에서 유지될 때 동일한 샘플에 대해 시간에 걸친 논리상태의 보유가 도 11에 그래프로 도시되어 있고 100℃에서 유지될 때 상기 논리상태의 보유가 도 11a에 그래프로 도시되어 있다. 기록전압은 -5V 이었고 판독전압은 +4V이었다. 도 11에 도시된 실온실험의 경우에, 곡선(100,102)은 각각 보유시간의 함수로서 스위칭된 분극 및 스위칭되지 않은 분극을 도시하며, 곡선(104,106)은 각각 스위칭된 잔존 분극 및 스위칭되지 않은 잔존 분극을 도시한다. 마찬가지의 고온 데이터가 도 11a에 곡선(100A,102A,104A,106A)으로 도시되어 있다. 10⁵초(약 1일)에 걸쳐 약간의 변화가 있더라도, 그 작용은 동작적으로 수용될 수 있다.

백금을 함유하지 않는 강유전 커패시터가 일련의 온도로 증착되었다. 500℃및 550℃에서의 증착은 양호한 결과를 나타냈지만 600℃에서의 증착에 의한 예비결과는 긍정적인 결과를 나타내지 못했다.

백금층이 없는 강유전 엘리먼트의 제조는 적어도 두 이유로 인해 유익하다. 그것은 증착단계를 감소시키며, 백금은 에칭시키는 것이 언제나 곤란하며, 집적회로에 다수의 강유전 엘리먼트를 나타내도록 행해질 것이 요구된다.

본 발명의 백금-비함유 실시예는 비교적 간단하며 강유전 메모리의 기술을 수년간 발전시켜왔다. 이들 메모리중 가장 초기의 메모리는 강유전층에 인접한 백금전극을 사용하였다. 이 구조가 만족스럽지 못한 것으로 판명되었을 때, 초기에 결정성장 템플레이트로서 특징지워진 중간 금속-산화물층 및 TiN 장벽층과 같은 많은 개선이 제안되었다. 그러나, 백금층은 전형적으로 유지되었었다.

흥미있는 도전성 금속 산화물은, 이제껏 마이크로일렉트로닉스에 널리 고려되지 않을지라도 도전성 페로브스카이트 물질 LaNiO₃이다. 이 물질은 도 12의 단면도에 도시된 강유전 셀을 생성하며, 여기서 LSCO 전극은 LaNiO₃(LNO)전극(108,110)에 의해 대체되었으며 TiN 장벽층 위에 개재하는 어떠한 백금도 없다. 조성물의 정확한 양론비가 필요치 않음이 인식된다. Tsuda는 Electronics Conductor in Oxides(Spriner-Verlag, 1991), ibid., pp. 14,39,40 및 이것의 참조문헌에서 LaNiO₃및 기타 도전성 LaNiO 화합물을 설명한다.

실험예 3

란타늄 니켈 산화물(LN0)은 일련의 단순하게 한정된 커패시터에 대해 테스팅되었다. LaNiO₃전극으로 된 강유전 스택은 상기 설명한 PNZT 강유전층을 샌드위칭한다. 이 스택은 상기 설명한 바와 같이 TiN/폴리실리콘/결정 실리콘으로 된 기판상에 형성되었다. 즉, LNO가 이전에 설명된 실험예의 LSCO를 대체한다. 결과적으로, 강유전 셀의 하부는 백금을 함유하고 있지 않다. 강유전 스택은 550℃의 기판온도에서 수행된 단일 펄싱된 레이저 애블레이션 프로세스에 의해 증착되었다.

한정되지 않은 LNO 웨이퍼에 대한 X-선 회절스캔이 도 13에 도시되어 있다. 이것은 LNO에 대한 비교적 강한 크리스탈린[001] 정렬과 PNZT에 대한 비교적 약한 [110] 정렬과 함께 PNZT에 대한 매우 강력한 [001]정렬을 도시한다. 더욱 중요하게는, PNZT 및 LNO 어느 것도 페로브스카이트 페이즈로 식별되는 모든 비실리콘 피크치를 갖는 35°에서의 피로클로레 피크치를 도시하지 않는다.

이 웨이퍼로부터 정의된 강유전 커패시터를 위한 실온 히스테리시스 루프가 도 14의 그래프에서 선(120)으로 도시되어 있고, 이것은 도 4의 백금도금된 강유전 셀에 의해 나타난 히스테리시스 보다 약간 양호한 것으로 보인다. 도 15의 그래프에서 선(92B,94B,96B,98B)으로 도시된 LNO 셀의 실온 피로는 도 10의 대응선(92,94,96,98)에 도시된 백금 비함유 LSCO 셀의 피로와 약간 상이하지만, 동일한 변화폭을 갖는다. 도 16의 그래프에서 선(100B,102B,104B,106B)으로 도시된 실온에서의 논리상태의 보유는 백금 비함유 LSCO 셀에 대해 도 11에 도시된 대응 선(100,102,104,106) 보다 더욱 작은 일시적 변화를 나타내지만, LNO셀은 일반적으로 다양한 분극에 대해 작은 값을 나타낸다.

이들 데이터에 기초하여, 백금없는 란타늄 니켈 산화물에 기초한 전극이 나타내는 작용은 일반적으로 백금 장벽층이 있거나 없는 LSCO에 기초한 전극과 같거나 이 전극보다 양호하다. 페로브스카이트 금속-산화물 전극으로서 란타늄 니켈 산화물의 이용은 분극가능한 강유전 커패시터에 제한되지 않을 뿐만 아니라 페로브스카이트 물질이, 예를들어 분극가능하지 않은 강유전 커패시터, 초도전성 엘리먼트 또는 자기헤드에서 전기적으로 콘택트될 필요가 없는 경우에도 적용될 수 있다.

Prasad 등은 "Structure and ferroelectric properties of Bi₂VO_5.5thin films by laser deposition", Proceedings of the Eighth International Meetings on Ferroelectrics, Gaithersburg, Maryland, 1993에서 Bi₂VO_5.5로 된 강유전층 하부에 놓이는 LaNiO₃전극의 이용을 이미 설명하였다. Prasad 등은 이들 물질을 의사 입방체(pseudocubic)로특정하였다. 그러나, 이 문헌의 LNO층은 도전성 금속-산화물 페로브스카이트 또는 절연성 SiO₂에만 증착되었으며, 산화물도 아니고 페로브스카이트도 아니지만, 예를들어 도전성 화합물 TiN 즉, 650℃ 이하의 저온에서 프로세싱될 때 금속성으로 도전성이고 일반적으로 폴리크리스탈린인 도전성 물질에는 증착되지 않는다. Satyalakshmi 등은 "Epitaxial metallic LaNiO₃thin films grown by pulsed laser depositon", Applied Physics Letters, vol. 62, 1993, pp. 1233-1235에서, 일반적으로 폴리크리스탈린 절연물질인 이트리아-안정된 지르코니아(YSZ;yttria-stabilized zirconia)와 여러 결정 페로브스카이트에 걸쳐 결정학적으로 배향을 이룬 LaNiO₃의 성장을 설명하였으며, 또한 여러 디바이스 응용도 설명하였다. 본 발명은 TiN과 같은 비정질, 금속성으로 된 도전층인 비-페로브스카이트상에서 LNO전극의 제조에 의해 구별된다.

본 명세서에 설명된 여러 실시예의 전극을 위한 도전성 금속 산화물의 다른 부류는 NdO, NbO, SmO, LaO 및 VO 화합물을 포함한다. 이들 물질은 암염(NaCl) 결정구조 즉, 면중심 입방체를 나타낸다. Tsuda등은 ibid., pp. 13, 30-33 및 인용된 참조문헌에서 이들 물질과 이들의 저저항율을 설명하였다. 이들 암염 도전성 물질은 도 2 및 도 8의 실시예에서 상부 및 하부 전극을 위해 LSCO를 대체한다.

상기 설명된 실시예는 단지 예시적인 것으로만 의도되며 이에 제한되지 않는다. 다양한 변형이 예상되지만, 기타 변형도 청구범위에 정의된 바와 같은 본 발명에 포함된다.

강유전층은 현재 가장 일반적인 선택중에서 Pb_1-yLa_y(Zr,Ti,Nb)O₃, Ba_1-xSr_xTiO₃및 BiSr(Ta,Nb)0인, 강유전 물질의 여러 상이한 족으로부터 형성될 수 있다.

페로브스카이트 전극은(Sr,CA)RuO₃, LaSrVO, YBaCuO 및 BiSrCaCuO 와 같은 기타 물질로부터 형성될 수 있다. 이들중 다수는 저-T_c초전도도를 위해 완전히 탐구되었다.

TiN 장벽층은 내용해성 금속 및 음이온 특히 질소로 된 전기적 도전성 화합물인 다수의 기타물질로 대체될 수 있다. 이들중 가장 현저한 것은 티타늄 텅스텐 질화물 및 탄탈륨 실리콘 질화물이다.

본 발명이 실리콘 칩상에서 비휘발성 강유전 커패시터의 집적관점에서 설명되었을 지라도, 현재 상용으로 가장 중요한 것에 집중하였으며, 본 발명은 이에 제한되지 않는다. 페로브스카이트 물질은 쌍안정 강유전물질일 것을 필요로 하지 않는다. 기타 페로브스카이트 물질, 특히 강유전 물질은 쌍안정은 아니지만 매우 큰 유전상수를 나타낸다. 즉, 이러한 강유전 커패시터는 단위영역당 매우 큰 커패시턴스를 가지지만 후발성 메모리를 제공하지 않으며 단지, 큰 커패시턴스 또는 작은 휘발성 메모리 셀을 제공한다. 또한, 페로브스카이트는 초도전성 엘리먼트 및 여러 자기센서 및 기타 디바이스에 통합될 수 있다.

또한, 실리콘 기판이 강유전 엘리먼트에 의한 집적을 위해 특정 이점을 나타낼 지라도, 본 발명은 글래시 실리케이트, 실리카 또는 기타 세라믹과 같은 패시브, 또는 GaAS와 같은 기타 유형의 반도체인지의 여부에 상관없이 기타 기판에 의한 집적에도 응용될 수 있다.

본 발명은 따라서 준비된 전기 콘택트를 페로브스카이트, 특히 강유전 물질에 제공하며, 최종 전기 엘리먼트의 수명 및 신뢰성을 보장한다. 이것은 또한 전극을 통하는 배향에서 유전 엘리먼트의 이동을 방지하는 장벽으로서도 작용한다.

Claims (19)

1. 강유전 커패시터를 형성하는 방법으로서,

   기판 위에 장벽층을 형성하는 단계; 및

   상기 장벽층 위에 강유전 스택을 증착하는 단계를 포함하며,

   상기 강유전 스택을 증착하는 단계는,

   600℃ 이하의 온도에서 상기 장벽층 위에 제1 금속 산화물층을 증착하는 단계,

   600℃ 이하의 온도에서 상기 제1 금속 산화물층 위에 강유전층을 증착하는 단계, 및

   600℃ 이하의 온도에서 상기 강유전층 위에 제2 금속 산화물층을 증착하는 단계를 포함하는 것을 특징으로 하는 강유전 커패시터 형성 방법.
2. 제 1 항에 있어서, 상기 기판은 실리콘을 포함하는 것을 특징으로 하는 강유전 커패시터 형성 방법.
3. 강유전 커패시터로서,

   실리콘 기판;

   상기 실리콘 기판에 형성되며 티타늄 및 질소를 포함하는 장벽층; 및

   상기 장벽층 바로 위에 증착되는 강유전 스택을 포함하며,

   상기 강유전 스택은,

   약 400℃ 내지 600℃ 범위에서 상기 장벽층에 증착되는 제1 금속 산화물층,

   약 400℃ 내지 600℃ 범위에서 상기 제1 금속 산화물층에 증착되는 강유전층, 및

   약 400℃ 내지 600℃ 범위에서 상기 강유전층에 증착되는 제2 금속 산화물층을 포함하는 것을 특징으로 하는 강유전 커패시터.
4. 제 3 항에 있어서, 상기 장벽층은 TiN, TiWN 및 TaSiN으로 이루어진 군으로부터 선택되는 물질로 이루어지는 것을 특징으로 하는 강유전 커패시터.
5. 제 3 항에 있어서, 상기 장벽층은 TiN으로 이루어지는 것을 특징으로 하는 강유전 커패시터.
6. 강유전 커패시터로서,

   기판;

   상기 기판상에 형성되고 도전성 금속산화물층을 포함하며, 상기 기판 위에 메사를 형성하는 하부전극;

   상기 메사의 최상부의 외주부를 오버라잉(overlying)하고, 상기 메사의 측부를 오버라잉하며, 상기 메사를 둘러싸는 상기 기판의 상부표면의 일부분을 오버라잉하는 페로브스카이트 물질을 포함하는 절연층으로서, 상기 절연층을 통하는 개구가 상기 메사의 최상부의 중앙에 형성되는 절연층;

   상기 절연층의 상기 개구에서 노출된 상기 하부전극의 일부분 위에 형성되고, 상기 기판의 상부표면의 일부분을 오버라잉하는 상기 절연층의 일부분과 상기 메사의 상기 측부와 상기 메사의 최상부에서 상기 절연층의 일부분 위에 형성된 강유전층; 및

   상기 강유전층 위에 형성되며 도전성 금속 산화물층을 포함하는 상부전극을 포함하는 것을 특징으로 하는 강유전 커패시터.
7. 제 6 항에 있어서, 상기 페로브스카이트 물질은 층을 이룬 페로브스카이트인 것을 특징으로 하는 강유전 커패시터.
8. 제 7 항에 있어서, 상기 페로브스카이트 물질은 비스무트 티탄산염을 포함하는 것을 특징으로 하는 강유전 커패시터.
9. 페로브스카이트 회로 엘리먼트로서,

   상기 회로용 전기적 콘택을 형성하며 란타늄 니켈 산화물의 페로브스카이트 물질을 포함하는 제 1 층;

   상기 제 1 층 상에 성장된 페로브스카이트 물질을 포함하는 제 2 층; 및

   상기 회로용 제 2 전기적 콘택을 형성하며 상기 제 2 층 상에 형성된 페로브스카이트 란타늄 니켈 산화물을 포함하는 제 3층을 포함하는 것을 특징으로 하는 페로브스카이트 회로 엘리먼트.
10. 제 9 항에 있어서,

    상기 페로브스카이트 회로 엘리먼트가 강유전 커패시터인 것을 특징으로 하는 페로브스카이트 회로 엘리먼트.
11. 제 9 항에 있어서, 상기 란타늄 니켈 산화물은 LaNiO₃로 이루어지는 것을 특징으로 하는 페로브스카이트 회로 엘리먼트.
12. 제 9 항에 있어서, 상기 페로브스카이트 회로 엘리먼트가 티타늄 질화물을 포함하는 장벽층 위에 형성되는 것을 특징으로 하는 페로브스카이트 회로 엘리먼트.
13. 제 3 항에 있어서, 상기 강유전 스택과 상기 실리콘 기판 사이에 백금층이 증착되지 않는 것을 특징으로 하는 강유전 커패시터.
14. 제 3 항에 있어서, 상기 제1 및 제2 금속 산화물층은 란타늄 스트론듐 코발트 산화물을 포함하는 것을 특징으로 하는 강유전 커패시터.
15. 제 1 항에 있어서, 상기 증착온도가 약 550℃인 것을 특징으로 하는 강유전 커패시터 형성 방법.
16. 제 1 항에 있어서, 상기 장벽층이 TiN, TiWN, 및 TaSiN으로 이루어진 군에서 선택된 물질로 이루어지는 것을 특징으로 하는 강유전 커패시터 형성 방법.
17. 제 16 항에 있어서, 상기 장벽층이 TiN으로 이루어지는 것을 특징으로 하는 강유전 커패시터 형성 방법.
18. 제 1 항에 있어서, 상기 강유전 스택과 상기 실리콘 기판 사이에 백금층이 증착되지 않는 것을 특징으로 하는 강유전 커패시터 형성 방법.
19. 제 1 항에 있어서, 상기 제1 및 제2 금속 산화물층이 란타늄 스트론튬 코발트 산화물을 포함하는 것을 특징으로 하는 강유전 커패시터 형성 방법.