KR100288688B1 - 반도체메모리소자의제조방법 - Google Patents

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Abstract

본 발명은 예비 형성된 트랜지스터를 층간 절연막으로 덮는 단계; 층간 절연막에 도전성 플러그를 형성하는 단계; 도전성 플러그 상에 도전성 확산 장벽층을 형성하는 단계; 도전성 확산 장벽층에 하부전극을 형열처리하여 하부전극의 표면을 평탄화하는 단계; 및 상기 하부전극 상에 강유전체막 또는 고유전체막 및 상부전극을 이 순서로 형성하는 단계를 포함하며, 성하는 단계; 상기 하부전극을 이에 의해 도전성 플러그를 통해, 상부전극, 강유전체막 또는 고유전체막 및 하부전극을 포함하는 캐패시터와 트랜지스터를 접속하는 반도체 메모리 소자의 제조방법에 관한 것이다.

Description

반도체 메모리 소자의 제조방법
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 강유전체막 또는 고유전체막으로 구성된 유전체막을 가지는 반도체 메모리 소자의 제조 방법에 관한 것이다.
최근에, 실리콘 산화막에 비해 보다 높은 유전율을 가지는 고유전체막을 이용한 반도체 메모리 소자 및 자발 분극을 가지는 강유전체막을 이용한 반도체 메모리에 대해 열심히 연구되어 왔다. 고유전체막 재료는, STO (SrTiO3, 티탄산 스트론튬) 및 BSTO((Ba,Sr)TiO3, 티탄산 바륨 스트론튬)을 포함한다. 강유전체막 재료는 PZT(Pb(Zr,Ti)O3, 티탄산 지르콘산 납), PbTiO3(티탄산납), BaTiO3(티탄산바륨), PLZT((Pb,La)(Zr, Ti)O3, 티탄산 지르콘산 납 란타늄), Bi-함유 적층 산화물(SrBi2(TaXNbl-X)2O9및 BTO(Bi4Ti3O12)와 같은 무기 산화물을 포함한다. 이들 산화물 중에서, PZT 및 Bi-함유 적층 산화물은 이들이 비휘발성 메모리에 대한 가장 유망한 재료이기 때문에 광범위하게 연구되고 있다.
도 4(e)에서, 캐패시터의 유전체막으로서 예시적으로 종래의 고유전체막 또는 강유전체막을 사용하는 종래의 반도체 메모리 소자를 도시하고 있다. 도 4(e)에 도시된 바와 같이, 하부전극 (28), 유전체막 (29) 및 상부전극 (31)로 구성된 캐패시터는 게이트전극 (23) 및 소스/드레인 영역 (24)를 포함하는 트랜지스터 상에 형성되어 있다. 도 4(e)에 도시된 구조는 스택 구조이다. 이 구조는 메모리 셀 영역을 축소하여 소자의 고집적을 가능하게 한다. 이러한 스택 구조를 실현하기 위해, 트랜지스터 및 캐패시터를 접속하는 배선 (26)은 플러그 구조를 가질 필요가 있다. 도 4 (e)에서, (21)은 반도체 기판(예컨대 N-형 실리콘 기판), (22)는 절연 소자를 위한 로코스(LOCOS) 산화막, (25), (30) 및 (32)는 층간 절연막, (27)은 하부전극 (28) 및 플러그 구조의 배선 (26)의 반응을 방지하기 위한 장벽 금속을 나타내고 있다.
도 4(a) 내지 4(b)를 참고로 종래의 반도체 메모리 소자의 제조 공정을 기재하고 있다.
먼저, 실리콘 기판 (22)의 표면상에 소자 분리 영역으로서 두께 약 5,000Å의 로코스 산화막 (22)을 생성한다. 이후, 게이트전극 23 및 소스/드레인 영역 (24)을 포함하는 트랜지스터를 형성한다. 이후, 층간 절연막 (25)으로서 화학 증착(CVD)법에 의해 두께 약 5,000Å의 제 1 실리콘 산화막 (25)을 형성한다. 이후, 제 1 실리콘 산화막 25에 직경 약 0.5㎛의 콘택트 홀을 형성한다(도 4(a) 참조).
CVD 법에 의해 콘택트 홀을 폴리실리콘으로 매립한 후, 그 표면을 화학-기계적 연마(CMP) 법에 의해 평탄화한다. 따라서, 폴리실리콘 플러그 (26)를 생성한다.
이후, DC 마그네트론 스퍼터링 방법으로 폴리실리콘 플러그 (26)상에 두께 약 300Å의 티탄막을 형성한 다음, 반응성 스퍼터링 방법으로 장벽 금속막 (27)으로서 두께 약 2,000Å의 질화티탄을 형성한다. 이후, DC 마그네트론 스퍼터링 방법에 의해 두께 1,000Å의 백금 하부전극 (28)을 형성한다(도 4(b) 참조).
이후, 하기에 기재된 졸-겔 방법을 이용하여 두께 약 2,000 Å의 PZT 막 (29)을 형성한다. 먼저, 2-메톡시에탄올을 용매로 하여 아세트산 납, 티타늄(IV) 이소프로폭시드 및 지르코늄 이소프로폭시드를 혼합비 Pb:Ti:Zr= 100:52:48으로 용해시켜 원료 용액을 제조한다. 이 원료 용액을 회전수 약 3,000rpm의 스피너를 이용하여 하부전극 (28)의 표면에 도포하여 막을 형성한다. 상기에서 얻은 막을 약 150℃의 대기에서 10분 동안 건조하고 또 약 400℃의 대기에서 30분 동안 가소결한다. 이 가소결 막을 약 600 내지 약 650℃의 질소 및 산소의 혼합 대기에서 30분 동안 결정화(소결화)한다. 질소 대 산소의 유동 속도비는 약 4:1이다.
다음, PZT 막 (29), 백금 하부전극 (28) 및 질화 티탄막 (27)을 예컨대 건조 에칭법으로 약 2.6㎛의 각 크기를 갖도록 가공한다(도 4(C) 참조).
이후, 층간 절연막으로서 CVD법에 의해 제 2 실리콘 산화막 (30)을 형성한다. 제 2 실리콘 산화막에 콘택트 홀을 형성한다. 이어서, DC 마그네트론 스퍼터링법에 의해 백금 상부전극 (31)을 전체 표면상에 약 두께 1,000Å으로 형성한다. 이후, 백금 상부전극 (31)을 염소 기체를 사용하는 건조 에칭법으로 가공한다(도 4(d) 참조).
제 3실리콘 산화막 (32)을 CVD 법에 의해 형성한다. 이후, 제 3실리콘 산화막 (32)에 콘택트 홀을 형성한다. 백금 상부전극 (31) 및 소스/드레인 영역 (24)으로부터 알루미늄을 인출한 전극 (33) 및 (34)을 DC 마그네트론 스퍼터링법에 의해 형성한다(도 4(e) 참조).
캐패시터에 사용되는 고유전체막 또는 강유전체막의 형성 공정에서, 고유전체막 또는 강유전체막은 높은 유전율 또는 강유전성을 얻기위해 약 500 내지 약 700℃의 산화성 분위기에서 결정화하여야 한다. 게다가, 대부분의 고유전체막 및 강유전체막은 페로브스키트(perovskite) 구조와 같은 결정 구조를 가지며, 이러한 이유 때문에 이들의 물성 제어가 어렵다.
또한, 통상적으로 강유전체막 또는 고유전체막을 제조할 때 하부전극의 형성 직후에 강유전체막 또는 고유전체막을 생성한다. 강유전체막 또는 고유전체막에 거대한 그레인(grain)이 생성되어 막 표면이 거칠어진다(형태). 거친 형태는 매우 높은 누설전류 밀도 예컨대 1.0×10-7A/cm2이상을 발생시켜 캐패시터로 사용할 수 없다. 예컨대, PZT를 사용하는 캐패시터에 구동전류 5V가 인가되면, 누설 전류밀도는 약 1.0×10-4A/cm2이다.
평활한 형태 및 작은 크기의 그레인을 가지고 또 누설 전류밀도가 낮은 강유전체막 및 고유전체막를 제조하고자 하는 것이 본 발명의 과제이다.
도 1(a) 내지 1(e)는 본 발명에 따른 반도체 메모리 소자의 제조 공정도이다.
도 2는 본 발명의 실시예 1에 따른 반도체 메모리 소자에 있어 구동전압 및 전기변위 관계를 도시한 그래프이다.
도 3은 본 발명의 실시예 1에 따른 반도체 메모리 소자에 있어 구동전압 및 전류밀도 관계를 도시한 그래프이다.
도 4(a) 내지 4(e)는 종래의 반도체 메모리 소자의 제조 공정도이다.
도 5는 종래의 반도체 메모리 소자에 있어 구동전압 및 전류 밀도 관계를 도시한 그래프이다.
본 발명은 예비 형성된 트랜지스터를 층간 절연막으로 덮는 단계; 층간 절연막에 도전성 플러그를 형성하는 단계; 도전성 플러그 상에 도전성 확산 장벽층을 형성하는 단계; 도전성 확산 장벽층에 하부전극을 형성하는 단계; 상기 하부전극을 열처리하여 하부전극의 표면을 평탄화하는 단계; 및 상기 하부전극 상에 강유전체막 또는 고유전체막 및 상부전극을 이 순서로 형성하는 단계를 포함하며, 이에 의해 도전성 플러그를 통해, 상부전극, 강유전체막 또는 고유전체막 및 하부전극을 포함하는 캐패시터와 트랜지스터를 접속하는 반도체 메모리 소자의 제조방법에 관한 것이다.
본 발명의 공정에 따라 하부전극의 표면을 평탄화할 수 있고 또 강유전체막 또는 고유전체막을 안정화할 수 있기 때문에 누설전류 밀도가 낮은 반도체 메모리 소자를 제공할 수 있다.
본 발명의 반도체 메모리 소자는 도전성 플러그에 의해 전기적으로 접속된 트랜지스터 및 캐패시터로 구성되어 있다.
트랜지스터는 통상 반도체 기판상에 형성된다. 반도체 기판은 예컨대 실리콘 기판일 수 있고, 또 실리콘 기판은 P-형 또는 N-형 도전성을 가질 수 있다. 트랜지스터는 해당 분야에 공지되어 있는 구조를 가질 수 있다. 예컨대, 트랜지스터는 반도체 기판의 표면층에 형성된 소스/드레인 영역 및 소스 영역 및 드레인 영역 사이의 채널 영역상에 형성된 게이트 전극을 가지도록 제조될 수 있다. 이때, 게이트전극은 측벽에 절연성 또는 도전성 측벽 스페이서를 가질 수 있다. 반도체 기판상에 소자 분리 영역을 사전에 형성할 수 있다.
트랜지스터 및 캐패시터를 전기적으로 접속하는 도전성 플러그는 예컨대 폴리실리콘, 규화물 또는 금속(예컨대 알루미늄, 구리)으로 구성될 수 있으며, 이들 중에서 폴리실리콘이 바람직하다. 일반적으로, 도전성 플러그는 트랜지스터 및 캐패시터의 하부전극의 소스/드레인 영역을 접속한다.
캐패시터 및 트랜지스터는 캐패시터 및 트랜지스터가 전기적으로 접속되기만 하면, 어떠한 위치적 관계라도 가질 수 있다. 이때, 반도체 메모리 소자의 표면적을 감소시키기 위해 바람직하게는 캐패시터를 트랜지스터 상에 형성한다. 상기의 경우, 층간 절연막을 트랜지스터 상에 형성하고, 또 캐패시터 및 트랜지스터의 접속은 층간 절연막에 형성된 콘택트 홀에 매립된 도전성 플러그를 통해 확보할 수 있다.
층간 절연막은 CVD 법에 의해 실리콘 산화막 또는 실리콘 질화막으로 구성될 수 있다. 도전성 플러그를 콘택트 홀에 매립하기 위해 도전성 플러그 재료를 CVD법에 의해 전체 표면상에 퇴적시킨 다음 CMP 법에 의해 평탄화할 수 있다.
다음, 도전성 플러그 상에 도전성 확산 장벽층을 형성한다. 상기 도전성 확산 장벽층은 티탄, 질화티탄 등으로 구성될 수 있다. 또한, 도전성 확산 장벽층은 티탄 및 질화티탄의 적층막으로 구성될 수 있다. 도전성 확산 장벽층은 바람직하게는 두께 약 1,000 내지 2,000Å이다. 도전성 확산 장벽층의 두께가 1,000Å 미만인 경우, 상부전극 및 도전성 플러그에 대한 재료는 서로 반응한다. 도전성 확산 장벽층의 두께가 약 2,000Å 이상인 경우에는 캐패시터를 형성하기가 어렵다. 도전성 확산 장벽층은 마그네트론 반응 스퍼터링법, DC 마그네트론 스퍼터링법 등에 의해 형성될 수 있다.
이후, 도전성 확산 장벽층 상에 하부전극을 형성한다. 하부 전극은 백금 또는 이리듐과 같은 금속 또는 RuO2또는 IrO2과 같은 도전성 산화물로 구성될 수 있다. 하부전극의 두께는 특별히 한정되지는 않지만, 나중의 열처리 과정 중에 도전성 확산 장벽층에 함유된 티탄이 확산하고 하부전극의 표면에서 초기 핵층을 형성할 수 있는 정도의 두께이다. 보다 상세하게는, 하부 전극의 두께는 바람직하게는 약 500 내지 약 1,000Å이다. 하부 전극은 DC 마그네트론 스퍼터링법, 유기 금속 CVD(MOCVD)법 등에 의해 형성될 수 있다.
이후, 열처리에 의해 하부 전극의 표면을 평탄화한다. 열처리에 의해 도전성 확산 장벽층에 함유된 티탄이 확산하고 또 산화하여 하부전극의 표면상에 초기 핵층을 형성하는 산화티탄이 된다. 상기 초기 핵층은 이후에 생성되는 강유전체막 또는 강유전체막 성장의 핵으로서 역할을 한다고 생각된다. 초기 핵층은 예컨대 산화티탄으로 구성된다. 열처리 조건은 하부전극의 평탄화 및 초기 핵층을 형성할 수 있는 조건이면, 특히 한정되지 않는다. 보다 상세하게는, 열처리는 약 500 내지 약 700℃의 불활성 기체(예컨대 아르곤, 질소) 분위기에서 약 30 내지 약 60분동안 바람직하게 실시된다. 이후에 하부전극 상에 형성되는 강유전체막 또는 고유전체막의 형태가 거칠어지기 때문에 500℃ 미만 및 700℃ 이상의 온도는 바람직하지 않다.
종래의 캐패시터 제조 방법에서는 열처리를 실시하는 것없이 강유전체막 또는 고유전체막를 형성하였다. 이러한 이유에 의해, 거대한 그레인이 형성되고 필름의 형태는 거칠게 된다. 한편, 본 발명에 따르면 하부전극을 열처리함으로써 하부 전극을 평탄화할 수 있고 또 하부전극 상에 초기 핵층을 형성할 수 있다. 따라서, 하부전극 상에 형성된 강유전체막 또는 고유전체막의 형태를 보다 평활화할 수 있다.
상기 순서로 하부전극 상에 강유전체막 또는 고유전체막 및 상부전극이 형성된다.
강유전체막을 구성하는 재료의 예는 Pb(ZrxTi1-x)O3(0〈X〈1), PbTiO3, (PbxLa1-x)TiO3(0〈X〈1), (PbxLa1-x)(ZryTi1-y)O3(0〈X,1, 0〈Y〈1), Bi4Ti3O12, BaTiO3, BaMgF4, LiNbO3, LiTaO3, SrBi2Ti2O9, YMnO3, Sr2Nb2O7및 SrBi2(TaxNb1-x)2O9(0〈X〈1)이다. 고유전체막 재료의 예는 (BaxSr1-x)TiO3(0〈X〈1) 및 SrBi4Ti4O15이다. 강유전체막 또는 고유전체막은 종래의 공지 방법에 의해 형성될 수 있다. 강유전체막 또는 고유전체막의 형성 방법은 특별히 한정되지는 않고 또 이들의 예는 졸-겔법, 진공증발법, 반응성 마그네트론 스퍼터링법 및 MOCVD법을 포함한다.
본 발명의 방법에 따르면, 강유전체막 또는 고유전체막은 핵으로서 초기 핵층을 중심으로 형성되기 때문에 그레인 크기를 약 100Å이하로 감소시켜 안정한 물성을 가지는 고밀도의 막을 얻을 수 있다. 강유전체막 또는 고유전체막의 누설 전류밀도는 약 10-7A/cm2이하로 감소시킬 수 있다. 또한, 하부전극을 열처리하지 않고 강유전체막 또는 고유전체막을 형성하는 경우, 그레인의 크기는 약 1㎛ 이상이고 누설 전류밀도는 약 10-4A/cm2이다.
상부전극은 하부전극과 동일한 재료 및 동일한 방식으로 형성될 수 있다.
하부전극, 강유전체막 또는 고유전체막 및 상부전극은 공지 방법에 의해 원하는 형상으로 형성할 수 있다.
상술한 방법에 의해, 상부 및 하부전극 사이에 강유전체막 또는 고유전체막을 가지는 캐패시터를 제조할 수 있다.
본 발명의 범위를 한정하는 것으로 해석되지 않는 수반 도면을 참고로 하여 실시예에 의해 본 발명을 상세하게 기재한다.
실시예 1
도 1(a) 내지 1(e)는 본 발명의 실시예 1에 따른 반도체 메모리 소자의 제조 공정을 설명한다. 도 2는 구동전압 및 전속 밀도의 관계를 도시한 도면이다. 도 3은 구동전압 및 전류밀도의 관계를 도시한 도면이다. 도 1(a) 내지 1(e)에서, (1)은 N-형 실리콘 반도체 기판, (2)는 N-형 실리콘 기판 (1)상에 형성된 소자 분리를 위한 로코스 산화막, (3)은 게이트전극, (4)는 소스/드레인 영역, (5)는 실리콘 기판 (1) 상의 층간 절연막으로서 형성된 제 1 실리콘 산화막, (6)은 실리콘 기판 (1)과 백금 하부전극 (8)을 접속하기 위해 형성된 폴리실리콘 플러그(도전성 플러그), (7)은 도전성 확산 장벽층으로서 폴리실리콘 플러그 (6) 상에 형성된 티탄막 및 질화 티탄막, (8)은 질화 티탄막 상에 형성된 백금 하부전극, (9)는 강유전체막으로서 백금 하부전극 (8)상에 형성된 PZT막, (10)은 층간 절연막으로서 형성된 제 2실리콘 산화막, (11)은 PZT막 (9)상에 형성된 백금 상부전극, (12)는 제 3실리콘 산화막, (13)은 백금 상부전극 (11)과 접속하기 위해 형성된 제 1알루미늄 인출 전극, 및 (14)는 N-형 실리콘 기판 (1)과 접속하기 위해 형성된 제 2알루미늄 인출 전극이다.
도 1(a) 내지 (e)를 참고로 하여 실시예 1에 따른 반도체 메모리 소자의 제조 공정을 설명한다.
먼저, 실리콘 기판 (1)의 표면상에 두께 약 5,000Å의 로코스 산화막 (2)(소자 분리 영역)을 형성하였다. 이어서, 게이트전극 (3) 및 소스/드레인 (4)을 포함하는 트랜지스터를 형성시킨 다음, CVD법에 의해 실리콘 기판 (1)상에 층간 절연막으로서 두께 약 5,000Å의 제 1실리콘 산화막 (5)을 형성하였다. 직경 약 0.5㎛의 콘택트 홀을 제 1실리콘 산화막 (5)에 형성하였다(도 1(a) 참조).
이후, CVD법에 의해 콘택트 홀을 폴리실리콘으로 매립하고 또 CMP법에 의해 그 표면을 평탄화하였다. 이렇게 함으로써 폴리실리콘 플러그 (6)를 형성하였다.
다음, 폴리실리콘 플러그 (6)상에 DC 마그네트론 스퍼터링법에 의해 두께 약 300Å의 티탄막을 형성하였다. 또한, 반응성 마그네트론 스퍼터링법에 의해 티탄막 상에 두께 약 2,000Å의 질화 티탄막 (7)을 형성하였다. 이후, 마그네트론 스퍼터링법에 의해 질화 티탄막 (7) 상에 두께 약 1,000Å의 백금 하부전극 (8)을 형성하였다.
백금 하부전극 (8)을 형성한후, 하기 단계를 실시하였다: 약 550℃의 질소분위기에서 30분 동안 어닐링(열처리)함으로써 백금 하부전극 (8)의 표면을 평탄화하였다(도 1(b)참조).
이후, 졸-겔법을 사용하여 두께 약 2,000Å인 PZT 막 (9)를 하기 방식에 따라 형성하였다. 먼저, 2-메톡시에탄올을 용매로 하여 아세트산 납, 티탄(IV)이소프로폭시드 및 지르코늄 이소프로폭시드를 혼합비 Pb:Ti:Zr= 100:52:48에서 용해시켜 졸-겔법용 원료 용액을 제조하였다. 이 원료 용액을 회전수 약 3,000rpm의 스피너를 이용하여 백금 하부전극 (8)의 표면상에 도포하였다. 상기에서 얻은 막을 약 150℃의 대기에서 약 10분 동안 건조한 후, 약 400℃의 대기에서 30분 동안 가소결하였다. 이 가소결된 막을 약 600 내지 약 650℃의 질소 및 산소의 혼합 대기에서 30분 동안 결정화(소결화)하였다. 이때, 질소 대 산소의 유동 속도비는 약 4:1이었다.
생성된 PZT 막 (9)의 그레인(결정립) 크기는 예컨대 약 100Å으로 매우 미세하였다. PZT 막 (9)의 누설 전류밀도는 약 10-7A/cm2이었다.
백금 하부전극 (8)을 열처리하지 않는 경우, PZT 막의 그레인 크기는 약 1 내지 약 2㎛이었다. 누설 전류밀도는 약 10-4/cm2이었다.
이후, PZT 막 (9), 백금 하부전극 (8) 및 질화티탄막 (7)을 건조에칭법에 의해 각 크기 2.6㎛ 으로 가공하였다(도 1(c) 참조).
그후, 층간 절연막으로서 CVD 법에 의해 제 2실리콘 산화막 (10)을 형성하였다. 제 2실리콘 산화막 10에 콘택트 홀을 형성하였다. 이어서, DC 마그네트론 스퍼터링법에 의해 전체 표면상에 두께 약 1,000Å의 백금 상부전극 (11)을 형성하였다. 이후, 백금 상부전극 (11)을 염소 기체를 사용하는 건조 에칭법에 의해 가공하였다(도 1(d)참조).
CVD 법을 사용하여 제 3실리콘 산화막 (12)을 형성하였다. 이후, 제 3실리콘 산화막 (12)에 콘택트 홀을 형성하고, 또 소스/드레인 영역 (24) 및 백금 상부전극 (11)으로부터 알루미늄 인출전극 (13) 및 (14)을 DC 마그네트론 스퍼터링법에 의해 생성하였다(도 1(e)참조).
상술한 공정에 의해 제조된 강유전체막을 가지는 캐패시터의 백금 상부전극 (11)으로부터 알루미늄을 인출한 전극 (14) 및 실리콘 기판 (1)으로부터 알루미늄을 인출한 전극 (14) 사이로 삼각파를 인가하였다. 그 결과, 도 2에 도시한 이력 곡선(hysteresis loop)을 얻었다. 삼각파는 5V의 인가 전압 및 75Hz의 주파수를 가진다.
도 2에 도시한 바와 같이, 수득한 강유전체막을 캐패시터로서 사용되기에 충분한 큰 강유전성을 가졌다. 도 3에 도시한 바와 같이, 캐패시터의 누설 전류밀도는 캐패시터에 대해 충분히 작은 5V에서 9.1×10-8A/cm2이었다.
실시예 2
PZT 막을 Pb(ZrxTi1-x)O3(0〈X〈1), PbTiO3, (PbxLa1-x)TiO3(0〈X〈1), (PbxLa1-x)(ZryTi1-y)O3(0〈X,1, 0〈Y〈1), Bi4Ti3O12, BaTiO3, BaMgF4, LiNbO3, LiTaO3, SrBi2Ti2O9, YMnO3, Sr2Nb2O7, SrBi2(TaxNb1-x)2O9(0〈X〈1), (BaxSr1-x)TiO3(0〈X〈1) 및 SrBi4Ti4O15로 대체하는 것을 제외하고는 실시예 1과 동일한 방식으로 반도체 메모리 소자를 제조하였다. 수득된 반도체 메모리 소자는 실시예 1의 반도체 메모리 소자와 같이 충분히 작은 누설 전류밀도를 나타내었다.
하부전극 재료를 이리듐, RuO2및 IrO2로 바꾸는 것을 제외하고는 실시예 1과 동일한 방식으로 반도체 메모리 소자를 제조하였다. 수득한 반도체 메모리 소자는 실시예 1의 반도체 메모리 소자와 같이 충분히 작은 누설 전류밀도를 나타내었다.
본 발명의 제조 공정을 사용함으로써 강유전체막 및 고유전체막의 형태를 평활하게 할 수 있었다. 또한, 질화 티탄막을 도전성 확산 장벽층으로서 사용했을 때, 하부전극 상에 초기 핵층이 형성되었다. 그 결과, 강유전체막 및 고유전체막의 그레인 크기는 감소될 수 있었다. 따라서, 누설 전류밀도가 작은 강유전체막 또는 고유전체막을 가지는 반도체 메모리 소자를 제작할 수 있었다.

Claims (7)

  1. 예비 형성된 트랜지스터를 층간 절연막으로 덮는 단계;
    층간 절연막에 도전성 플러그를 형성하는 단계;
    도전성 플러그 상에 도전성 확산 장벽층으로서의 질화 티탄층을 형성하는 단계;
    도전성 확산 장벽층에 하부전극을 형성하는 단계;
    상기 하부전극을 열처리하여 하부전극의 표면을 평탄화하고 질화 티탄층에 함유된 티탄을 확산 및 산화시켜 하부전극의 표면상에 산화티탄이 초기 핵층을 형성하는 단계; 및
    상기 초기 핵층이 부분적 또는 전체적으로 피복된 상기 하부전극 상에 강유전체막 또는 고유전체막 및 상부전극을 이 순서로 형성하는 단계를 포함하며, 이에 의해 도전성 플러그를 통해, 상부전극, 강유전체막 또는 고유전체막 및 하부전극을 포함하는 캐패시터와 트랜지스터를 접속하는 반도체 메모리 소자의 제조방법.
  2. 제 1항에 있어서, 도전성 확산 장벽층이 두께 1,000 내지 2,000Å인 방법.
  3. 제 1항에 있어서, 하부전극이 500 내지 700℃에서 30 내지 60분 동안 열처리되는 방법.
  4. 제 5항에 있어서, 강유전체막 또는 고유전체막을 형성할 때 강유전체 또는 고유전체가 초기 핵층의 핵으로서 성장하는 방법.
  5. 제 1항에 있어서, 강유전체막 또는 고유전체막이 크기 100Å 이하의 그레인을 포함하는 방법.
  6. 제 1항에 있어서, 강유전체막 또는 고유전체막이 누설 전류밀도 10-7A/cm2이하를 가지는 방법.
  7. 제 1항에 있어서, 하부 전극이 백금, RuO2또는 IrO2으로 구성되는 방법.
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