JPH0897382A - 半導体メモリ素子 - Google Patents
半導体メモリ素子Info
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- JPH0897382A JPH0897382A JP6232654A JP23265494A JPH0897382A JP H0897382 A JPH0897382 A JP H0897382A JP 6232654 A JP6232654 A JP 6232654A JP 23265494 A JP23265494 A JP 23265494A JP H0897382 A JPH0897382 A JP H0897382A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【構成】 シリコン基板１に形成されたソース／ドレイ
ン領域４とキャパシタの白金下部電極８とを電気的に接
続するポリシリコンプラグ６と該白金下部電極８との間
に拡散バリア層として、タンタルシリコン窒化膜７が設
けられている。 【効果】 拡散バリア層の厚さを１０００Å以下にして
も、酸素、鉛、白金等に対して顕著な拡散バリア特性を
有する。
ン領域４とキャパシタの白金下部電極８とを電気的に接
続するポリシリコンプラグ６と該白金下部電極８との間
に拡散バリア層として、タンタルシリコン窒化膜７が設
けられている。 【効果】 拡散バリア層の厚さを１０００Å以下にして
も、酸素、鉛、白金等に対して顕著な拡散バリア特性を
有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ素子に関
し、特に、強誘電体薄膜材料或は高誘電体薄膜材料から
成る誘電体膜を有する半導体メモリ素子に関するもので
ある。
し、特に、強誘電体薄膜材料或は高誘電体薄膜材料から
成る誘電体膜を有する半導体メモリ素子に関するもので
ある。
【０００２】
【従来の技術】近年、シリコン酸化膜に比べて大きな誘
電率を有する高誘電体薄膜を利用した半導体メモリ素子
や自発分極をもつ強誘電体薄膜を利用した半導体メモリ
素子が盛んに研究されている。高誘電体材料としては、
ＳＴＯ（ＳｒＴｉＯ3、チタン酸ストロンチウム）、Ｂ
ＳＴＯ（（Ｂａ，Ｓｒ）ＴｉＯ3、チタン酸バリウム・
ストロンチウム）など、強誘電体材料としては、ＰＺＴ
（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、チタン酸ジルコン酸鉛）、
ＰｂＴｉＯ3（チタン酸鉛）、ＢａＴｉＯ3（チタン酸バ
リウム）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ
3、チタン酸ジルコン酸ランタン鉛）などの酸化物が主
であり、中でも現在、最も有望な不揮発性メモリ用材料
としてＰＺＴが精力的に研究されている。
電率を有する高誘電体薄膜を利用した半導体メモリ素子
や自発分極をもつ強誘電体薄膜を利用した半導体メモリ
素子が盛んに研究されている。高誘電体材料としては、
ＳＴＯ（ＳｒＴｉＯ3、チタン酸ストロンチウム）、Ｂ
ＳＴＯ（（Ｂａ，Ｓｒ）ＴｉＯ3、チタン酸バリウム・
ストロンチウム）など、強誘電体材料としては、ＰＺＴ
（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、チタン酸ジルコン酸鉛）、
ＰｂＴｉＯ3（チタン酸鉛）、ＢａＴｉＯ3（チタン酸バ
リウム）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ
3、チタン酸ジルコン酸ランタン鉛）などの酸化物が主
であり、中でも現在、最も有望な不揮発性メモリ用材料
としてＰＺＴが精力的に研究されている。
【０００３】図３に従来の半導体メモリ素子の一例の断
面図を示す。従来の高誘電体材料或は強誘電体材料をキ
ャパシタの誘電体膜に用いた半導体メモリ素子では、例
えば、図３に示すように下部電極２８、誘電体膜２９及
び上部電極３０からなる誘電体キャパシタをゲート電極
２３及びソース／ドレイン領域２４からなる選択トラン
ジスタの上に形成したスタック型構造が採用され、メモ
リセル領域を縮小し、高集積化を可能としている。この
ようなスタック型構造を実現するためには選択トランジ
スタと誘電体キャパシタを接続する配線２６をプラグ構
造とする必要がある。尚、図３において、２１は半導体
基板（例えば、ｎ型シリコン基板）、２２は素子分離の
ためのロコス酸化膜、２５、３１は層間絶縁膜、３２は
電極を示す。
面図を示す。従来の高誘電体材料或は強誘電体材料をキ
ャパシタの誘電体膜に用いた半導体メモリ素子では、例
えば、図３に示すように下部電極２８、誘電体膜２９及
び上部電極３０からなる誘電体キャパシタをゲート電極
２３及びソース／ドレイン領域２４からなる選択トラン
ジスタの上に形成したスタック型構造が採用され、メモ
リセル領域を縮小し、高集積化を可能としている。この
ようなスタック型構造を実現するためには選択トランジ
スタと誘電体キャパシタを接続する配線２６をプラグ構
造とする必要がある。尚、図３において、２１は半導体
基板（例えば、ｎ型シリコン基板）、２２は素子分離の
ためのロコス酸化膜、２５、３１は層間絶縁膜、３２は
電極を示す。
【０００４】現在、微細コンタクトホールのプラグ材料
としては、ポリシリコン或はタングステンが広く用いら
れている。しかし、タングステンプラグは、局所的に大
きなストレスをもっているため熱処理工程中にドレイン
領域でコンタクト不良を起こしやすく、酸化性雰囲気で
は酸化物となって昇華しやすいという欠点を有している
ため、ポリシリコンプラグを用いることが望ましい。ま
た、誘電体キャパシタの下部電極材料としては、耐酸化
性や耐反応性等の点から白金が用いられている。
としては、ポリシリコン或はタングステンが広く用いら
れている。しかし、タングステンプラグは、局所的に大
きなストレスをもっているため熱処理工程中にドレイン
領域でコンタクト不良を起こしやすく、酸化性雰囲気で
は酸化物となって昇華しやすいという欠点を有している
ため、ポリシリコンプラグを用いることが望ましい。ま
た、誘電体キャパシタの下部電極材料としては、耐酸化
性や耐反応性等の点から白金が用いられている。
【０００５】
【発明が解決しようとする課題】誘電体キャパシタに用
いられる高誘電体膜或は強誘電体膜の形成プロセスにお
いては、これらを結晶化させて高誘電率或は強誘電性を
得るために５００℃〜７００℃の高温酸化性雰囲気での
処理が不可欠である。これらの高集積半導体メモリ素子
の実用化に際して、キャパシタの白金下部電極とポリシ
リコンプラグ或はタングステンプラグとが誘電体膜形成
プロセス中の高温時に反応したり、プラグが酸化してコ
ンタクト不良を起こしたり、白金や誘電体膜中の鉛等が
拡散してトランジスタ特性を劣化させる等の問題点があ
った。このため、上記プラグと白金下部電極との間に、
熱的に安定で、且つ酸素や白金、鉛等に対して強力なバ
リア性を有する導電性の拡散バリア層が必要となる。
いられる高誘電体膜或は強誘電体膜の形成プロセスにお
いては、これらを結晶化させて高誘電率或は強誘電性を
得るために５００℃〜７００℃の高温酸化性雰囲気での
処理が不可欠である。これらの高集積半導体メモリ素子
の実用化に際して、キャパシタの白金下部電極とポリシ
リコンプラグ或はタングステンプラグとが誘電体膜形成
プロセス中の高温時に反応したり、プラグが酸化してコ
ンタクト不良を起こしたり、白金や誘電体膜中の鉛等が
拡散してトランジスタ特性を劣化させる等の問題点があ
った。このため、上記プラグと白金下部電極との間に、
熱的に安定で、且つ酸素や白金、鉛等に対して強力なバ
リア性を有する導電性の拡散バリア層が必要となる。
【０００６】例えば、特開平４−８５８７８号公報に
は、拡散バリア層としてＩＴＯ膜、Ｔｉ膜、ＴｉＮ膜が
用いられているが、ＩＴＯ膜は５００℃以上の高温では
劣化し、特に強誘電体の焼結温度６００℃では抵抗値が
上がり、また、Ｔｉ膜やＴｉＮ膜では６００℃で酸素ア
ニールを行った場合、拡散バリア層が酸化され、導電性
の劣化や剥離を引き起こす。
は、拡散バリア層としてＩＴＯ膜、Ｔｉ膜、ＴｉＮ膜が
用いられているが、ＩＴＯ膜は５００℃以上の高温では
劣化し、特に強誘電体の焼結温度６００℃では抵抗値が
上がり、また、Ｔｉ膜やＴｉＮ膜では６００℃で酸素ア
ニールを行った場合、拡散バリア層が酸化され、導電性
の劣化や剥離を引き起こす。
【０００７】また、拡散バリア層として、チタンや窒化
チタン膜等が用いる場合、これらは、柱状の結晶構造を
とるため、粒界を伝って酸素や鉛、白金等が拡散しやす
く、十分なバリア特性を得ようとすると少なくとも２０
００Å以上の膜厚が必要であり、このため、キャパシタ
領域の段差が大きくなり、高集積化を阻害するという問
題があり、これらが実用化に際しての大きな障害となっ
ていた。
チタン膜等が用いる場合、これらは、柱状の結晶構造を
とるため、粒界を伝って酸素や鉛、白金等が拡散しやす
く、十分なバリア特性を得ようとすると少なくとも２０
００Å以上の膜厚が必要であり、このため、キャパシタ
領域の段差が大きくなり、高集積化を阻害するという問
題があり、これらが実用化に際しての大きな障害となっ
ていた。
【０００８】本発明は、キャパシタ領域の段差の増加を
抑え、ポリシリコンプラグ等との密着性が良好で、顕著
なバリア性を有する半導体メモリ素子を提供することを
目的とする。
抑え、ポリシリコンプラグ等との密着性が良好で、顕著
なバリア性を有する半導体メモリ素子を提供することを
目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の本発明の
半導体メモリ素子は、下部電極が白金からなるキャパシ
タと、該下部電極と導電性プラグにより接続されたトラ
ンジスタとを備えた半導体メモリ素子において、上記下
部電極と上記導電性プラグとの間に導電性で且つアモル
ファス構造の拡散バリア層を設けたことを特徴とするも
のである。
半導体メモリ素子は、下部電極が白金からなるキャパシ
タと、該下部電極と導電性プラグにより接続されたトラ
ンジスタとを備えた半導体メモリ素子において、上記下
部電極と上記導電性プラグとの間に導電性で且つアモル
ファス構造の拡散バリア層を設けたことを特徴とするも
のである。
【００１０】また、請求項２記載の本発明の半導体メモ
リ素子は、上部電極と下部電極との間にＰｂを含む強誘
電体膜又は高誘電体膜を有するキャパシタと、上記下部
電極と導電性プラグにより接続されたトランジスタとを
備えた半導体メモリ素子において、上記下部電極と上記
導電性プラグとの間に導電性で且つアモルファス構造の
拡散バリア層を設けたことを特徴とするものである。
リ素子は、上部電極と下部電極との間にＰｂを含む強誘
電体膜又は高誘電体膜を有するキャパシタと、上記下部
電極と導電性プラグにより接続されたトランジスタとを
備えた半導体メモリ素子において、上記下部電極と上記
導電性プラグとの間に導電性で且つアモルファス構造の
拡散バリア層を設けたことを特徴とするものである。
【００１１】更に、請求項３記載の本発明の半導体メモ
リ素子は、上記拡散バリア層として、タンタルシリコン
窒化膜又はハフニウムシリコン窒化膜を用いたことを特
徴とする、請求項１又は２記載の記載の半導体メモリ素
子である。
リ素子は、上記拡散バリア層として、タンタルシリコン
窒化膜又はハフニウムシリコン窒化膜を用いたことを特
徴とする、請求項１又は２記載の記載の半導体メモリ素
子である。
【００１２】
【作用】上記構成にすることによって、拡散バリア層は
アモルファス構造であるため、粒界を有せず、酸素や
鉛、白金などに対して顕著な拡散バリア特性を有する。
アモルファス構造であるため、粒界を有せず、酸素や
鉛、白金などに対して顕著な拡散バリア特性を有する。
【００１３】
【実施例】以下、一実施例に基づいて本発明について詳
細に説明する。
細に説明する。
【００１４】図１は本発明の一実施例の半導体メモリ素
子の構造断面図である。
子の構造断面図である。
【００１５】図１において、１はシリコン基板、２はｎ
型シリコン基板１の表面に形成された素子分離のための
ロコス酸化膜、３はゲート電極、４はソース／ドレイン
領域、５はシリコン基板１上に層間絶縁膜として形成さ
れた第１のシリコン酸化膜、６はシリコン基板１と白金
下部電極８とのコンタクトと取るために形成されたポリ
シリコンプラグ、７はポリシリコンプラグ６上に拡散バ
リア層として形成されたタンタルシリコン窒化膜、８は
タンタルシリコン窒化膜７上に形成された白金下部電
極、９は白金下部電極８上に形成された強誘電体薄膜で
あるＰＺＴ膜、１０はＰＺＴ膜９上に形成された白金上
部電極、１１は層間絶縁膜として形成された第２のシリ
コン酸化膜、１２は白金上部電極１０とのコンタクトを
取るために形成された第１のアルミニウム引出し電極、
１３はｎ型シリコン基板１とのコンタクトを取るために
形成された第２のアルミニウム引出し電極である。尚、
本実施例においては、ｎ型シリコン基板について述べる
が、本発明はこれに限定されるものではない。
型シリコン基板１の表面に形成された素子分離のための
ロコス酸化膜、３はゲート電極、４はソース／ドレイン
領域、５はシリコン基板１上に層間絶縁膜として形成さ
れた第１のシリコン酸化膜、６はシリコン基板１と白金
下部電極８とのコンタクトと取るために形成されたポリ
シリコンプラグ、７はポリシリコンプラグ６上に拡散バ
リア層として形成されたタンタルシリコン窒化膜、８は
タンタルシリコン窒化膜７上に形成された白金下部電
極、９は白金下部電極８上に形成された強誘電体薄膜で
あるＰＺＴ膜、１０はＰＺＴ膜９上に形成された白金上
部電極、１１は層間絶縁膜として形成された第２のシリ
コン酸化膜、１２は白金上部電極１０とのコンタクトを
取るために形成された第１のアルミニウム引出し電極、
１３はｎ型シリコン基板１とのコンタクトを取るために
形成された第２のアルミニウム引出し電極である。尚、
本実施例においては、ｎ型シリコン基板について述べる
が、本発明はこれに限定されるものではない。
【００１６】次に、図１に示す本発明の一実施例の半導
体メモリ素子の製造工程を説明する。
体メモリ素子の製造工程を説明する。
【００１７】まず、シリコン基板１の表面に膜厚が約５
０００Åのロコス酸化膜２を形成して、素子分離領域を
形成する。次に、ゲート電極３、ソース／ドレイン領域
４等からなる選択トランジスタを形成した後、層間絶縁
膜としてＣＶＤ法で第１のシリコン酸化膜５を、５００
０Å程度成膜し、続いて、直径０．５μｍのコンタクト
ホールを形成する。
０００Åのロコス酸化膜２を形成して、素子分離領域を
形成する。次に、ゲート電極３、ソース／ドレイン領域
４等からなる選択トランジスタを形成した後、層間絶縁
膜としてＣＶＤ法で第１のシリコン酸化膜５を、５００
０Å程度成膜し、続いて、直径０．５μｍのコンタクト
ホールを形成する。
【００１８】次に、ＣＶＤ法でポリシリコンを埋め込ん
だ後、ＣＭＰ法で表面を平坦化しポリシリコンプラグ６
を形成する。
だ後、ＣＭＰ法で表面を平坦化しポリシリコンプラグ６
を形成する。
【００１９】次に、このポリシリコンプラグ６上に、Ｒ
Ｆマグネトロン反応性スパッタ法で膜厚１０００Åのア
モルファス状のタンタルシリコン窒化膜７を成膜した
後、窒素雰囲気中でＲＴＡ処理により、タンタルシリコ
ン窒化膜７の安定化を行う。
Ｆマグネトロン反応性スパッタ法で膜厚１０００Åのア
モルファス状のタンタルシリコン窒化膜７を成膜した
後、窒素雰囲気中でＲＴＡ処理により、タンタルシリコ
ン窒化膜７の安定化を行う。
【００２０】形成されたタンタルシリコン窒化膜７の組
成は、ＴａxＳｉ1-xＮy、１＞ｘ＞０．２、１≧ｙ＞０
であることが望ましい。このＲＴＡ処理は、成膜条件に
よっては、特に必要がない場合もある。尚、アモルファ
スのタンタルシリコン窒化膜７の成膜条件は、Ｔａ
0.625Ｓｉ0.375合金ターゲットを用い、基板温度を２０
０℃、スパッタパワーを１０００Ｗ、スパッタガス圧を
５ｍＴｏｒｒ、Ａｒ流量／Ｎ2流量は１０／１とし、ま
た、ＲＴＡ処理条件は、純窒素雰囲気中で昇温速度を８
０℃／ｓｅｃ、保持温度を６００℃、保持時間を１分間
とした。上記条件の下で形成されたタンタルシリコン窒
化膜７は、Ｘ線回折分析によりアモルファス構造である
ことが確認され、更に、オージェ分光分析により組成比
がＴａ0.62Ｓｉ0.38Ｎ1.00であることが確認された。
成は、ＴａxＳｉ1-xＮy、１＞ｘ＞０．２、１≧ｙ＞０
であることが望ましい。このＲＴＡ処理は、成膜条件に
よっては、特に必要がない場合もある。尚、アモルファ
スのタンタルシリコン窒化膜７の成膜条件は、Ｔａ
0.625Ｓｉ0.375合金ターゲットを用い、基板温度を２０
０℃、スパッタパワーを１０００Ｗ、スパッタガス圧を
５ｍＴｏｒｒ、Ａｒ流量／Ｎ2流量は１０／１とし、ま
た、ＲＴＡ処理条件は、純窒素雰囲気中で昇温速度を８
０℃／ｓｅｃ、保持温度を６００℃、保持時間を１分間
とした。上記条件の下で形成されたタンタルシリコン窒
化膜７は、Ｘ線回折分析によりアモルファス構造である
ことが確認され、更に、オージェ分光分析により組成比
がＴａ0.62Ｓｉ0.38Ｎ1.00であることが確認された。
【００２１】続いて、ＤＣマグネトロンスパッタ法で膜
厚５００Åの白金膜を成膜した後、アモルファスのタン
タルシリコン窒化膜７と白金下部電極８は塩素ガスを用
いたドライエッチング法で、例えば、２μｍ角の大きさ
に加工する。
厚５００Åの白金膜を成膜した後、アモルファスのタン
タルシリコン窒化膜７と白金下部電極８は塩素ガスを用
いたドライエッチング法で、例えば、２μｍ角の大きさ
に加工する。
【００２２】次に、ゾルゲル法を用いて膜厚が２０００
ÅのＰＺＴ膜９を成膜した。
ÅのＰＺＴ膜９を成膜した。
【００２３】上記ＰＺＴ膜の形成方法は、まず、２−メ
トキシエタノールを溶媒として酢酸鉛、チタン（IV）イ
ソプロポキシド、ジルコニウムイソプロポキシドをそれ
ぞれＰｂ：Ｔｉ：Ｚｒ＝１００：５２：４８となるよう
に溶解してゾルゲル原料溶液とし、この原料溶液をスピ
ンナーを用いて回転数を３０００ｒｐｍとして塗布し、
大気中で１５０℃、１０分間の乾燥を行った後、大気中
で４００℃で３０分間の仮焼結を行う。この後、６００
〜６５０℃で３０分間、窒素と酸素との混合雰囲気中で
結晶化を行う。この際の窒素と酸素の流量比は、窒素流
量／酸素流量＝４／１とする。
トキシエタノールを溶媒として酢酸鉛、チタン（IV）イ
ソプロポキシド、ジルコニウムイソプロポキシドをそれ
ぞれＰｂ：Ｔｉ：Ｚｒ＝１００：５２：４８となるよう
に溶解してゾルゲル原料溶液とし、この原料溶液をスピ
ンナーを用いて回転数を３０００ｒｐｍとして塗布し、
大気中で１５０℃、１０分間の乾燥を行った後、大気中
で４００℃で３０分間の仮焼結を行う。この後、６００
〜６５０℃で３０分間、窒素と酸素との混合雰囲気中で
結晶化を行う。この際の窒素と酸素の流量比は、窒素流
量／酸素流量＝４／１とする。
【００２４】次に、ＤＣマグネトロンスパッタ法で膜厚
５００Åの白金膜を成膜した後、ＰＺＴ膜９はアルゴン
ガスを用いたイオンミリングで、白金上部電極１０は塩
素ガスを用いたドライエッチング法で、例えば、２．６
μｍ角の大きさに加工した。その後、層間絶縁膜とし
て、ＣＶＤ法を用いて第２のシリコン酸化膜１１を成膜
した後、コンタクトホールを形成し、強誘電体キャパシ
タの白金上部電極１０からのアルミニウム引出し電極１
２とシリコン基板１からのアルミニウム引出し電極１３
をＤＣマグネトロンスパッタ法にて形成した。
５００Åの白金膜を成膜した後、ＰＺＴ膜９はアルゴン
ガスを用いたイオンミリングで、白金上部電極１０は塩
素ガスを用いたドライエッチング法で、例えば、２．６
μｍ角の大きさに加工した。その後、層間絶縁膜とし
て、ＣＶＤ法を用いて第２のシリコン酸化膜１１を成膜
した後、コンタクトホールを形成し、強誘電体キャパシ
タの白金上部電極１０からのアルミニウム引出し電極１
２とシリコン基板１からのアルミニウム引出し電極１３
をＤＣマグネトロンスパッタ法にて形成した。
【００２５】上述の工程により作成された強誘電体膜を
有するキャパシタの白金上部電極１０からのアルミニウ
ム引出し電極１２とシリコン基板１からのアルミニウム
引出し電極１３との間に三角波を印加することにより、
図２に示すヒステリシスループが得られた。尚、この印
加した三角波は、強度が１５０ｋＶ／ｃｍで周波数は７
５Ｈｚとした。図２に示すように、強誘電体キャパシタ
として用いるのに十分な大きさの強誘電特性が得られて
おり、ヒステリシスループの対称性が崩れていないこと
から、シリコン基板１と白金下部電極８との間のコンタ
クトが十分に取れていることが示されている。更に、断
面構造を電子顕微鏡で観察した結果、各層間で反応して
いる様子は全くなかった。
有するキャパシタの白金上部電極１０からのアルミニウ
ム引出し電極１２とシリコン基板１からのアルミニウム
引出し電極１３との間に三角波を印加することにより、
図２に示すヒステリシスループが得られた。尚、この印
加した三角波は、強度が１５０ｋＶ／ｃｍで周波数は７
５Ｈｚとした。図２に示すように、強誘電体キャパシタ
として用いるのに十分な大きさの強誘電特性が得られて
おり、ヒステリシスループの対称性が崩れていないこと
から、シリコン基板１と白金下部電極８との間のコンタ
クトが十分に取れていることが示されている。更に、断
面構造を電子顕微鏡で観察した結果、各層間で反応して
いる様子は全くなかった。
【００２６】また、上述の方法で、ＰＺＴ膜９を形成し
た後、弗酸を用いて、ＰＺＴ膜９を除去し、白金下部電
極８からの引出し電極を形成し、シリコン基板１と白金
下部電極８との間のコンタクト抵抗を測定したところ、
ＰＺＴ膜９形成前と同程度の約１０Ωであり、コンタク
ト不良は全く起こっていないことがわかった。
た後、弗酸を用いて、ＰＺＴ膜９を除去し、白金下部電
極８からの引出し電極を形成し、シリコン基板１と白金
下部電極８との間のコンタクト抵抗を測定したところ、
ＰＺＴ膜９形成前と同程度の約１０Ωであり、コンタク
ト不良は全く起こっていないことがわかった。
【００２７】更に、タンタルシリコン窒化膜７の組成を
変化させるために、スパッタターゲットの組成を変えて
図１に示す構造の半導体メモリ素子を作成した。使用し
たターゲットの組成は、Ｔａ9Ｓｉ1、Ｔａ7Ｓｉ3、Ｔａ
5Ｓｉ5、Ｔａ3Ｓｉ7、Ｈｆ9Ｓｉ1、Ｈｆ7Ｓｉ3、Ｈｆ
0.625Ｓｉ0.375、Ｈｆ5Ｓｉ5、Ｈｆ3Ｓｉ7の９種類であ
った。これらいずれの組成も拡散バリアとして良好な特
性が得られた。尚、ターゲットにＨｆxＳｉ1-xを用いた
場合に形成されるハフニウムシリコン窒化膜の組成も、
上述と同様に、ＨｆxＳｉ1-xＮy、１＞ｘ＞０、１≧ｙ
＞０であることが望ましい。また、ターゲットの組成と
しては、ＴａxＳｉ1-xまたはＨｆxＳｉ1-xであり、１＞
ｘ＞０．２であるものが使用可能である。尚、ｘが０．
２以下である場合には、シリコンが下部電極材料である
白金等と反応するため、拡散バリアとしての良好な特性
を得ることができない。
変化させるために、スパッタターゲットの組成を変えて
図１に示す構造の半導体メモリ素子を作成した。使用し
たターゲットの組成は、Ｔａ9Ｓｉ1、Ｔａ7Ｓｉ3、Ｔａ
5Ｓｉ5、Ｔａ3Ｓｉ7、Ｈｆ9Ｓｉ1、Ｈｆ7Ｓｉ3、Ｈｆ
0.625Ｓｉ0.375、Ｈｆ5Ｓｉ5、Ｈｆ3Ｓｉ7の９種類であ
った。これらいずれの組成も拡散バリアとして良好な特
性が得られた。尚、ターゲットにＨｆxＳｉ1-xを用いた
場合に形成されるハフニウムシリコン窒化膜の組成も、
上述と同様に、ＨｆxＳｉ1-xＮy、１＞ｘ＞０、１≧ｙ
＞０であることが望ましい。また、ターゲットの組成と
しては、ＴａxＳｉ1-xまたはＨｆxＳｉ1-xであり、１＞
ｘ＞０．２であるものが使用可能である。尚、ｘが０．
２以下である場合には、シリコンが下部電極材料である
白金等と反応するため、拡散バリアとしての良好な特性
を得ることができない。
【００２８】上記本実施例において、誘電体膜の成膜方
法としてゾルゲル法を用いているが、真空蒸着法、反応
性マグネトロンスパッタ法、ＭＯＣＶＤ法等の方法を用
いてもよい。また、本実施例において、強誘電体薄膜と
してＰＺＴ膜を用いているが、他の強誘電体薄膜とし
て、ＰｂＴｉＯ3、（ＰｂxＬａ1-x）ＴｉＯ3、（Ｐｂx
Ｌａ1-x）（ＺｒyＴｉ1-y）Ｏ3、Ｂｉ4Ｔｉ3Ｏ12、Ｂａ
ＴｉＯ3、ＢａＭｇＦ4、ＬｉＮｂＯ3、ＬｉＴａＯ3、Ｓ
ｒＢｉ2Ｔｉ2Ｏ9、ＹＭｎＯ3、Ｓｒ2Ｎｂ2Ｏ7等におい
ても、また、高誘電体薄膜として、（ＢａxＳｒ1-x）Ｔ
ｉＯ3、ＳｒＢｉ4Ｔｉ4Ｏ15等においても、同様に十分
な拡散バリア効果が得られる。更に、本実施例におい
て、下部電極材料として白金を用いているが、この他の
金属や窒化物や、ＲｕＯ2、ＩｒＯ2等の導電性酸化物等
を用いた場合でも同様な効果が得られ、コンタクトプラ
グ材料として、ポリシリコン以外にもタングステン等を
用いた場合でも同様な効果が得られた。
法としてゾルゲル法を用いているが、真空蒸着法、反応
性マグネトロンスパッタ法、ＭＯＣＶＤ法等の方法を用
いてもよい。また、本実施例において、強誘電体薄膜と
してＰＺＴ膜を用いているが、他の強誘電体薄膜とし
て、ＰｂＴｉＯ3、（ＰｂxＬａ1-x）ＴｉＯ3、（Ｐｂx
Ｌａ1-x）（ＺｒyＴｉ1-y）Ｏ3、Ｂｉ4Ｔｉ3Ｏ12、Ｂａ
ＴｉＯ3、ＢａＭｇＦ4、ＬｉＮｂＯ3、ＬｉＴａＯ3、Ｓ
ｒＢｉ2Ｔｉ2Ｏ9、ＹＭｎＯ3、Ｓｒ2Ｎｂ2Ｏ7等におい
ても、また、高誘電体薄膜として、（ＢａxＳｒ1-x）Ｔ
ｉＯ3、ＳｒＢｉ4Ｔｉ4Ｏ15等においても、同様に十分
な拡散バリア効果が得られる。更に、本実施例におい
て、下部電極材料として白金を用いているが、この他の
金属や窒化物や、ＲｕＯ2、ＩｒＯ2等の導電性酸化物等
を用いた場合でも同様な効果が得られ、コンタクトプラ
グ材料として、ポリシリコン以外にもタングステン等を
用いた場合でも同様な効果が得られた。
【００２９】
【発明の効果】以上、詳細に説明したように本発明を用
いることにより、拡散バリア層はアモルファス構造であ
るため、粒界を有さず、酸素や鉛、白金等に対して顕著
な拡散バリア特性を有する。そのため、拡散バリア層の
厚さを１０００Å以下にすることが可能になり、キャパ
シタ領域の段差を低く抑えることができるので、素子の
高集積化に対して極めて有効である。また、ポリシリコ
ンプラグやシリコン酸化膜に対する密着性にも優れてい
るので、剥離等の問題が生じることもない。
いることにより、拡散バリア層はアモルファス構造であ
るため、粒界を有さず、酸素や鉛、白金等に対して顕著
な拡散バリア特性を有する。そのため、拡散バリア層の
厚さを１０００Å以下にすることが可能になり、キャパ
シタ領域の段差を低く抑えることができるので、素子の
高集積化に対して極めて有効である。また、ポリシリコ
ンプラグやシリコン酸化膜に対する密着性にも優れてい
るので、剥離等の問題が生じることもない。
【図１】本発明の一実施例の半導体メモリ素子の構造断
面図である。
面図である。
【図２】図１に示す半導体メモリ素子により得られたヒ
ステリシスループを示す図である。
ステリシスループを示す図である。
【図３】従来のスタック型半導体メモリ素子の構造断面
図である。
図である。
１ シリコン基板 ２ ロコス酸化膜 ３ ゲート電極 ４ ソース／ドレイン領域 ５ 第１のシリコン酸化膜 ６ ポリシリコンプラグ ７ タンタルシリコン窒化膜 ８ 白金下部電極 ９ 強誘電体薄膜 １０ 白金上部電極 １１ 第２のシリコン酸化膜 １２ 第１のアルミニウム引出し電極 １３ 第２のアルミニウム引出し電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/10 ４５１ 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 崎山 恵三 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (3)
- 【請求項１】 下部電極が白金からなるキャパシタと、
該下部電極と導電性プラグにより接続されたトランジス
タとを備えた半導体メモリ素子において、 上記下部電極と上記導電性プラグとの間に導電性で且つ
アモルファス構造の拡散バリア層を設けたことを特徴と
する半導体メモリ素子。 - 【請求項２】 上部電極と下部電極との間にＰｂを含む
強誘電体膜又は高誘電体膜を有するキャパシタと、上記
下部電極と導電性プラグにより接続されたトランジスタ
とを備えた半導体メモリ素子において、 上記下部電極と上記導電性プラグとの間に導電性で且つ
アモルファス構造の拡散バリア層を設けたことを特徴と
する半導体メモリ素子。 - 【請求項３】 上記拡散バリア層として、タンタルシリ
コン窒化膜又はハフニウムシリコン窒化膜を用いたこと
を特徴とする、請求項１又は２記載の記載の半導体メモ
リ素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06232654A JP3127086B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体メモリ素子 |
| US08/851,895 US5965942A (en) | 1994-09-28 | 1997-05-06 | Semiconductor memory device with amorphous diffusion barrier between capacitor and plug |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06232654A JP3127086B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体メモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897382A true JPH0897382A (ja) | 1996-04-12 |
| JP3127086B2 JP3127086B2 (ja) | 2001-01-22 |
Family
ID=16942697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06232654A Expired - Fee Related JP3127086B2 (ja) | 1994-09-28 | 1994-09-28 | 半導体メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127086B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246082B1 (en) | 1997-10-24 | 2001-06-12 | Sharp Kabushiki Kaisha | Semiconductor memory device with less characteristic deterioration of dielectric thin film |
| JP2002141478A (ja) * | 2000-11-06 | 2002-05-17 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6608383B2 (en) | 1997-12-24 | 2003-08-19 | Sharp Kabushiki Kaisha | Semiconductor device including capacitor with lower electrode including iridium and iridium oxide layers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08116032A (ja) * | 1994-08-01 | 1996-05-07 | Texas Instr Inc <Ti> | マイクロ電子構造体とその製造法 |
-
1994
- 1994-09-28 JP JP06232654A patent/JP3127086B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08116032A (ja) * | 1994-08-01 | 1996-05-07 | Texas Instr Inc <Ti> | マイクロ電子構造体とその製造法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246082B1 (en) | 1997-10-24 | 2001-06-12 | Sharp Kabushiki Kaisha | Semiconductor memory device with less characteristic deterioration of dielectric thin film |
| US6608383B2 (en) | 1997-12-24 | 2003-08-19 | Sharp Kabushiki Kaisha | Semiconductor device including capacitor with lower electrode including iridium and iridium oxide layers |
| JP2002141478A (ja) * | 2000-11-06 | 2002-05-17 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3127086B2 (ja) | 2001-01-22 |
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