JP2000236071A - 半導体メモリ素子 - Google Patents
半導体メモリ素子Info
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Landscapes
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 ＴｉＮ／Ｔｉ積層構造の拡散バリアを用いた
Ａｌ配線を強誘電体キャパシタのＰｔ電極に接続した場
合、４００℃前後の熱処理によって、Ｔｉ層がＰｔ電極
と反応し、強誘電体膜の特性が著しく劣化する。 【解決手段】 半導体基板１９にＭＯＳトランジスタが
形成され、ＭＯＳトランジスタ上に第１の層間絶縁膜６
が堆積され、第１の層間絶縁膜６上に下部電極８、ＳＢ
Ｔ膜９及び上部電極１０とから成るキャパシタが形成さ
れ、該キャパシタを覆うように第２の層間絶縁１１膜が
形成された半導体メモリ素子において、上部電極１０と
ドレイン拡散層４とが、ＴｉＷ膜１２と第１の層間絶縁
膜６に形成された第１のコンタクトホール及び第２の層
間絶縁膜１１に形成された第２のコンタクトホールで接
することにより電気的に接続されている。
Ａｌ配線を強誘電体キャパシタのＰｔ電極に接続した場
合、４００℃前後の熱処理によって、Ｔｉ層がＰｔ電極
と反応し、強誘電体膜の特性が著しく劣化する。 【解決手段】 半導体基板１９にＭＯＳトランジスタが
形成され、ＭＯＳトランジスタ上に第１の層間絶縁膜６
が堆積され、第１の層間絶縁膜６上に下部電極８、ＳＢ
Ｔ膜９及び上部電極１０とから成るキャパシタが形成さ
れ、該キャパシタを覆うように第２の層間絶縁１１膜が
形成された半導体メモリ素子において、上部電極１０と
ドレイン拡散層４とが、ＴｉＷ膜１２と第１の層間絶縁
膜６に形成された第１のコンタクトホール及び第２の層
間絶縁膜１１に形成された第２のコンタクトホールで接
することにより電気的に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子に
関し、さらに詳しくは、キャパシタ絶縁膜として強誘電
体膜を用いた半導体メモリ素子に関するものである。
関し、さらに詳しくは、キャパシタ絶縁膜として強誘電
体膜を用いた半導体メモリ素子に関するものである。
【０００２】
【従来の技術】従来より、強誘電体膜は、自発分極、高
誘電率、電気光学効果、圧電効果及び焦電効果等多くの
機能をもつことから、広範囲なデバイスに応用されてい
る。例えば、その焦電性を利用して赤外線リニアアレイ
センサーに、また、その圧電性を利用して超音波センサ
に、その電気光学効果を利用して導波路型光変調器に、
その高誘電性を利用してＤＲＡＭやＭＭＩＣ用キャパシ
タにと、様々な方面で用いられている。
誘電率、電気光学効果、圧電効果及び焦電効果等多くの
機能をもつことから、広範囲なデバイスに応用されてい
る。例えば、その焦電性を利用して赤外線リニアアレイ
センサーに、また、その圧電性を利用して超音波センサ
に、その電気光学効果を利用して導波路型光変調器に、
その高誘電性を利用してＤＲＡＭやＭＭＩＣ用キャパシ
タにと、様々な方面で用いられている。
【０００３】中でも、近年の薄膜形成技術の進展に伴っ
て、半導体メモリ技術を組み合わせた高密度で、且つ、
高速に動作する強誘電体不揮発性半導体メモリ素子（Ｆ
ＲＡＭ）の開発が盛んである。強誘電体膜を用いた不揮
発性半導体メモリ素子は、高速書き込み／読み出し、低
電圧動作、及び書き込み／読み出し耐性から、従来の不
揮発性半導体メモリ素子の置き換えだけでなく、ＳＲＡ
ＭやＤＲＡＭ分野の置き換えも可能なメモリとして、実
用化に向けて研究開発が盛んに行われている。
て、半導体メモリ技術を組み合わせた高密度で、且つ、
高速に動作する強誘電体不揮発性半導体メモリ素子（Ｆ
ＲＡＭ）の開発が盛んである。強誘電体膜を用いた不揮
発性半導体メモリ素子は、高速書き込み／読み出し、低
電圧動作、及び書き込み／読み出し耐性から、従来の不
揮発性半導体メモリ素子の置き換えだけでなく、ＳＲＡ
ＭやＤＲＡＭ分野の置き換えも可能なメモリとして、実
用化に向けて研究開発が盛んに行われている。
【０００４】このようなデバイス開発には、残留分極
（Ｐｒ）が大きく、且つ、抗電場（Ｅｃ）が小さく、低
リーク電流で分極反転の繰り返し耐性の大きな材料が必
要である。更には、動作電圧の低減と半導体微細加工プ
ロセスに適合するために膜厚２００ｎｍ以下の薄膜で上
記特性を実現することが望ましい。
（Ｐｒ）が大きく、且つ、抗電場（Ｅｃ）が小さく、低
リーク電流で分極反転の繰り返し耐性の大きな材料が必
要である。更には、動作電圧の低減と半導体微細加工プ
ロセスに適合するために膜厚２００ｎｍ以下の薄膜で上
記特性を実現することが望ましい。
【０００５】そして、これらの用途に用いられる強誘電
体材料としては、チタン酸ジルコン酸鉛（（ＰｂxＬａ
1-x）（ＺｒyＴｉ1-y）Ｏ3、０≦ｘ，ｙ≦１、以下「Ｐ
ＺＴ」という）に代表されるペロブスカイト構造の酸化
物材料が主流であった。ところが、ＰＺＴのように鉛を
その構成元素として含む材料は、鉛やその酸化物の蒸気
圧が高いため、成膜時に鉛が蒸発してしまい、膜中に欠
陥を発生させたり、ひどい場合にはピンホールを形成す
る。その結果、リーク電流が増大したり、分極反転を繰
り返すと自発分極の大きさが減少する疲労現象が起こる
などの欠点があった。特に、強誘電体不揮発性半導体メ
モリ素子に用いた場合、疲労現象に関しては、１０15回
の分極反転後も特性の変化の無いことを保証しなければ
ならないため、疲労現象の無い強誘電体薄膜の開発が望
まれていた。
体材料としては、チタン酸ジルコン酸鉛（（ＰｂxＬａ
1-x）（ＺｒyＴｉ1-y）Ｏ3、０≦ｘ，ｙ≦１、以下「Ｐ
ＺＴ」という）に代表されるペロブスカイト構造の酸化
物材料が主流であった。ところが、ＰＺＴのように鉛を
その構成元素として含む材料は、鉛やその酸化物の蒸気
圧が高いため、成膜時に鉛が蒸発してしまい、膜中に欠
陥を発生させたり、ひどい場合にはピンホールを形成す
る。その結果、リーク電流が増大したり、分極反転を繰
り返すと自発分極の大きさが減少する疲労現象が起こる
などの欠点があった。特に、強誘電体不揮発性半導体メ
モリ素子に用いた場合、疲労現象に関しては、１０15回
の分極反転後も特性の変化の無いことを保証しなければ
ならないため、疲労現象の無い強誘電体薄膜の開発が望
まれていた。
【０００６】これに対して、近年、ビスマス層状化合物
材料の研究開発が行われており、最近、ＳｒＢｉ2（Ｔ
ａxＮｂ1-x）2Ｏ9（０≦ｘ≦１、以下「ＳＢＴ」とい
う）のようなビスマス層状構造化合物薄膜が強誘電体及
び高誘電体集積回路の応用に適していることを発見し、
特に１０12回以上の分極反転後も特性の変化が見られな
いという優れた疲労特性が報告されている。
材料の研究開発が行われており、最近、ＳｒＢｉ2（Ｔ
ａxＮｂ1-x）2Ｏ9（０≦ｘ≦１、以下「ＳＢＴ」とい
う）のようなビスマス層状構造化合物薄膜が強誘電体及
び高誘電体集積回路の応用に適していることを発見し、
特に１０12回以上の分極反転後も特性の変化が見られな
いという優れた疲労特性が報告されている。
【０００７】一方、ＤＲＡＭの高集積化に対して、キャ
パシタ容量を増大させるために、従来用いてきた、シリ
コン酸化膜よりも誘電率の高い材料であるタンタル酸化
膜（Ｔａ2Ｏ5）やＳＴＯ（チタン酸ストロンチウム、Ｓ
ｒＴｉＯ3）、ＢＳＴ（チタン酸バリウム・ストロンチ
ウム、（Ｂａ，Ｓｒ）ＴｉＯ3）などの高誘電体材料が
将来の２５６メガビット〜ギガビット以上の高集積ＤＲ
ＡＭに適用されており、盛んに研究開発が行われてい
る。
パシタ容量を増大させるために、従来用いてきた、シリ
コン酸化膜よりも誘電率の高い材料であるタンタル酸化
膜（Ｔａ2Ｏ5）やＳＴＯ（チタン酸ストロンチウム、Ｓ
ｒＴｉＯ3）、ＢＳＴ（チタン酸バリウム・ストロンチ
ウム、（Ｂａ，Ｓｒ）ＴｉＯ3）などの高誘電体材料が
将来の２５６メガビット〜ギガビット以上の高集積ＤＲ
ＡＭに適用されており、盛んに研究開発が行われてい
る。
【０００８】このような高誘電体メモリ素子や強誘電体
メモリ素子を形成するためには、キャパシタ形成後にシ
リコン酸化膜やシリコン窒化膜などの層間絶縁膜を形成
し、アルミニウム（以下、「Ａｌ」とする。）などの金
属配線を用いて、シリコン基板上に形成したトランジス
タを電気的に接続する必要がある。
メモリ素子を形成するためには、キャパシタ形成後にシ
リコン酸化膜やシリコン窒化膜などの層間絶縁膜を形成
し、アルミニウム（以下、「Ａｌ」とする。）などの金
属配線を用いて、シリコン基板上に形成したトランジス
タを電気的に接続する必要がある。
【０００９】通常Ａｌ配線とシリコン基板間で安定な接
触抵抗を得るため、及びＡｌ配線の信頼性を考慮して形
成時或いは形成後に４００℃前後で焼き鈍しを行う。こ
の際、Ａｌ配線とシリコン基板界面で低温固相反応が生
じる。シリコンがピットを形成し、Ａｌ中に溶出し置換
されたＡｌがトランジスタの浅い拡散層を短絡する。い
わゆるアロイスパイクが生じる。これはＡｌ中のシリコ
ンの固溶度が大きいためである。これには予めシリコン
を固溶したＡｌが有効であるが、拡散層においては、固
相エピタキシャル成長が発生し、１μｍ径以下のコンタ
クトホールではコンタクト抵抗の増加の要因となる。こ
の対策として高融点金属の窒化物、シリサイドが低い電
気抵抗と熱的安定性が優れているため拡散バリアとして
有効である。
触抵抗を得るため、及びＡｌ配線の信頼性を考慮して形
成時或いは形成後に４００℃前後で焼き鈍しを行う。こ
の際、Ａｌ配線とシリコン基板界面で低温固相反応が生
じる。シリコンがピットを形成し、Ａｌ中に溶出し置換
されたＡｌがトランジスタの浅い拡散層を短絡する。い
わゆるアロイスパイクが生じる。これはＡｌ中のシリコ
ンの固溶度が大きいためである。これには予めシリコン
を固溶したＡｌが有効であるが、拡散層においては、固
相エピタキシャル成長が発生し、１μｍ径以下のコンタ
クトホールではコンタクト抵抗の増加の要因となる。こ
の対策として高融点金属の窒化物、シリサイドが低い電
気抵抗と熱的安定性が優れているため拡散バリアとして
有効である。
【００１０】なかでも１μｍ径以下のコンタクト径を有
した半導体メモリ素子では、Ｔｉ及びＴｉＮ膜がＡｌ配
線と拡散層の拡散バリアとして広く用いられている。Ｔ
ｉＮ膜はシリコン表面の自然酸化膜を還元する力がＴｉ
膜に比べ弱い。ＴｉＮ膜自らシリサイドを生成できない
ために、界面の酸素が還元されずに残り、ＴｉＮ膜のみ
ではシリコンとオーミック接触は得られない。しかしな
がらシリコン界面にＴｉ膜、更にその上にＴｉＮ膜を積
層した構造を用いたことによって、自然酸化膜が還元さ
れ界面に安定なＴｉシリサイド膜が形成され、上層のＴ
ｉＮ膜がＡｌ配線に対して５５０℃の熱処理まで安定な
拡散バリアとして働く。
した半導体メモリ素子では、Ｔｉ及びＴｉＮ膜がＡｌ配
線と拡散層の拡散バリアとして広く用いられている。Ｔ
ｉＮ膜はシリコン表面の自然酸化膜を還元する力がＴｉ
膜に比べ弱い。ＴｉＮ膜自らシリサイドを生成できない
ために、界面の酸素が還元されずに残り、ＴｉＮ膜のみ
ではシリコンとオーミック接触は得られない。しかしな
がらシリコン界面にＴｉ膜、更にその上にＴｉＮ膜を積
層した構造を用いたことによって、自然酸化膜が還元さ
れ界面に安定なＴｉシリサイド膜が形成され、上層のＴ
ｉＮ膜がＡｌ配線に対して５５０℃の熱処理まで安定な
拡散バリアとして働く。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
ＴｉＮ／Ｔｉ積層構造の拡散バリアを用いたＡｌ配線を
強誘電体キャパシタのＰｔ電極に接続した場合、４００
℃前後の熱処理によって、Ｔｉ層がＰｔ電極と反応す
る。これはＰｔのＴｉに対する固溶度が高く、Ｐｔが多
結晶であり、結晶粒界拡散が大きいため、Ｔｉは容易に
Ｐｔ電極と強誘電体膜との界面に達し、強誘電体膜中の
酸素や構成元素と反応する。この反応により、強誘電体
膜の特性が著しく劣化する。
ＴｉＮ／Ｔｉ積層構造の拡散バリアを用いたＡｌ配線を
強誘電体キャパシタのＰｔ電極に接続した場合、４００
℃前後の熱処理によって、Ｔｉ層がＰｔ電極と反応す
る。これはＰｔのＴｉに対する固溶度が高く、Ｐｔが多
結晶であり、結晶粒界拡散が大きいため、Ｔｉは容易に
Ｐｔ電極と強誘電体膜との界面に達し、強誘電体膜中の
酸素や構成元素と反応する。この反応により、強誘電体
膜の特性が著しく劣化する。
【００１２】図８は強誘電体膜にＳＢＴ膜を、電極にＰ
ｔを用いたキャパシタとトランジスタの拡散層をＡｌ／
ＴｉＮ／Ｔｉ配線で接続した従来の強誘電体キャパシタ
を有する半導体メモリ素子の構造断面図である。図８に
おいて、２１は半導体基板、２２は素子分離領域、２３
はゲート酸化膜、２４はソース・ドレイン拡散層、２５
はゲート電極、２６は第１の層間絶縁膜、２７はＴｉＯ
x、２８はＰｔから成る下部電極、２９はＳＢＴ膜から
なる強誘電体膜、３０はＰｔから成る上部電極、３１は
第２の層間絶縁膜、３２はＴｉ膜、３３はＴｉＮ膜、３
４はＡｌ配線を示す。
ｔを用いたキャパシタとトランジスタの拡散層をＡｌ／
ＴｉＮ／Ｔｉ配線で接続した従来の強誘電体キャパシタ
を有する半導体メモリ素子の構造断面図である。図８に
おいて、２１は半導体基板、２２は素子分離領域、２３
はゲート酸化膜、２４はソース・ドレイン拡散層、２５
はゲート電極、２６は第１の層間絶縁膜、２７はＴｉＯ
x、２８はＰｔから成る下部電極、２９はＳＢＴ膜から
なる強誘電体膜、３０はＰｔから成る上部電極、３１は
第２の層間絶縁膜、３２はＴｉ膜、３３はＴｉＮ膜、３
４はＡｌ配線を示す。
【００１３】図８において、Ａｌ配線３４形成後の表面
保護膜（図示せず）形成時の熱処理工程などにより、Ｔ
ｉ膜３２が上部電極３０を成すＰｔ中を容易に拡散し、
上部電極３０と強誘電体膜２９界面にはＴｉＯxやＢｉ
ＴｉＯxが形成される。また、上部電極にＩｒＯ2、Ｒｕ
Ｏ2、ＬａＳｒＣｏＯ3膜等の酸化物電極を用いた場合、
Ｐｔ電極のようなＴｉの粒界拡散は見られないが、電極
中の酸素と容易に反応し、ＴｉＯxが形成される。Ｔｉ
Ｏx膜は絶縁層として働き、Ａｌ配線とキャパシタ電極
間の絶縁不良が発生する。
保護膜（図示せず）形成時の熱処理工程などにより、Ｔ
ｉ膜３２が上部電極３０を成すＰｔ中を容易に拡散し、
上部電極３０と強誘電体膜２９界面にはＴｉＯxやＢｉ
ＴｉＯxが形成される。また、上部電極にＩｒＯ2、Ｒｕ
Ｏ2、ＬａＳｒＣｏＯ3膜等の酸化物電極を用いた場合、
Ｐｔ電極のようなＴｉの粒界拡散は見られないが、電極
中の酸素と容易に反応し、ＴｉＯxが形成される。Ｔｉ
Ｏx膜は絶縁層として働き、Ａｌ配線とキャパシタ電極
間の絶縁不良が発生する。
【００１４】
【課題を解決するための手段】請求項１に記載の本発明
の半導体メモリ素子は、半導体基板にＭＯＳトランジス
タが形成され、該ＭＯＳトランジスタ上に第１の層間絶
縁膜が堆積され、該第１の層間絶縁膜上に下部電極、キ
ャパシタ絶縁膜及び上部電極とから成るキャパシタが形
成され、該キャパシタを覆うように第２の層間絶縁膜が
形成された半導体メモリ素子において、上記上部電極と
上記ＭＯＳトランジスタのドレイン拡散層とが、ＴｉＷ
又はＴｉＳｉＷから成る導電層と第１の層間絶縁膜に形
成された第１のコンタクトホール及び第２の層間絶縁膜
に形成された第２のコンタクトホールで接することによ
り電気的に接続されていることを特徴とするものであ
る。
の半導体メモリ素子は、半導体基板にＭＯＳトランジス
タが形成され、該ＭＯＳトランジスタ上に第１の層間絶
縁膜が堆積され、該第１の層間絶縁膜上に下部電極、キ
ャパシタ絶縁膜及び上部電極とから成るキャパシタが形
成され、該キャパシタを覆うように第２の層間絶縁膜が
形成された半導体メモリ素子において、上記上部電極と
上記ＭＯＳトランジスタのドレイン拡散層とが、ＴｉＷ
又はＴｉＳｉＷから成る導電層と第１の層間絶縁膜に形
成された第１のコンタクトホール及び第２の層間絶縁膜
に形成された第２のコンタクトホールで接することによ
り電気的に接続されていることを特徴とするものであ
る。
【００１５】また、請求項２に記載の本発明の半導体メ
モリ素子は、半導体基板にＭＯＳトランジスタが形成さ
れ、該ＭＯＳトランジスタ上に第１の層間絶縁膜が堆積
され、該第１の層間絶縁膜上に下部電極、キャパシタ絶
縁膜及び上部電極とから成るキャパシタが形成され、該
キャパシタを覆うように第２の層間絶縁膜が形成された
半導体メモリ素子において、上記下部電極と上記ＭＯＳ
トランジスタのドレイン拡散層とが上記第１の層間絶縁
膜に形成された第１のコンタクトホールで、コンタクト
プラグを介して電気的に接続されており、上記上部電極
が上記第２の層間絶縁膜に形成された第２のコンタクト
ホールでＴｉＷ又はＴｉＳｉＷから成る導電層と接する
ことにより電気的に接続されていることを特徴とするも
のである。
モリ素子は、半導体基板にＭＯＳトランジスタが形成さ
れ、該ＭＯＳトランジスタ上に第１の層間絶縁膜が堆積
され、該第１の層間絶縁膜上に下部電極、キャパシタ絶
縁膜及び上部電極とから成るキャパシタが形成され、該
キャパシタを覆うように第２の層間絶縁膜が形成された
半導体メモリ素子において、上記下部電極と上記ＭＯＳ
トランジスタのドレイン拡散層とが上記第１の層間絶縁
膜に形成された第１のコンタクトホールで、コンタクト
プラグを介して電気的に接続されており、上記上部電極
が上記第２の層間絶縁膜に形成された第２のコンタクト
ホールでＴｉＷ又はＴｉＳｉＷから成る導電層と接する
ことにより電気的に接続されていることを特徴とするも
のである。
【００１６】また、請求項３に記載の本発明の半導体メ
モリ素子は、半導体基板にＭＯＳトランジスタが形成さ
れ、該ＭＯＳトランジスタ上に第１の層間絶縁膜が堆積
され、該第１の層間絶縁膜上に下部電極、キャパシタ絶
縁膜及び上部電極とから成るキャパシタが形成され、該
キャパシタを覆うように第２の層間絶縁膜が形成された
半導体メモリ素子において、上記上部電極はＴｉＷ又は
ＴｉＮのいずれかからなる導電層と第２の層間絶縁膜に
形成された第２のコンタクトホールで接することにより
電気的に接続されており、且つ、上記ＭＯＳトランジス
タのドレイン拡散層と第１の層間絶縁膜に形成された第
１のコンタクトホールで接することにより電気的に接続
されたＴｉＷ、ＴｉＳｉＮ又はＴｉのうちのいずれかか
らなる導電層によって、上記ドレイン拡散層と上記上部
電極とを電気的に接続することを特徴とするものであ
る。
モリ素子は、半導体基板にＭＯＳトランジスタが形成さ
れ、該ＭＯＳトランジスタ上に第１の層間絶縁膜が堆積
され、該第１の層間絶縁膜上に下部電極、キャパシタ絶
縁膜及び上部電極とから成るキャパシタが形成され、該
キャパシタを覆うように第２の層間絶縁膜が形成された
半導体メモリ素子において、上記上部電極はＴｉＷ又は
ＴｉＮのいずれかからなる導電層と第２の層間絶縁膜に
形成された第２のコンタクトホールで接することにより
電気的に接続されており、且つ、上記ＭＯＳトランジス
タのドレイン拡散層と第１の層間絶縁膜に形成された第
１のコンタクトホールで接することにより電気的に接続
されたＴｉＷ、ＴｉＳｉＮ又はＴｉのうちのいずれかか
らなる導電層によって、上記ドレイン拡散層と上記上部
電極とを電気的に接続することを特徴とするものであ
る。
【００１７】更に、請求項４に記載の本発明の半導体メ
モリ素子は、半導体基板にＭＯＳトランジスタが形成さ
れ、該ＭＯＳトランジスタ上に第１の層間絶縁膜が堆積
され、該第１の層間絶縁膜上に下部電極、キャパシタ絶
縁膜及び上部電極とから成るキャパシタが形成され、該
キャパシタを覆うように第２の層間絶縁膜が形成された
半導体メモリ素子において、上記下部電極と上記ＭＯＳ
トランジスタのドレイン拡散層とが上記第１の層間絶縁
膜に形成された第１のコンタクトホールで、コンタクト
プラグを介して電気的に接続されており、且つ、上記上
部電極は上記第２の層間絶縁膜に形成された第２のコン
タクトホールでＴｉＮ層と接することにより電気的に接
続されていることを特徴とするものである。
モリ素子は、半導体基板にＭＯＳトランジスタが形成さ
れ、該ＭＯＳトランジスタ上に第１の層間絶縁膜が堆積
され、該第１の層間絶縁膜上に下部電極、キャパシタ絶
縁膜及び上部電極とから成るキャパシタが形成され、該
キャパシタを覆うように第２の層間絶縁膜が形成された
半導体メモリ素子において、上記下部電極と上記ＭＯＳ
トランジスタのドレイン拡散層とが上記第１の層間絶縁
膜に形成された第１のコンタクトホールで、コンタクト
プラグを介して電気的に接続されており、且つ、上記上
部電極は上記第２の層間絶縁膜に形成された第２のコン
タクトホールでＴｉＮ層と接することにより電気的に接
続されていることを特徴とするものである。
【００１８】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００１９】図１は実施例１の本発明の半導体メモリ素
子の製造工程図であり、図２は実施例１の本発明の半導
体メモリ素子の構造断面図であり、図３は実施例２の本
発明の半導体メモリ素子の製造工程図であり、図４は実
施例２の本発明の半導体メモリ素子の構造断面図であ
り、図５は実施例３の本発明の半導体メモリ素子の構造
断面図であり、図６は実施例４の本発明の半導体メモリ
素子の構造断面図である。図１乃至図６において、１は
半導体基板、２は素子分離領域、３はゲート酸化膜、４
はソース・ドレイン拡散層、５はゲート電極、６は第１
の層間絶縁膜、７はＴｉＯx膜、８はＰｔから成る下部
電極、９は強誘電体膜であるＳＢＴ膜、１０はＰｔから
成る上部電極、１１は第２の層間絶縁膜、１２はＴｉＷ
膜、１３はＡｌ配線、１４は表面保護膜、１５は第１の
ＴｉＮ膜、１６はＴｉ膜、１７は第２のＴｉＮ膜、１８
はポリシリコンプラグ、１９はＴａＳｉＮ／Ｔｉ層、４
０は第３の層間絶縁膜、４１、４２はＡｌ／ＴｉＮ／Ｔ
ｉ層を示す。
子の製造工程図であり、図２は実施例１の本発明の半導
体メモリ素子の構造断面図であり、図３は実施例２の本
発明の半導体メモリ素子の製造工程図であり、図４は実
施例２の本発明の半導体メモリ素子の構造断面図であ
り、図５は実施例３の本発明の半導体メモリ素子の構造
断面図であり、図６は実施例４の本発明の半導体メモリ
素子の構造断面図である。図１乃至図６において、１は
半導体基板、２は素子分離領域、３はゲート酸化膜、４
はソース・ドレイン拡散層、５はゲート電極、６は第１
の層間絶縁膜、７はＴｉＯx膜、８はＰｔから成る下部
電極、９は強誘電体膜であるＳＢＴ膜、１０はＰｔから
成る上部電極、１１は第２の層間絶縁膜、１２はＴｉＷ
膜、１３はＡｌ配線、１４は表面保護膜、１５は第１の
ＴｉＮ膜、１６はＴｉ膜、１７は第２のＴｉＮ膜、１８
はポリシリコンプラグ、１９はＴａＳｉＮ／Ｔｉ層、４
０は第３の層間絶縁膜、４１、４２はＡｌ／ＴｉＮ／Ｔ
ｉ層を示す。
【００２０】以下、図１及び図２を用いて本発明の実施
例１を説明する。
例１を説明する。
【００２１】まず、図１（ａ）に示すように、半導体基
板１にスイッチングトランジスタを公知の方法によって
形成し、公知のＢＰＳＧからなる第１の層間絶縁膜６で
覆った後、公知のスパッタ法により、下部電極８の密着
層として３０ｎｍのＴｉＯｘ膜７を形成し、Ｐｔから成
る下部電極８を１００〜２００ｎｍ形成する。この下部
電極８上に強誘電体膜として、ＳｒＢｉ2Ｔａ2Ｏ9膜
（ＳＢＴ膜）９を形成する。ＳＢＴ膜９の形成方法は以
下の通りである。
板１にスイッチングトランジスタを公知の方法によって
形成し、公知のＢＰＳＧからなる第１の層間絶縁膜６で
覆った後、公知のスパッタ法により、下部電極８の密着
層として３０ｎｍのＴｉＯｘ膜７を形成し、Ｐｔから成
る下部電極８を１００〜２００ｎｍ形成する。この下部
電極８上に強誘電体膜として、ＳｒＢｉ2Ｔａ2Ｏ9膜
（ＳＢＴ膜）９を形成する。ＳＢＴ膜９の形成方法は以
下の通りである。
【００２２】溶液合成の出発原料としてタンタルエトキ
シド（Ｔａ（ＯＣ2Ｈ5）5）、ビスマス−２−エチルヘ
キサネート（Ｂｉ（Ｃ7Ｈ15ＣＯＯ）2）、ストロンチウ
ム−２−エチルヘキサネート（Ｓｒ（Ｃ7Ｈ15ＣＯ
Ｏ）2）を使用した。タンタルエトキシドを秤量し、２
−エチルヘキサネート中に溶解させ、反応を促進させる
ため、１００℃から１２０℃まで加熱しながら撹拌し、
３０分間反応させた。その後、１２０℃で反応によって
生成したエタノールと水分を除去した。この溶液に２０
〜３０ｍｌのキシレンに溶解させたストロンチウム−２
−ヘキサネートをＳｒ／Ｔａ＝１／２になるように適量
加え、１２５℃から最高１４０℃で３０分間加熱撹拌し
た。その後、この溶液に１０ｍｌのキシレンに溶解させ
たビスマス−２−エチルヘキサネートをＳｒ／Ｂｉ／Ｔ
ａ＝１／２．４／２になるように適量加え、１３０℃か
ら最高１５０℃で１０時間加熱撹拌した。
シド（Ｔａ（ＯＣ2Ｈ5）5）、ビスマス−２−エチルヘ
キサネート（Ｂｉ（Ｃ7Ｈ15ＣＯＯ）2）、ストロンチウ
ム−２−エチルヘキサネート（Ｓｒ（Ｃ7Ｈ15ＣＯ
Ｏ）2）を使用した。タンタルエトキシドを秤量し、２
−エチルヘキサネート中に溶解させ、反応を促進させる
ため、１００℃から１２０℃まで加熱しながら撹拌し、
３０分間反応させた。その後、１２０℃で反応によって
生成したエタノールと水分を除去した。この溶液に２０
〜３０ｍｌのキシレンに溶解させたストロンチウム−２
−ヘキサネートをＳｒ／Ｔａ＝１／２になるように適量
加え、１２５℃から最高１４０℃で３０分間加熱撹拌し
た。その後、この溶液に１０ｍｌのキシレンに溶解させ
たビスマス−２−エチルヘキサネートをＳｒ／Ｂｉ／Ｔ
ａ＝１／２．４／２になるように適量加え、１３０℃か
ら最高１５０℃で１０時間加熱撹拌した。
【００２３】次に、この溶液から低分子量のアルコール
と水とを溶媒として使用したキシレンを除去するため
に、１３０〜１５０℃の温度で５時間蒸留した。その
後、溶液のＳＢＴの濃度が０．１ｍｏｌ／ｌになるよう
に調整し、これを前駆体溶液とした。
と水とを溶媒として使用したキシレンを除去するため
に、１３０〜１５０℃の温度で５時間蒸留した。その
後、溶液のＳＢＴの濃度が０．１ｍｏｌ／ｌになるよう
に調整し、これを前駆体溶液とした。
【００２４】なお、これらの原料は上記のものに限定さ
れないし、溶媒についても上記出発原料が十分に溶解す
るものであればよい。
れないし、溶媒についても上記出発原料が十分に溶解す
るものであればよい。
【００２５】次に、この前駆体溶液を使用し、以下の工
程でＳＢＴ膜９を形成した。
程でＳＢＴ膜９を形成した。
【００２６】まず、シリコン基板上に上述の前駆体溶液
を滴下し、公知のスピンコート法により塗布した。その
後、完全に溶媒を除去させるため、２５０℃に加熱した
ホットプレート上で乾燥し、電気炉にて６００〜７００
℃で焼成した。この成膜工程を３回繰り返し、膜厚２０
０ｎｍのＳＢＴ膜９を成膜した。その後、膜厚が１００
ｎｍのＰｔ上部電極１０を形成する。
を滴下し、公知のスピンコート法により塗布した。その
後、完全に溶媒を除去させるため、２５０℃に加熱した
ホットプレート上で乾燥し、電気炉にて６００〜７００
℃で焼成した。この成膜工程を３回繰り返し、膜厚２０
０ｎｍのＳＢＴ膜９を成膜した。その後、膜厚が１００
ｎｍのＰｔ上部電極１０を形成する。
【００２７】次に、図１（ｂ）に示すように、公知のフ
ォトリソグラフィ法とドライエッチング法を用いて、
１．５μｍ角の上部電極１０を加工した。その後、電気
炉にて７００〜８００℃酸素雰囲気中で熱処理を行っ
た。次に、、ＳＢＴ膜９及び下部電極８を公知のフォト
リソグラフィ法及びドライエッチング法を用いて加工し
た。
ォトリソグラフィ法とドライエッチング法を用いて、
１．５μｍ角の上部電極１０を加工した。その後、電気
炉にて７００〜８００℃酸素雰囲気中で熱処理を行っ
た。次に、、ＳＢＴ膜９及び下部電極８を公知のフォト
リソグラフィ法及びドライエッチング法を用いて加工し
た。
【００２８】次に、図１（ｃ）に示すように、第２の層
間絶縁膜１１として有機シリコン化合物（テトラエトキ
シシラン（Ｓｉ（ＯＣ2Ｈ5）4、以下「ＴＥＯＳ」とす
る）とＯ3とを反応させた常圧ＣＶＤ法により酸化膜を
５００〜６００ｎｍ形成した。次に、キャパシタ上部電
極１０上及びトランジスタのソース／ドレイン拡散層４
上に公知のフォトリソグラフィ法及びドライエッチング
法によって、０．８μｍのコンタクトホールを開口し
た。
間絶縁膜１１として有機シリコン化合物（テトラエトキ
シシラン（Ｓｉ（ＯＣ2Ｈ5）4、以下「ＴＥＯＳ」とす
る）とＯ3とを反応させた常圧ＣＶＤ法により酸化膜を
５００〜６００ｎｍ形成した。次に、キャパシタ上部電
極１０上及びトランジスタのソース／ドレイン拡散層４
上に公知のフォトリソグラフィ法及びドライエッチング
法によって、０．８μｍのコンタクトホールを開口し
た。
【００２９】次に、図１（ｄ）に示すように、２００ｎ
ｍのＴｉＷ膜１２を形成した。ターゲットには、Ｔｉ／
Ｗ＝０．０５を用い、ＤＣマグネトロンスパッタ法によ
り形成した。スパッタターゲットの組成比はＴｉ／Ｗ＝
０．０５を用いた。尚、ＴｉＷ膜１２の代わりにＴｉＳ
ｉＷ膜を用いてもよい。次に、膜厚７００ｎｍのＡｌ膜
１３を形成した。次に、公知のフォトリソグラフィ法及
びドライエッチング法により、Ａｌ膜１３／ＴｉＷ膜１
２を加工し、ビット線およびキャパシタ上部電極１０に
開口したコンタクトホールからドランジスタのドレイン
側に開口したコンタクトホール接続するＡｌ膜１３／Ｔ
ｉＷ膜１２からなる配線を形成する。尚、Ａｌ膜１３／
ＴｉＷ膜１２の２層構造の配線の代わりに、ＴｉＷ膜１
２やＴｉＳｉＷ膜のみの１層構造の配線としてもよい。
ｍのＴｉＷ膜１２を形成した。ターゲットには、Ｔｉ／
Ｗ＝０．０５を用い、ＤＣマグネトロンスパッタ法によ
り形成した。スパッタターゲットの組成比はＴｉ／Ｗ＝
０．０５を用いた。尚、ＴｉＷ膜１２の代わりにＴｉＳ
ｉＷ膜を用いてもよい。次に、膜厚７００ｎｍのＡｌ膜
１３を形成した。次に、公知のフォトリソグラフィ法及
びドライエッチング法により、Ａｌ膜１３／ＴｉＷ膜１
２を加工し、ビット線およびキャパシタ上部電極１０に
開口したコンタクトホールからドランジスタのドレイン
側に開口したコンタクトホール接続するＡｌ膜１３／Ｔ
ｉＷ膜１２からなる配線を形成する。尚、Ａｌ膜１３／
ＴｉＷ膜１２の２層構造の配線の代わりに、ＴｉＷ膜１
２やＴｉＳｉＷ膜のみの１層構造の配線としてもよい。
【００３０】次に、表面保護膜１４として公知のプラズ
マＣＶＤ法によって、ＳｉＮ膜を５００ｎｍ形成し、図
２に示すような強誘電体キャパシタとスイッチングトラ
ンジスタで構成されたメモリセルを有する半導体メモリ
素子を完成した。
マＣＶＤ法によって、ＳｉＮ膜を５００ｎｍ形成し、図
２に示すような強誘電体キャパシタとスイッチングトラ
ンジスタで構成されたメモリセルを有する半導体メモリ
素子を完成した。
【００３１】また、実施例２として、配線にＡｌ膜／Ｔ
ｉＮ膜／Ｔｉ膜を用いる場合は、図３（ａ）に示すよう
に、Ｐｔ上部電極を形成した後、電気炉にて７００〜８
００℃酸素雰囲気中で熱処理を行い、次に、膜厚２０〜
５０ｎｍの第１のＴｉＮ膜１５を形成し、図３（ｂ）に
示すように、公知のフォトリソグラフィ法及びドライエ
ッチング法を用いて、１．５μｍ角の上部電極１０を加
工した。なお、第１のＴｉＮ膜の代わりにＴｉＷ膜を用
いてもよい。
ｉＮ膜／Ｔｉ膜を用いる場合は、図３（ａ）に示すよう
に、Ｐｔ上部電極を形成した後、電気炉にて７００〜８
００℃酸素雰囲気中で熱処理を行い、次に、膜厚２０〜
５０ｎｍの第１のＴｉＮ膜１５を形成し、図３（ｂ）に
示すように、公知のフォトリソグラフィ法及びドライエ
ッチング法を用いて、１．５μｍ角の上部電極１０を加
工した。なお、第１のＴｉＮ膜の代わりにＴｉＷ膜を用
いてもよい。
【００３２】次に、図３（ｃ）に示すように、ＳＢＴ膜
９及び下部電極８を公知のフォトリソグラフィ法及びド
ライエッチング法を用いて加工した。その後、上述と同
じ方法により、第２の層間絶縁膜１１を形成し、キャパ
シタ上部電極１０上及びトランジスタのドレイン拡散層
４上に公知のフォトリソグラフィ法及びドライエッチン
グ法によって０．８μｍのコンタクトホールを開口し
た。その後、配線或いは拡散バリア層として５０ｎｍの
Ｔｉ膜１６と１５０ｎｍの第２のＴｉＮ膜１７との積層
膜を形成し、上述と同じ方法により配線を形成すること
により、図４に示すような強誘電体キャパシタとスイッ
チングトランジスタで構成されたメモリセルを有する半
導体メモリ素子を完成させた。尚、Ａｌ膜１３／第２の
ＴｉＮ膜１７／Ｔｉ膜１６の３層構造の配線の代わりに
第２のＴｉＮ膜１７／Ｔｉ膜１６の２層構造の配線を用
いてもよい。
９及び下部電極８を公知のフォトリソグラフィ法及びド
ライエッチング法を用いて加工した。その後、上述と同
じ方法により、第２の層間絶縁膜１１を形成し、キャパ
シタ上部電極１０上及びトランジスタのドレイン拡散層
４上に公知のフォトリソグラフィ法及びドライエッチン
グ法によって０．８μｍのコンタクトホールを開口し
た。その後、配線或いは拡散バリア層として５０ｎｍの
Ｔｉ膜１６と１５０ｎｍの第２のＴｉＮ膜１７との積層
膜を形成し、上述と同じ方法により配線を形成すること
により、図４に示すような強誘電体キャパシタとスイッ
チングトランジスタで構成されたメモリセルを有する半
導体メモリ素子を完成させた。尚、Ａｌ膜１３／第２の
ＴｉＮ膜１７／Ｔｉ膜１６の３層構造の配線の代わりに
第２のＴｉＮ膜１７／Ｔｉ膜１６の２層構造の配線を用
いてもよい。
【００３３】このようにして作製されたメモリセルの強
誘電体特性は公知のソーヤータワー回路を用いて測定し
た。図７にはＡｌ配線の拡散バリアとして本発明のＴｉ
Ｗを用いた場合のヒステリシスループ形状を示してい
る。キャパシタサイズ１．５μｍ角の残留分極値Ｐｒ＝
９μＣ／ｃｍ2、抗電界Ｅｃ＝４０ｋＶ／ｃｍと良好な
値が得られており、強誘電体キャパシタとして十分な動
作が確認された。Ａｌ／ＴｉＷとＮ+拡散層のコンタク
ト径０．８μｍの抵抗は１００Ω及びＰ+拡散層へのＰ
ｔのコンタクト抵抗は１５０Ωと良好な結果が得られ
た。また、強誘電体膜の上部電極の最表面にＴｉＮ膜又
はＴｉＷ膜を形成し、配線材料として、ＴｉＮ／Ｔｉを
用いた場合、残留分極値Ｐｒ＝９μＣ／ｃｍ2、抗電界
Ｅｃ＝４０ｋＶ／ｃｍと同様な値が得られており、強誘
電体キャパシタとして十分な動作が確認された。
誘電体特性は公知のソーヤータワー回路を用いて測定し
た。図７にはＡｌ配線の拡散バリアとして本発明のＴｉ
Ｗを用いた場合のヒステリシスループ形状を示してい
る。キャパシタサイズ１．５μｍ角の残留分極値Ｐｒ＝
９μＣ／ｃｍ2、抗電界Ｅｃ＝４０ｋＶ／ｃｍと良好な
値が得られており、強誘電体キャパシタとして十分な動
作が確認された。Ａｌ／ＴｉＷとＮ+拡散層のコンタク
ト径０．８μｍの抵抗は１００Ω及びＰ+拡散層へのＰ
ｔのコンタクト抵抗は１５０Ωと良好な結果が得られ
た。また、強誘電体膜の上部電極の最表面にＴｉＮ膜又
はＴｉＷ膜を形成し、配線材料として、ＴｉＮ／Ｔｉを
用いた場合、残留分極値Ｐｒ＝９μＣ／ｃｍ2、抗電界
Ｅｃ＝４０ｋＶ／ｃｍと同様な値が得られており、強誘
電体キャパシタとして十分な動作が確認された。
【００３４】次に、図５を用いて、実施例３として、ポ
リシリコンプラグによって、ドレイン拡散層とキャパシ
タの下部電極とを電気的に接続する構造について説明す
る。
リシリコンプラグによって、ドレイン拡散層とキャパシ
タの下部電極とを電気的に接続する構造について説明す
る。
【００３５】まず、半導体基板１に公知の技術によりス
イッチング用ＭＯＳトランジスタを形成し、ＢＰＳＧか
らなる第１の層間絶縁膜６形成後に、ドレイン拡散層４
上に０．６μｍ径のコンタクトホールを開口し、ＣＶＤ
法によりｎ型ポリシリコンを０．４〜０．５μｍ堆積す
る。次に、公知の化学機械的研磨法（以下、「ＣＭＰ
法」という）を用いて、第１の層間絶縁膜６上のポリシ
リコンをコンタクトホールのみ残るまで研磨し、ポリシ
リコンプラグ１８を形成する。
イッチング用ＭＯＳトランジスタを形成し、ＢＰＳＧか
らなる第１の層間絶縁膜６形成後に、ドレイン拡散層４
上に０．６μｍ径のコンタクトホールを開口し、ＣＶＤ
法によりｎ型ポリシリコンを０．４〜０．５μｍ堆積す
る。次に、公知の化学機械的研磨法（以下、「ＣＭＰ
法」という）を用いて、第１の層間絶縁膜６上のポリシ
リコンをコンタクトホールのみ残るまで研磨し、ポリシ
リコンプラグ１８を形成する。
【００３６】次に、下部電極のバリアメタルとして、Ｔ
ａＳｉＮ／Ｔｉ層１９を膜厚がＴａＳｉＮ＝５０〜１０
０ｎｍ、Ｔｉ＝２０ｎｍとなるように形成した。ＴａＳ
ｉＮ膜は下部電極とポリシリコンプラグ１８との耐熱性
バリア、Ｔｉ膜はポリシリコンプラグ１８とＴａＳｉＮ
膜との抵抗低減膜として働く。
ａＳｉＮ／Ｔｉ層１９を膜厚がＴａＳｉＮ＝５０〜１０
０ｎｍ、Ｔｉ＝２０ｎｍとなるように形成した。ＴａＳ
ｉＮ膜は下部電極とポリシリコンプラグ１８との耐熱性
バリア、Ｔｉ膜はポリシリコンプラグ１８とＴａＳｉＮ
膜との抵抗低減膜として働く。
【００３７】次に、下部電極８となるＰｔあるいはＩｒ
を１００〜２００ｎｍ形成した後、実施例１と同様に膜
厚２００ｎｍのＳＢＴ膜９を形成し、膜厚１００ｎｍの
上部電極１０となるＰｔ又はＩｒを順次堆積する。次
に、公知のフォトリソグラフィ法及びドライエッチング
法により加工し、キャパシタを形成する。
を１００〜２００ｎｍ形成した後、実施例１と同様に膜
厚２００ｎｍのＳＢＴ膜９を形成し、膜厚１００ｎｍの
上部電極１０となるＰｔ又はＩｒを順次堆積する。次
に、公知のフォトリソグラフィ法及びドライエッチング
法により加工し、キャパシタを形成する。
【００３８】次に、第２の層間絶縁膜１１を５０〜６０
ｎｍ形成し、キャパシタ上部電極１０上のみにコンタク
トホールを開口した。
ｎｍ形成し、キャパシタ上部電極１０上のみにコンタク
トホールを開口した。
【００３９】次に、膜厚２００〜３００ｎｍの第１の配
線としてのＴｉＷ膜１２あるいはＴｉＮ膜を形成し、公
知のフォトリソグラフィ法とドライエッチング法とによ
り加工パターニングした。第１の配線として、ＴｉＷ膜
１２あるいはＴｉＮ膜上にＡｌ配線を積層した配線にし
てもよい。
線としてのＴｉＷ膜１２あるいはＴｉＮ膜を形成し、公
知のフォトリソグラフィ法とドライエッチング法とによ
り加工パターニングした。第１の配線として、ＴｉＷ膜
１２あるいはＴｉＮ膜上にＡｌ配線を積層した配線にし
てもよい。
【００４０】次に、第３の層間絶縁膜４０を形成し、ソ
ース拡散層４上にコンタクトホールを開口し、Ａｌ／Ｔ
ｉＮ／Ｔｉ膜をＤＣマグネトロンスパッタ法により堆積
した。膜厚構成比は、Ａｌ／ＴｉＮ／Ｔｉ＝５００／３
００／５０ｎｍである。
ース拡散層４上にコンタクトホールを開口し、Ａｌ／Ｔ
ｉＮ／Ｔｉ膜をＤＣマグネトロンスパッタ法により堆積
した。膜厚構成比は、Ａｌ／ＴｉＮ／Ｔｉ＝５００／３
００／５０ｎｍである。
【００４１】次に、公知のフォトリソグラフィ法とドラ
イエッチング法により加工パターニングし、第２の配線
となるＡｌ／ＴｉＮ／Ｔｉ膜４１を形成した。最後にプ
ラズマＣＶＤ法により表面保護膜１４としてＳｉＮ膜を
形成し、強誘電体キャパシタとスイッチングトランジス
タで構成されたメモリセルを有する半導体メモリ素子を
完成した。
イエッチング法により加工パターニングし、第２の配線
となるＡｌ／ＴｉＮ／Ｔｉ膜４１を形成した。最後にプ
ラズマＣＶＤ法により表面保護膜１４としてＳｉＮ膜を
形成し、強誘電体キャパシタとスイッチングトランジス
タで構成されたメモリセルを有する半導体メモリ素子を
完成した。
【００４２】第１の配線にＴｉＷ膜１２あるいはＳｉＴ
ｉＷ膜を用いることにより、表面保護膜形成時の熱処理
やシンター時の熱処理に対しても、実施例１と同様、安
定した強誘電体特性が得られた。
ｉＷ膜を用いることにより、表面保護膜形成時の熱処理
やシンター時の熱処理に対しても、実施例１と同様、安
定した強誘電体特性が得られた。
【００４３】次に、図６に示すように、実施例４とし
て、上部電極に対するバリア層がドレイン拡散層とのコ
ンタクトホールに存在しない場合について説明する。
て、上部電極に対するバリア層がドレイン拡散層とのコ
ンタクトホールに存在しない場合について説明する。
【００４４】まず、実施例１と同様に、半導体基板１に
トランジスタ及びキャパシタを形成し、第１の層間絶縁
膜６を形成した後、上部電極１０上にコンタクトホール
を開口した。次に、上部電極１０のバリア層として、Ｄ
Ｃマグネトロンスパッタ法によりＴｉＮ、ＴｉＷ又はＳ
ｉＴｉＷ膜を１００ｎｍ形成した。次に、所定の領域の
ＴｉＮ、ＴｉＷ又はＳｉＴｉＷ膜及び第１の層間絶縁膜
６を除去し、上記トラジスタのドレイン拡散層上４にコ
ンタクトホールを開口し、配線としてＡｌ／ＴｉＮ／Ｔ
ｉ膜４２を形成した。膜厚構成比はＡｌ／ＴｉＮ／Ｔｉ
＝５００／３００／５０ｎｍである。
トランジスタ及びキャパシタを形成し、第１の層間絶縁
膜６を形成した後、上部電極１０上にコンタクトホール
を開口した。次に、上部電極１０のバリア層として、Ｄ
Ｃマグネトロンスパッタ法によりＴｉＮ、ＴｉＷ又はＳ
ｉＴｉＷ膜を１００ｎｍ形成した。次に、所定の領域の
ＴｉＮ、ＴｉＷ又はＳｉＴｉＷ膜及び第１の層間絶縁膜
６を除去し、上記トラジスタのドレイン拡散層上４にコ
ンタクトホールを開口し、配線としてＡｌ／ＴｉＮ／Ｔ
ｉ膜４２を形成した。膜厚構成比はＡｌ／ＴｉＮ／Ｔｉ
＝５００／３００／５０ｎｍである。
【００４５】次に、公知のフォトリソグラフィ法とドラ
イエッチング法によりバリア層も含めて第１の配線をパ
ターニングし、最後にプラズマＣＶＤ法により表面保護
膜１４としてＳｉＮを形成し、強誘電体キャパシタとス
イッチングとトランジスタとで構成されたメモリセルを
有する半導体メモリ素子を完成した。上部電極バリア層
を形成することにより、表面保護膜形成時の熱処理やシ
ンター時の熱処理に対しても、第１の配線のＴｉが上部
電極に拡散せず、実施例１同様、安定な強誘電体特性が
得られた。
イエッチング法によりバリア層も含めて第１の配線をパ
ターニングし、最後にプラズマＣＶＤ法により表面保護
膜１４としてＳｉＮを形成し、強誘電体キャパシタとス
イッチングとトランジスタとで構成されたメモリセルを
有する半導体メモリ素子を完成した。上部電極バリア層
を形成することにより、表面保護膜形成時の熱処理やシ
ンター時の熱処理に対しても、第１の配線のＴｉが上部
電極に拡散せず、実施例１同様、安定な強誘電体特性が
得られた。
【００４６】尚、本実施の形態において、電極材料とし
てＰｔ膜を用いて説明したが、本発明はこれに限定され
るものではなく、ＰｔＲｈ、ＰｔＲｈＯx、Ｉｒ、Ｉｒ
Ｏ2、ＲｕＯ2、ＲｕＯx、ＬａＳｒＣｏＯ3を用いること
も可能である。
てＰｔ膜を用いて説明したが、本発明はこれに限定され
るものではなく、ＰｔＲｈ、ＰｔＲｈＯx、Ｉｒ、Ｉｒ
Ｏ2、ＲｕＯ2、ＲｕＯx、ＬａＳｒＣｏＯ3を用いること
も可能である。
【００４７】また、本実施の形態において、強誘電体膜
の材料としてＳＢＴ膜を用いたが、本発明はこれに限定
されるものではなく、（ＰｂxＬａ1-x）（ＺｒyＴ
ｉ1-y）Ｏ 3、Ｂｉ4Ｔｉ3Ｏ12、ＢａＴｉＯ3、ＬｉＮｂ
Ｏ3、ＬｉＴａＯ3、ＹＭｎＯ3、Ｓｒ2Ｎｂ2Ｏ7、（Ｓｒ
Ｂｉ2（ＴａxＮｂ1-x）2Ｏ9）（０≦ｘ，ｙ≦１）を用
いることも可能である。
の材料としてＳＢＴ膜を用いたが、本発明はこれに限定
されるものではなく、（ＰｂxＬａ1-x）（ＺｒyＴ
ｉ1-y）Ｏ 3、Ｂｉ4Ｔｉ3Ｏ12、ＢａＴｉＯ3、ＬｉＮｂ
Ｏ3、ＬｉＴａＯ3、ＹＭｎＯ3、Ｓｒ2Ｎｂ2Ｏ7、（Ｓｒ
Ｂｉ2（ＴａxＮｂ1-x）2Ｏ9）（０≦ｘ，ｙ≦１）を用
いることも可能である。
【００４８】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、キャパシタ形成後、素子間を配線に
て接続しても、強誘電体キャパシタの特性を劣化させる
ことなく、また、スイッチングトランジスタのソース／
ドレインに対して低抵抗コンタクトが実現できるので従
来よりも安定性の高い、高誘電体メモリ素子や強誘電体
メモリ素子を形成することが可能となる。
用いることにより、キャパシタ形成後、素子間を配線に
て接続しても、強誘電体キャパシタの特性を劣化させる
ことなく、また、スイッチングトランジスタのソース／
ドレインに対して低抵抗コンタクトが実現できるので従
来よりも安定性の高い、高誘電体メモリ素子や強誘電体
メモリ素子を形成することが可能となる。
【図１】本発明の実施例１の半導体メモリ素子の製造工
程図である。
程図である。
【図２】本発明の実施例１の半導体メモリ素子の構造断
面図である。
面図である。
【図３】本発明の実施例２の半導体メモリ素子の製造工
程図である。
程図である。
【図４】本発明の実施例２の半導体メモリ素子の構造断
面図である。
面図である。
【図５】本発明の実施例３の半導体メモリ素子の構造断
面図である。
面図である。
【図６】本発明の実施例４の半導体メモリ素子の構造断
面図である。
面図である。
【図７】実施例１で作製されたＳＢＴ強誘電体キャパシ
タに電圧を印加して得られたヒステリシスループを示す
図である。
タに電圧を印加して得られたヒステリシスループを示す
図である。
【図８】従来の強誘電体キャパシタを有する半導体メモ
リ素子の構造断面図である。
リ素子の構造断面図である。
１ 半導体基板 ２ 素子分離領域 ３ ゲート酸化膜 ４ ソース・ドレイン拡散層 ５ ゲート電極 ６ 第１の層間絶縁膜 ７ ＴｉＯx膜 ８ Ｐｔから成る下部電極 ９ 強誘電体膜であるＳＢＴ膜 １０ Ｐｔから成る上部電極 １１ 第２の層間絶縁膜 １２ ＴｉＷ膜 １３ Ａｌ膜 １４ 表面保護膜 １５ 第１のＴｉＮ膜 １６ Ｔｉ膜 １７ 第２のＴｉＮ膜 １８ ポリシリコンプラグ １９ ＴａＳｉＮ／Ｔｉ層 ４０ 第３の層間絶縁膜 ４１、４２ Ａｌ／ＴｉＮ／Ｔｉ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 山▲崎▼ 信夫 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F001 AA17 AD12 AG01 5F038 AC05 AC09 AC15 AC18 DF05 EZ14 5F083 AD49 FR02 GA02 GA25 JA13 JA14 JA36 JA38 JA39 JA40 JA43 JA56 MA06 MA17 PR22 PR23 PR40
Claims (4)
- 【請求項１】 半導体基板にＭＯＳトランジスタが形成
され、該ＭＯＳトランジスタ上に第１の層間絶縁膜が堆
積され、該第１の層間絶縁膜上に下部電極、キャパシタ
絶縁膜及び上部電極とから成るキャパシタが形成され、
該キャパシタを覆うように第２の層間絶縁膜が形成され
た半導体メモリ素子において、 上記上部電極と上記ＭＯＳトランジスタのドレイン拡散
層とが、ＴｉＷ又はＴｉＳｉＷから成る導電層と第１の
層間絶縁膜に形成された第１のコンタクトホール及び第
２の層間絶縁膜に形成された第２のコンタクトホールで
接することにより電気的に接続されていることを特徴と
する半導体メモリ素子。 - 【請求項２】 半導体基板にＭＯＳトランジスタが形成
され、該ＭＯＳトランジスタ上に第１の層間絶縁膜が堆
積され、該第１の層間絶縁膜上に下部電極、キャパシタ
絶縁膜及び上部電極とから成るキャパシタが形成され、
該キャパシタを覆うように第２の層間絶縁膜が形成され
た半導体メモリ素子において、 上記下部電極と上記ＭＯＳトランジスタのドレイン拡散
層とが上記第１の層間絶縁膜に形成された第１のコンタ
クトホールで、コンタクトプラグを介して電気的に接続
されており、 上記上部電極が上記第２の層間絶縁膜に形成された第２
のコンタクトホールでＴｉＷ又はＴｉＳｉＷから成る導
電層と接することにより電気的に接続されていることを
特徴とする半導体メモリ素子。 - 【請求項３】 半導体基板にＭＯＳトランジスタが形成
され、該ＭＯＳトランジスタ上に第１の層間絶縁膜が堆
積され、該第１の層間絶縁膜上に下部電極、キャパシタ
絶縁膜及び上部電極とから成るキャパシタが形成され、
該キャパシタを覆うように第２の層間絶縁膜が形成され
た半導体メモリ素子において、 上記上部電極はＴｉＷ又はＴｉＮのいずれかからなる導
電層と第２の層間絶縁膜に形成された第２のコンタクト
ホールで接することにより電気的に接続されており、且
つ、 上記ＭＯＳトランジスタのドレイン拡散層と第１の層間
絶縁膜に形成された第１のコンタクトホールで接するこ
とにより電気的に接続されたＴｉＷ、ＴｉＳｉＮ又はＴ
ｉのうちのいずれかからなる導電層によって、上記ドレ
イン拡散層と上記上部電極とを電気的に接続することを
特徴とする半導体メモリ素子。 - 【請求項４】 半導体基板にＭＯＳトランジスタが形成
され、該ＭＯＳトランジスタ上に第１の層間絶縁膜が堆
積され、該第１の層間絶縁膜上に下部電極、キャパシタ
絶縁膜及び上部電極とから成るキャパシタが形成され、
該キャパシタを覆うように第２の層間絶縁膜が形成され
た半導体メモリ素子において、 上記下部電極と上記ＭＯＳトランジスタのドレイン拡散
層とが上記第１の層間絶縁膜に形成された第１のコンタ
クトホールで、コンタクトプラグを介して電気的に接続
されており、且つ、上記上部電極は上記第２の層間絶縁
膜に形成された第２のコンタクトホールでＴｉＮ層と接
することにより電気的に接続されていることを特徴とす
る半導体メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11038252A JP2000236071A (ja) | 1999-02-17 | 1999-02-17 | 半導体メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11038252A JP2000236071A (ja) | 1999-02-17 | 1999-02-17 | 半導体メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000236071A true JP2000236071A (ja) | 2000-08-29 |
Family
ID=12520131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11038252A Pending JP2000236071A (ja) | 1999-02-17 | 1999-02-17 | 半導体メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000236071A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020058470A (ko) * | 2000-12-30 | 2002-07-12 | 박종섭 | 강유전체 캐패시터 제조 방법 |
| US6579753B2 (en) | 2000-09-21 | 2003-06-17 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor storage device having a transistor unit and a ferroelectric capacitor |
| JP2006302987A (ja) * | 2005-04-18 | 2006-11-02 | Nec Electronics Corp | 半導体装置およびその製造方法 |
-
1999
- 1999-02-17 JP JP11038252A patent/JP2000236071A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6579753B2 (en) | 2000-09-21 | 2003-06-17 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor storage device having a transistor unit and a ferroelectric capacitor |
| KR20020058470A (ko) * | 2000-12-30 | 2002-07-12 | 박종섭 | 강유전체 캐패시터 제조 방법 |
| JP2006302987A (ja) * | 2005-04-18 | 2006-11-02 | Nec Electronics Corp | 半導体装置およびその製造方法 |
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