JP3977079B2 - 強誘電トランジスター、および、そのメモリーセル構造における使用方法 - Google Patents
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Description
少し以前から、強誘電材料をメモリーに使用することの適性が研究されてきた。この場合、主に、２つの形態が考えられる。すなわち、まず第１に、強誘電材料は、ＤＲＡＭメモリーセル構造（DRAM-Speicheerzellenanordnung）のコンデンサー内において、高誘電率を有する誘電層として使用可能である。また、第２として、強誘電トランジスターが提案されている（例えば欧州特許明細書第０５６６５８５号Ｂ１（ＥＰ０５６６５８５Ｂ１）H. N. Lee et al.; Ext. Abstr. Int. Conf. SSDM, Hamatsu, １９９７年３８２〜３８３頁； 「Integrated Ferroelectrics (集積強誘電) 」I. P. Han et al., １９９８年２２巻２１３〜２２１頁参照）。この強誘電トランジスターは、２つのソース／ドレイン領域、チャネル領域、およびゲート電極を備えている。ゲート電極とチャネル領域との間には、強誘電材料からなる層を備えている。また、このトランジスターの伝導性は、強誘電材料からなる層の分極状態に依存している。このような強誘電トランジスターは、不揮発性メモリーに適切に使用できる。また、この場合、強誘電材料からなる層の２つの異なる分極状態に、デジタル情報の２つの異なる論理値を割り当てられる。例えば、ニューロン網は、このような強誘電トランジスターにおける更なる使用の可能性となる。
【０００１】
半導体基板の表面に配置された強誘電材料は、強誘電トランジスターの電気的特性に悪影響を及ぼす界面特性を示すので、強誘電トランジスター内部の強誘電層と半導体基板との間に、中間層を使用することが提案されている。この中間層は、ＳｉＯ2（欧州特許明細書第０５６６５８５号Ｂ１（ＥＰ０５６６５８５Ｂ１）参照），ＭｇＯ，ＣｅＯ2，ＺｒＯ2，ＳｒＴｉＯ3，Ｙ2Ｏ3（H. N. Lee et al, Ext. Abstr. Int. Conf. SSDM. Hamatsu、 １９９７年３８２〜３８３頁参照）またはＳｉ3Ｎ4（例えば「Integrated Ferroelectrics(集積強誘電)」I. P. Han et al., １９９８年２２巻２１３〜２２１頁参照）から構成されている。このような材料は、絶縁性の安定な酸化物であり、強誘電層と半導体基板の表面との間に、十分によい界面を形成するものである。
【０００２】
強誘電層は、ゲート電極と、電極として作用する半導体基板との間において分極される。また、残留分極によって、電場が生成される。強誘電層における残留分極の値を約１０μｃ／ｃｍ2とすると、中間層がＳｉＯ2（ただしεr＝３.９）からなる場合には、電場強度として約２９ＭＶ／ｃｍの値が算出される。なお、電場強度は、方程式Ｅ＝σ／（εO・εr）により算出される。このとき、Ｅは電場強度、σは残留分極である。ＳｉＯ2の放電破壊場（Durchbruchfeldstaerke）の強度はたった１０ＭＶ／ｃｍなので、このことから中間層の電気的放電破壊が予測される。特に、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）またはＰＺＴ（ＰｂＺｒxＰｉ1-xＯ2）における残留分極の値は、１０μｃ／ｃｍ2以上である。また、ＳｉＯ2よりも高い誘電率を有する誘電性材料の使用においても、場の強度が臨界域に達することが予測される。
【０００３】
従って、本発明の課題は、強誘電層と半導体基板との間に配置されている誘電層の放電破壊を回避する強誘電トランジスターを提供することである。
【０００４】
この課題は、請求項１に記載の強誘電トランジスターにより発明により解決される。本発明の更なる形態は、従属請求項に基づく。この強誘電トランジスターは、メモリーセル構造におけるメモリーセルとしての使用に特に適している。
【０００５】
この強誘電トランジスターは、半導体基板の基本面に隣接している第１ソース／ドレイン領域、チャネル領域、および第２ソース／ドレイン領域を備えている。ここで、チャネル領域は、第１ソース／ドレイン領域と第２ソース／ドレイン領域との間に配置されている。また、少なくともチャネル領域の表面を被い、第１ソース／ドレイン領域の表面に重なり合っている誘電層が設けられている。この誘電層の表面には強誘電層が配置されており、この強誘電層は、第１ソース／ドレイン領域におけるチャネル領域との隣接部分を少なくともを被っている。
【０００６】
さらに、誘電層の表面には、第１分極電極、および第２分極電極が配置されている。これら第１分極電極と第２分極電極との間には、強誘電層が配置されている。誘電層の表面における第１チャネル領域の範囲上には、ゲート電極が配置されている。
【０００７】
第１範囲の上、つまりゲート電極の下での誘電層の厚さは、チャネル領域の第２範囲の上での厚さよりも薄くなっている。この第２範囲は、第２分極電極の下に配置されている範囲である。また、第１ソース／ドレイン領域には、チャネル領域に隣接しており、強誘電層に被われている部分がある。そして、この部分の上に位置する誘電層の厚さは、上記基本面に平行な強誘電層の残留分極によって、チャネル領域の第２範囲に補償電荷（Kompensationsladungen）が生成されるように、算定（bemessen）される。
【０００８】
強誘電層の残留分極は、強誘電トランジスターの内部で、第１分極電極、および第２分極電極によって、基本面に対して平行となっている。従って、残留分極から生成された電場も、同様に基本面に対して平行となっている。また、チャネル領域の第２範囲における補償電荷は、電場の側面の拡散場によって生成される。この拡散場は、電場自体よりも大変小さい。従って、半導体基板と強誘電層との間の誘電層の放電破壊を確実に回避できる。
【０００９】
強誘電層の分極状態に依存して、多数の補償電荷が、チャネル領域の第２範囲に様々に生成される。デジタル情報を蓄積するために、強誘電層は、２つの異なる分極状態に切り替えられる。このとき、一方の分極状態では、補償電荷が第２範囲に多く生成されるので、第２範囲は伝導状態となる。他方の分極状態では、補償電荷はほとんど生成されないので、チャネル領域の第２範囲は伝導状態とならない。また、強誘電トランジスターは、チャネル領域の第１範囲を制御しているゲート電極を介して制御される。強誘電トランジスターが伝導状態にあるか否かが検査され、伝導状態であれば、強誘電層は、チャネル領域の第２範囲を伝導させるのに十分に分極している。一方、伝導していなければ、強誘電層の分極状態は、チャネル領域の第２範囲を伝導させるには不十分な分極状態である。
【００１０】
情報の書き込み、または蓄積情報の変更に応じた、強誘電層における分極状態の変更は、第１分極電極および第２分極電極を介して行われる。特に、第１ソース／ドレイン領域におけるチャネル領域との隣接部分上での誘電層の厚さは、チャネル領域における第２範囲上での誘電層の厚さよりも薄く、チャネル領域の第２範囲における基本面に平行な寸法（Abmessung）よりも小さい。これにより、第２範囲上の誘電層の絶縁性を、非常に良好に確保できる。従って、補償電化を、誘電層の表面ではなく、チャネルの第２範囲に集合させられる。
【００１１】
本発明の実施形態によると、強誘電層は、部分的にチャネル領域の上に配置されている。また、この場合、チャネル領域における第１ソース／ドレイン領域との隣接部分上での誘電層の厚さと、第１ソース／ドレイン領域におけるチャネル領域との隣接部分上での誘電層の厚さとは、ほぼ同じである。本発明におけるこの実施形態には、側面の拡散場が僅かであっても、チャネル領域に対して補償電荷を十分に生成させられるという利点がある。
【００１２】
強誘電トランジスターの所要面積を減少させることを考慮すれば、第２分極電極およびゲート電極を、共通電極として構成することが好ましい。
【００１３】
本発明の実施形態では、第１ソース／ドレイン領域上に配置されている第１分極電極の下での誘電層の厚さと、第１ソース／ドレイン領域におけるチャネル領域との隣接部分上での誘電層の厚さとは、ほぼ同じである。この実施形態では、強誘電層と第１分極電極との界面の方が、強誘電層と第２分極電極との界面よりも、基本面に対して垂直な方向への寸法が長くなっている。このことから、チャネル領域の第２範囲で作用する電気的拡散場は増加する。
【００１４】
本発明の別な実施形態によれば、第１分極電極の下での誘電層の厚さと、第２分極電極の下の誘電層での厚さとは、ほぼ同じである。このことから、強誘電層と第１分極電極との間の界面の基本面に対して垂直な寸法と、強誘電層と第２分極電極との間の界面の基本面に対して垂直な寸法とは、ほぼ同じである。このことは、強誘電トランジスターの製造に関して利点である。
【００１５】
本発明の実施形態によれば、誘電層は、第１誘電層、および第２誘電層を備えている。第１誘電層は、このとき、基本面に配置されている。その上に、第２誘電層が配置されている。第２誘電層は、ゲート電極の範囲に、開口部を備えているので、ゲート電極は、第１誘電層の表面に配置されている。従って、第１誘電層は、強誘電トランジスターのゲート誘電体に相当する。第１誘電層がゲート誘電体としての特性に関して最適化される一方、第２誘電層は、強誘電層のための界面を有し、この界面に関して最大化されるという利点がこの実施形態にはある。第１誘電層は、ＳｉＯ2，ＣｅＯ2，ＺｒＯ2またはＴａ2Ｏ5を含有しており、厚さ３．５ｎｍ〜２０ｎｍであると好ましい。第２誘電層は、Ｓｉ3Ｎ4，ＣｅＯ2または他の選択的にエッチング可能な誘電性材料を含有していることが好ましい。さらに、第２誘電層は、チャネル領域の第２範囲上で１０ｎｍ〜５００ｎｍ、第１ソース／ドレイン領域におけるチャネル領域との隣接部分上で１０ｎｍ〜３００ｎｍの厚さであると好ましい。選択的にエッチングできるという特性が製造にはあまり意味を持たない場合、第２誘電層として、非選択的にエッチング可能な誘電性材料を含有させてもよい。強誘電層の変質が起こり得ることを考慮すると、第２誘電層を空気ギャップ（Luftspalt）、または真空範囲（Vacuumbereich）として構成すると好ましい。このために、補助層が生成され、この補助層は、隣接する構造を仕上げた後に、再度のエッチングによって取り出される。
【００１６】
強誘電層は、強誘電トランジスターに適切な全ての強誘電性材料（特にＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）、ＰＺＴ（ＰｂＺｒxＴｉ1-xＯ2）、またはＢＭＦ（ＢａＭｇＦ4））を含むことができる。
【００１７】
また、半導体基板として、集積回路の製造のために対象となるすべての基板（特に単結晶シリコン板、ＳＯＩ基板、ＳｉＧｅ基板、またはＩＩＩ−Ｖ半導体）を適切に用いることが可能である。
【００１８】
以下に、本発明を、図示される実施形態に基づいて詳述する。
図１は、強誘電トランジスターの断面図である。図２は、メモリーセルとしての強誘電トランジスターを有するメモリーセル構造のレイアウトを示す図である。図３〜図５は、強誘電トランジスターの製造工程を示す図である。
【００１９】
単結晶シリコンからなる半導体基板１１には、第１ソース／ドレイン領域１２１、および第２ソース／ドレイン領域１２２が配置されている。これらの領域は、ｎ+にドープされており、これらの間にチャネル領域１３が配置されている（図１参照）。第１ソース／ドレイン領域１２１、チャネル領域１３、および第２ソース／ドレイン領域１２２は、半導体基板１１の基本面１１０に隣接している。
【００２０】
厚さ２０ｎｍの第１誘電層１４は、ＣｅＯ2、ＺｒＯ2、Ｔａ2Ｏ5、またはＳｉＯ2からなり、基本面１１０の上に配置されている。第２誘電層１５は、Ｓｉ3Ｎ4からからなり、第１ソース／ドレイン領域１２１の上に配置されている。チャネル領域１３の一部分は、第１ソース／ドレイン領域１２１に隣接しており、第２誘電層１５によって被われている。第２誘電層の表面には、第１電極１６、強誘電層１７、および第２電極１８が配置されている。第２電極１８は、第２誘電層１５に側面から重なっており、第１誘電層１４の表面に部分的に配置されている。強誘電層１７は、第１ソース／ドレイン領域１２１におけるチャネル領域１３との隣接部分上に配置されている。強誘電層１７は、さらに、チャネル領域１３における第１ソース／ドレイン領域１２１との隣接部分上まで伸びている。強誘電層は、ＰＺＴまたはＳＢＴを含有し、厚さ１００〜３００ｎｍである。第１電極１６、および第２電極１８は、白金を含有している。
【００２１】
第１電極１６の下および強誘電層１７の下での第２誘電層１５の厚さは、２〜５０ｎｍである。第２電極１８の範囲での誘電層１５の厚さは、２００ｎｍである。チャネル領域１３の第１範囲１３１上においては、第２電極１８における第１誘電層１４の表面に配置されている部分が、ゲート電極として作用する。また、第２範囲１３２上においては、第２電極１８における第２誘電層１５の表面に配置されている部分が、第２分極電極として作用する。第１電極１６は、第１分極電極として作用する。
【００２２】
第１電極１６，強誘電層１７および第２電極１８を被うように、平坦化された不活性化層１９が備えられている。また、この不活性化層１９は、内部にメタル接点１１１を備えている。このメタル接点１１１は、第１ソース／ドレイン領域１２１，第１電極１６および第２ソース／ドレイン領域１２２まで延びている。また、第１電極１６および第１ソース／ドレイン領域１２１には、共通接点１１１が備えられている。
【００２３】
この強誘電トランジスターでは、第１電極１６と第２電極１８との間に電圧を与えることにより、強誘電層１７の残留分極が、チャネル領域１３を通る電流の方向に平行となる。また、強誘電層１７は、チャネル領域１３を部分的にしか被わない。さらに、第２電極１８は、強誘電層１７を部分的にしか被わない。このような構造では、強誘電層１７の強誘電性の分極を補償するために必要な表面電荷は、第１電極１６との界面、および、第２電極１８との界面に主に配置される。第２範囲１３２の上において、強誘電層１７が第２誘電層１５の厚い部分に側面から隣接している領域では、強誘電補償を補償する表面電荷は、半導体基板１１に配置される。この補償電荷は、チャネル領域１３における第１ソース／ドレイン領域１２１との隣接部分に配置される。この補償電荷は、強誘電層１７の分極によって、チャネル領域１３の上記部分が伝導性かあるか否かに影響する。チャネル領域１３の上記部分が伝導性となるためには、電荷密度は約０．１μＣ／ｃｍ2で十分である。このことは、強誘電層１７における残留分極値の１パーセントにほぼ相当する。従って、概算では、チャネル領域１３の上記部分は、第２誘電層１５に側面から隣接している強誘電層１７の部分より、１０〜１００倍大きいこともある。
【００２４】
この強誘電トランジスターでは、補償電荷の大部分が、第１電極１６もしくは第２電極１８に対する強誘電層１７の界面に存在している。このため、静止状態すなわちデータの保持状態は、時間がたっても、強誘電コンデンサーの場合と同様に安定している。また、強誘電層の表面と補償電荷との間隔が大きい場合に常に生じる、消極場（Depolarisationfelder）は生じない。
【００２５】
チャネル領域１３の一部分上だけに強誘電層を配置することにより、強誘電層１７周辺の電場強度と第１誘電層１４上の電場強度とは、第１誘電層１４がゲート誘電体として作用する第１範囲１３１において異なる。従って、電気的放電破壊およびゲート誘電体の信頼性問題を防ぐことが可能となる。同時に、強誘電層１７は、その最大値まで分極されるため、データ保持の改善に繋がる。このことから、ミクロ電子構造素子に使用するのに適している全ての強誘電性材料、ＰＺＴ、ＳＢＴ、または、他の物質でドーピングしたり他の要素で一要素を置き換えたりすることで派生する派生材料が、強誘電層１７の対象となる。
【００２６】
なお、疲労やインプリント等の様々な視点から最適化される強誘電性物質の高い残留分極、および、これに伴う高電荷密度による問題は、この強誘電トランジスターにおけるトランジスター構造には全く生じない。
【００２７】
第２電極１８における第１範囲１３１上に配置された部分は、トランジスターにおいてゲート電極として作用する。この部分は、第１誘電層１４の表面に直接配置されており、第１誘電層１４は、この領域でゲート誘電体として作用する。この構成には、周知の強誘電トランジスターと比較して、ゲート電極とゲート誘電体との間に直列接続される更なるキャパシタをもたないという利点がある。加えて、第１分極電極として作用する第１電極１６と強誘電層１７との間、および、第２分極電極として作用する第２電極１８と強誘電層１７との間に、更なるキャパシタは接続されていない。このようなキャパシタは、分極のために第１電極１６と第２電極１８との間の供給される電圧の一部を降下させるものである。この強誘電トランジスターの強誘電層１７は、周知の強誘電トランジスター構造に比べて問題なく分極できる。また、必要となるプログラム電圧は、周知の構造において必要な電圧よりも低くなる。さらに、この強誘電トランジスターは、３つの端子だけで駆動可能である。
【００２８】
情報の書き込みあるいは消去を行うために、適切な書き込み電圧または消去電圧が、第１電極１６と第２電極１８とに供給される。これにより、強誘電層１７は分極される。
【００２９】
また、情報を読み出すために、第１電極１６と第２電極１８とに同じ電圧が供給される。このため、強誘電層１７にかかる電圧が低下することはない。従って、エラーのない読み出しを行える。
【００３０】
また、情報を読み出すために、第１電極１６と第２電極１８とに異なる電圧を供給する構成では、強誘電層１７の分極によって蓄積情報を回復させるために、読み出し後、第１電極１６と第２電極１８との間にプログラムパルスを供給することが好ましい。
【００３１】
第２ソース／ドレイン領域１２２の読み出し電圧は、この電圧によって、強誘電層１７で制御されていないチャネル領域１３の第１範囲１３１が転位状態となって開放されるように、選択される。書き込まれた情報の評価は、第１ソース／ドレイン領域１２１と第２ソース／ドレイン領域１２２との間の導通試験（Durchgangspruefung）によって行われる。このとき、電流は、第１範囲１３１外のチャネル領域１３が同様に転位状態であるように強誘電層１７が分極された場合に限り、流れる。
【００３２】
図１を用いて述べたように、メモリーセルとして使用される強誘電トランジスターを制御するために、メモリーセル構造の内部では、第１ソース／ドレイン領域１２１および第１電極１６が、接点１１１を介して、書き込み線ＳＬ（図２参照）に接続されている。第２ソース／ドレイン領域１２２は、割り当てられた接点１１１を介してビット線ＢＬに接続されている。書き込み線ＳＬは、ビット線ＢＬとほぼ平行に延びている。ワード線ＷＬは、書き込み線ＳＬおよびビット線ＢＬに対して垂直に延びている。このワード線ＷＬは、第２電極１８と接続されており、同様に強誘電層１７に隣接している。メモリーセル構造には、相互に平行に伸びている多数のビット線、書き込み線、およびワード線が備えられており、これらは、上記した形態で１つの強誘電トランジスターに接続されている。
【００３３】
強誘電トランジスターを製造するために、まず、単結晶シリコンからなる半導体基板２１に、活性領域を定める（図示せず）。これは、ＬＯＣＯＳプロセスまたはＳＴＩプロセスによって絶縁構造を形成することによりなされる。次に、マスクを用いた打ち込み（Implantation）により、第１ソース／ドレイン領域２２１および第２ソース／ドレイン領域２２２を形成する（図３参照）。チャネル領域２３は、第１ソース／ドレイン領域２２１と第２ソース／ドレイン領域２２２との間に配置されている。
【００３４】
第１ソース／ドレイン領域２２１，第２ソース／ドレイン領域２２２およびチャネル領域２３の表面に、第１誘電層２４を形成する。この第１誘電層２４は、酸化によって、厚さ４〜１０ｎｍのＳｉＯ2として生成できる。あるいは、厚さ５〜２０ｎｍのＣｅＯ2をＣＶＤ析出させ、その後に可鍛化を行うことによって生成することもできる。その後、Ｓｉ3Ｎ4，チタン酸ストロンチウムまたは第１誘電層２４と同材料からなる第２誘電層２５を析出し、構造化する。この構造化は、マスクを用いたエッチングによって行われる。なお、このプロセスの際、チャネル領域２３の第１範囲２３１の上に、第１誘電層２４の表面を露出させる。さらに、第１ソース／ドレイン領域２２１におけるチャネル領域２３との隣接部分上で、第２誘電層２５の厚さを２００ｎｍに減少させる。また、チャネル領域２３の第２範囲２３２上では、第２誘電層２５の全厚（１０〜５００ｎｍ）を維持する。
【００３５】
続いて、ＰＺＴまたはＳＢＴからなる強誘電層を、ＣＶＤ法によって厚さ１００〜３００ｎｍで析出させ、引き続いて構造化を行うことで形成する。強誘電層２６を、第１ソース／ドレイン領域２２１におけるチャネル領域２３との隣接部分上の、第２誘電層２５の表面に配置する（図４参照）。白金の析出および異方性エッチングによって、強誘電層２６における向かいあった面に、空間のような（spaceraehnlich）第１電極２７および第２電極２８を形成する（図４参照）。第２電極２８を、チャネル領域２３の第２範囲２３１と、これに隣接している第２ソース／ドレイン領域２２２との上の、第１誘電層２４の露出された表面上まで延ばす。
【００３６】
強誘電層２６の品質を改良するために、可鍛化を行う。可鍛化は、強誘電層を析出させた直後、強誘電層を構造化した後、または、白金を析出させた後に行うことができる。あるいは、異なる時期に、複数回の可鍛化を行ってもよい。
【００３７】
続いて、４００〜５００ｎｍの誘電層をさらに析出させ、その後、ＣＭＰ（化学機械研磨）で平坦化することによって、平坦化された不活性化層２９を生成する（図５参照）。平坦化された不活性層２９に、第１ソース／ドレイン領域２２１へのコンタクトホール、および、第２ソース／ドレイン領域２２２へのコンタクトホールを、エッチングによって生成し、これに接点２１１を設ける。第１ソース／ドレイン領域２２１へのコンタクトホールを、同時に第１電極２７まで到達させ、これにより、このコンタクトホールの接点２１１によって、第１電極２７を第１ソース／ドレイン領域２２１に電気的に接続させる。
【００３８】
図５に示した強誘電トランジスターは、図１に示した強誘電トランジスターと、以下の点のみで異なっている。すなわち、図５の構成では、第２誘電層２５の厚さが、第１ソース／ドレイン領域２２１におけるチャネル領域２３との隣接部分上だけで減少しており、また、第１電極２７と強誘電層２６との間の界面、および、第２電極２８と強誘電層２６との界面が、互いにほぼ同じ大きさとなっている。この強誘電トランジスターは、図１の構成について説明したものと同様の機能および利点を有している。
【図面の簡単な説明】
【図１】 強誘電トランジスターの断面図である。
【図２】 メモリーセルとしての強誘電トランジスターを有するメモリーセル構造のレイアウトを示す図である。
【図３】 強誘電トランジスターの製造工程を示す図である。
【図４】 強誘電トランジスターの製造工程を示す図である。
【図５】 強誘電トランジスターの製造工程を示す図である。
【０００１】
半導体基板の表面に配置された強誘電材料は、強誘電トランジスターの電気的特性に悪影響を及ぼす界面特性を示すので、強誘電トランジスター内部の強誘電層と半導体基板との間に、中間層を使用することが提案されている。この中間層は、ＳｉＯ2（欧州特許明細書第０５６６５８５号Ｂ１（ＥＰ０５６６５８５Ｂ１）参照），ＭｇＯ，ＣｅＯ2，ＺｒＯ2，ＳｒＴｉＯ3，Ｙ2Ｏ3（H. N. Lee et al, Ext. Abstr. Int. Conf. SSDM. Hamatsu、 １９９７年３８２〜３８３頁参照）またはＳｉ3Ｎ4（例えば「Integrated Ferroelectrics(集積強誘電)」I. P. Han et al., １９９８年２２巻２１３〜２２１頁参照）から構成されている。このような材料は、絶縁性の安定な酸化物であり、強誘電層と半導体基板の表面との間に、十分によい界面を形成するものである。
【０００２】
強誘電層は、ゲート電極と、電極として作用する半導体基板との間において分極される。また、残留分極によって、電場が生成される。強誘電層における残留分極の値を約１０μｃ／ｃｍ2とすると、中間層がＳｉＯ2（ただしεr＝３.９）からなる場合には、電場強度として約２９ＭＶ／ｃｍの値が算出される。なお、電場強度は、方程式Ｅ＝σ／（εO・εr）により算出される。このとき、Ｅは電場強度、σは残留分極である。ＳｉＯ2の放電破壊場（Durchbruchfeldstaerke）の強度はたった１０ＭＶ／ｃｍなので、このことから中間層の電気的放電破壊が予測される。特に、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）またはＰＺＴ（ＰｂＺｒxＰｉ1-xＯ2）における残留分極の値は、１０μｃ／ｃｍ2以上である。また、ＳｉＯ2よりも高い誘電率を有する誘電性材料の使用においても、場の強度が臨界域に達することが予測される。
【０００３】
従って、本発明の課題は、強誘電層と半導体基板との間に配置されている誘電層の放電破壊を回避する強誘電トランジスターを提供することである。
【０００４】
この課題は、請求項１に記載の強誘電トランジスターにより発明により解決される。本発明の更なる形態は、従属請求項に基づく。この強誘電トランジスターは、メモリーセル構造におけるメモリーセルとしての使用に特に適している。
【０００５】
この強誘電トランジスターは、半導体基板の基本面に隣接している第１ソース／ドレイン領域、チャネル領域、および第２ソース／ドレイン領域を備えている。ここで、チャネル領域は、第１ソース／ドレイン領域と第２ソース／ドレイン領域との間に配置されている。また、少なくともチャネル領域の表面を被い、第１ソース／ドレイン領域の表面に重なり合っている誘電層が設けられている。この誘電層の表面には強誘電層が配置されており、この強誘電層は、第１ソース／ドレイン領域におけるチャネル領域との隣接部分を少なくともを被っている。
【０００６】
さらに、誘電層の表面には、第１分極電極、および第２分極電極が配置されている。これら第１分極電極と第２分極電極との間には、強誘電層が配置されている。誘電層の表面における第１チャネル領域の範囲上には、ゲート電極が配置されている。
【０００７】
第１範囲の上、つまりゲート電極の下での誘電層の厚さは、チャネル領域の第２範囲の上での厚さよりも薄くなっている。この第２範囲は、第２分極電極の下に配置されている範囲である。また、第１ソース／ドレイン領域には、チャネル領域に隣接しており、強誘電層に被われている部分がある。そして、この部分の上に位置する誘電層の厚さは、上記基本面に平行な強誘電層の残留分極によって、チャネル領域の第２範囲に補償電荷（Kompensationsladungen）が生成されるように、算定（bemessen）される。
【０００８】
強誘電層の残留分極は、強誘電トランジスターの内部で、第１分極電極、および第２分極電極によって、基本面に対して平行となっている。従って、残留分極から生成された電場も、同様に基本面に対して平行となっている。また、チャネル領域の第２範囲における補償電荷は、電場の側面の拡散場によって生成される。この拡散場は、電場自体よりも大変小さい。従って、半導体基板と強誘電層との間の誘電層の放電破壊を確実に回避できる。
【０００９】
強誘電層の分極状態に依存して、多数の補償電荷が、チャネル領域の第２範囲に様々に生成される。デジタル情報を蓄積するために、強誘電層は、２つの異なる分極状態に切り替えられる。このとき、一方の分極状態では、補償電荷が第２範囲に多く生成されるので、第２範囲は伝導状態となる。他方の分極状態では、補償電荷はほとんど生成されないので、チャネル領域の第２範囲は伝導状態とならない。また、強誘電トランジスターは、チャネル領域の第１範囲を制御しているゲート電極を介して制御される。強誘電トランジスターが伝導状態にあるか否かが検査され、伝導状態であれば、強誘電層は、チャネル領域の第２範囲を伝導させるのに十分に分極している。一方、伝導していなければ、強誘電層の分極状態は、チャネル領域の第２範囲を伝導させるには不十分な分極状態である。
【００１０】
情報の書き込み、または蓄積情報の変更に応じた、強誘電層における分極状態の変更は、第１分極電極および第２分極電極を介して行われる。特に、第１ソース／ドレイン領域におけるチャネル領域との隣接部分上での誘電層の厚さは、チャネル領域における第２範囲上での誘電層の厚さよりも薄く、チャネル領域の第２範囲における基本面に平行な寸法（Abmessung）よりも小さい。これにより、第２範囲上の誘電層の絶縁性を、非常に良好に確保できる。従って、補償電化を、誘電層の表面ではなく、チャネルの第２範囲に集合させられる。
【００１１】
本発明の実施形態によると、強誘電層は、部分的にチャネル領域の上に配置されている。また、この場合、チャネル領域における第１ソース／ドレイン領域との隣接部分上での誘電層の厚さと、第１ソース／ドレイン領域におけるチャネル領域との隣接部分上での誘電層の厚さとは、ほぼ同じである。本発明におけるこの実施形態には、側面の拡散場が僅かであっても、チャネル領域に対して補償電荷を十分に生成させられるという利点がある。
【００１２】
強誘電トランジスターの所要面積を減少させることを考慮すれば、第２分極電極およびゲート電極を、共通電極として構成することが好ましい。
【００１３】
本発明の実施形態では、第１ソース／ドレイン領域上に配置されている第１分極電極の下での誘電層の厚さと、第１ソース／ドレイン領域におけるチャネル領域との隣接部分上での誘電層の厚さとは、ほぼ同じである。この実施形態では、強誘電層と第１分極電極との界面の方が、強誘電層と第２分極電極との界面よりも、基本面に対して垂直な方向への寸法が長くなっている。このことから、チャネル領域の第２範囲で作用する電気的拡散場は増加する。
【００１４】
本発明の別な実施形態によれば、第１分極電極の下での誘電層の厚さと、第２分極電極の下の誘電層での厚さとは、ほぼ同じである。このことから、強誘電層と第１分極電極との間の界面の基本面に対して垂直な寸法と、強誘電層と第２分極電極との間の界面の基本面に対して垂直な寸法とは、ほぼ同じである。このことは、強誘電トランジスターの製造に関して利点である。
【００１５】
本発明の実施形態によれば、誘電層は、第１誘電層、および第２誘電層を備えている。第１誘電層は、このとき、基本面に配置されている。その上に、第２誘電層が配置されている。第２誘電層は、ゲート電極の範囲に、開口部を備えているので、ゲート電極は、第１誘電層の表面に配置されている。従って、第１誘電層は、強誘電トランジスターのゲート誘電体に相当する。第１誘電層がゲート誘電体としての特性に関して最適化される一方、第２誘電層は、強誘電層のための界面を有し、この界面に関して最大化されるという利点がこの実施形態にはある。第１誘電層は、ＳｉＯ2，ＣｅＯ2，ＺｒＯ2またはＴａ2Ｏ5を含有しており、厚さ３．５ｎｍ〜２０ｎｍであると好ましい。第２誘電層は、Ｓｉ3Ｎ4，ＣｅＯ2または他の選択的にエッチング可能な誘電性材料を含有していることが好ましい。さらに、第２誘電層は、チャネル領域の第２範囲上で１０ｎｍ〜５００ｎｍ、第１ソース／ドレイン領域におけるチャネル領域との隣接部分上で１０ｎｍ〜３００ｎｍの厚さであると好ましい。選択的にエッチングできるという特性が製造にはあまり意味を持たない場合、第２誘電層として、非選択的にエッチング可能な誘電性材料を含有させてもよい。強誘電層の変質が起こり得ることを考慮すると、第２誘電層を空気ギャップ（Luftspalt）、または真空範囲（Vacuumbereich）として構成すると好ましい。このために、補助層が生成され、この補助層は、隣接する構造を仕上げた後に、再度のエッチングによって取り出される。
【００１６】
強誘電層は、強誘電トランジスターに適切な全ての強誘電性材料（特にＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）、ＰＺＴ（ＰｂＺｒxＴｉ1-xＯ2）、またはＢＭＦ（ＢａＭｇＦ4））を含むことができる。
【００１７】
また、半導体基板として、集積回路の製造のために対象となるすべての基板（特に単結晶シリコン板、ＳＯＩ基板、ＳｉＧｅ基板、またはＩＩＩ−Ｖ半導体）を適切に用いることが可能である。
【００１８】
以下に、本発明を、図示される実施形態に基づいて詳述する。
図１は、強誘電トランジスターの断面図である。図２は、メモリーセルとしての強誘電トランジスターを有するメモリーセル構造のレイアウトを示す図である。図３〜図５は、強誘電トランジスターの製造工程を示す図である。
【００１９】
単結晶シリコンからなる半導体基板１１には、第１ソース／ドレイン領域１２１、および第２ソース／ドレイン領域１２２が配置されている。これらの領域は、ｎ+にドープされており、これらの間にチャネル領域１３が配置されている（図１参照）。第１ソース／ドレイン領域１２１、チャネル領域１３、および第２ソース／ドレイン領域１２２は、半導体基板１１の基本面１１０に隣接している。
【００２０】
厚さ２０ｎｍの第１誘電層１４は、ＣｅＯ2、ＺｒＯ2、Ｔａ2Ｏ5、またはＳｉＯ2からなり、基本面１１０の上に配置されている。第２誘電層１５は、Ｓｉ3Ｎ4からからなり、第１ソース／ドレイン領域１２１の上に配置されている。チャネル領域１３の一部分は、第１ソース／ドレイン領域１２１に隣接しており、第２誘電層１５によって被われている。第２誘電層の表面には、第１電極１６、強誘電層１７、および第２電極１８が配置されている。第２電極１８は、第２誘電層１５に側面から重なっており、第１誘電層１４の表面に部分的に配置されている。強誘電層１７は、第１ソース／ドレイン領域１２１におけるチャネル領域１３との隣接部分上に配置されている。強誘電層１７は、さらに、チャネル領域１３における第１ソース／ドレイン領域１２１との隣接部分上まで伸びている。強誘電層は、ＰＺＴまたはＳＢＴを含有し、厚さ１００〜３００ｎｍである。第１電極１６、および第２電極１８は、白金を含有している。
【００２１】
第１電極１６の下および強誘電層１７の下での第２誘電層１５の厚さは、２〜５０ｎｍである。第２電極１８の範囲での誘電層１５の厚さは、２００ｎｍである。チャネル領域１３の第１範囲１３１上においては、第２電極１８における第１誘電層１４の表面に配置されている部分が、ゲート電極として作用する。また、第２範囲１３２上においては、第２電極１８における第２誘電層１５の表面に配置されている部分が、第２分極電極として作用する。第１電極１６は、第１分極電極として作用する。
【００２２】
第１電極１６，強誘電層１７および第２電極１８を被うように、平坦化された不活性化層１９が備えられている。また、この不活性化層１９は、内部にメタル接点１１１を備えている。このメタル接点１１１は、第１ソース／ドレイン領域１２１，第１電極１６および第２ソース／ドレイン領域１２２まで延びている。また、第１電極１６および第１ソース／ドレイン領域１２１には、共通接点１１１が備えられている。
【００２３】
この強誘電トランジスターでは、第１電極１６と第２電極１８との間に電圧を与えることにより、強誘電層１７の残留分極が、チャネル領域１３を通る電流の方向に平行となる。また、強誘電層１７は、チャネル領域１３を部分的にしか被わない。さらに、第２電極１８は、強誘電層１７を部分的にしか被わない。このような構造では、強誘電層１７の強誘電性の分極を補償するために必要な表面電荷は、第１電極１６との界面、および、第２電極１８との界面に主に配置される。第２範囲１３２の上において、強誘電層１７が第２誘電層１５の厚い部分に側面から隣接している領域では、強誘電補償を補償する表面電荷は、半導体基板１１に配置される。この補償電荷は、チャネル領域１３における第１ソース／ドレイン領域１２１との隣接部分に配置される。この補償電荷は、強誘電層１７の分極によって、チャネル領域１３の上記部分が伝導性かあるか否かに影響する。チャネル領域１３の上記部分が伝導性となるためには、電荷密度は約０．１μＣ／ｃｍ2で十分である。このことは、強誘電層１７における残留分極値の１パーセントにほぼ相当する。従って、概算では、チャネル領域１３の上記部分は、第２誘電層１５に側面から隣接している強誘電層１７の部分より、１０〜１００倍大きいこともある。
【００２４】
この強誘電トランジスターでは、補償電荷の大部分が、第１電極１６もしくは第２電極１８に対する強誘電層１７の界面に存在している。このため、静止状態すなわちデータの保持状態は、時間がたっても、強誘電コンデンサーの場合と同様に安定している。また、強誘電層の表面と補償電荷との間隔が大きい場合に常に生じる、消極場（Depolarisationfelder）は生じない。
【００２５】
チャネル領域１３の一部分上だけに強誘電層を配置することにより、強誘電層１７周辺の電場強度と第１誘電層１４上の電場強度とは、第１誘電層１４がゲート誘電体として作用する第１範囲１３１において異なる。従って、電気的放電破壊およびゲート誘電体の信頼性問題を防ぐことが可能となる。同時に、強誘電層１７は、その最大値まで分極されるため、データ保持の改善に繋がる。このことから、ミクロ電子構造素子に使用するのに適している全ての強誘電性材料、ＰＺＴ、ＳＢＴ、または、他の物質でドーピングしたり他の要素で一要素を置き換えたりすることで派生する派生材料が、強誘電層１７の対象となる。
【００２６】
なお、疲労やインプリント等の様々な視点から最適化される強誘電性物質の高い残留分極、および、これに伴う高電荷密度による問題は、この強誘電トランジスターにおけるトランジスター構造には全く生じない。
【００２７】
第２電極１８における第１範囲１３１上に配置された部分は、トランジスターにおいてゲート電極として作用する。この部分は、第１誘電層１４の表面に直接配置されており、第１誘電層１４は、この領域でゲート誘電体として作用する。この構成には、周知の強誘電トランジスターと比較して、ゲート電極とゲート誘電体との間に直列接続される更なるキャパシタをもたないという利点がある。加えて、第１分極電極として作用する第１電極１６と強誘電層１７との間、および、第２分極電極として作用する第２電極１８と強誘電層１７との間に、更なるキャパシタは接続されていない。このようなキャパシタは、分極のために第１電極１６と第２電極１８との間の供給される電圧の一部を降下させるものである。この強誘電トランジスターの強誘電層１７は、周知の強誘電トランジスター構造に比べて問題なく分極できる。また、必要となるプログラム電圧は、周知の構造において必要な電圧よりも低くなる。さらに、この強誘電トランジスターは、３つの端子だけで駆動可能である。
【００２８】
情報の書き込みあるいは消去を行うために、適切な書き込み電圧または消去電圧が、第１電極１６と第２電極１８とに供給される。これにより、強誘電層１７は分極される。
【００２９】
また、情報を読み出すために、第１電極１６と第２電極１８とに同じ電圧が供給される。このため、強誘電層１７にかかる電圧が低下することはない。従って、エラーのない読み出しを行える。
【００３０】
また、情報を読み出すために、第１電極１６と第２電極１８とに異なる電圧を供給する構成では、強誘電層１７の分極によって蓄積情報を回復させるために、読み出し後、第１電極１６と第２電極１８との間にプログラムパルスを供給することが好ましい。
【００３１】
第２ソース／ドレイン領域１２２の読み出し電圧は、この電圧によって、強誘電層１７で制御されていないチャネル領域１３の第１範囲１３１が転位状態となって開放されるように、選択される。書き込まれた情報の評価は、第１ソース／ドレイン領域１２１と第２ソース／ドレイン領域１２２との間の導通試験（Durchgangspruefung）によって行われる。このとき、電流は、第１範囲１３１外のチャネル領域１３が同様に転位状態であるように強誘電層１７が分極された場合に限り、流れる。
【００３２】
図１を用いて述べたように、メモリーセルとして使用される強誘電トランジスターを制御するために、メモリーセル構造の内部では、第１ソース／ドレイン領域１２１および第１電極１６が、接点１１１を介して、書き込み線ＳＬ（図２参照）に接続されている。第２ソース／ドレイン領域１２２は、割り当てられた接点１１１を介してビット線ＢＬに接続されている。書き込み線ＳＬは、ビット線ＢＬとほぼ平行に延びている。ワード線ＷＬは、書き込み線ＳＬおよびビット線ＢＬに対して垂直に延びている。このワード線ＷＬは、第２電極１８と接続されており、同様に強誘電層１７に隣接している。メモリーセル構造には、相互に平行に伸びている多数のビット線、書き込み線、およびワード線が備えられており、これらは、上記した形態で１つの強誘電トランジスターに接続されている。
【００３３】
強誘電トランジスターを製造するために、まず、単結晶シリコンからなる半導体基板２１に、活性領域を定める（図示せず）。これは、ＬＯＣＯＳプロセスまたはＳＴＩプロセスによって絶縁構造を形成することによりなされる。次に、マスクを用いた打ち込み（Implantation）により、第１ソース／ドレイン領域２２１および第２ソース／ドレイン領域２２２を形成する（図３参照）。チャネル領域２３は、第１ソース／ドレイン領域２２１と第２ソース／ドレイン領域２２２との間に配置されている。
【００３４】
第１ソース／ドレイン領域２２１，第２ソース／ドレイン領域２２２およびチャネル領域２３の表面に、第１誘電層２４を形成する。この第１誘電層２４は、酸化によって、厚さ４〜１０ｎｍのＳｉＯ2として生成できる。あるいは、厚さ５〜２０ｎｍのＣｅＯ2をＣＶＤ析出させ、その後に可鍛化を行うことによって生成することもできる。その後、Ｓｉ3Ｎ4，チタン酸ストロンチウムまたは第１誘電層２４と同材料からなる第２誘電層２５を析出し、構造化する。この構造化は、マスクを用いたエッチングによって行われる。なお、このプロセスの際、チャネル領域２３の第１範囲２３１の上に、第１誘電層２４の表面を露出させる。さらに、第１ソース／ドレイン領域２２１におけるチャネル領域２３との隣接部分上で、第２誘電層２５の厚さを２００ｎｍに減少させる。また、チャネル領域２３の第２範囲２３２上では、第２誘電層２５の全厚（１０〜５００ｎｍ）を維持する。
【００３５】
続いて、ＰＺＴまたはＳＢＴからなる強誘電層を、ＣＶＤ法によって厚さ１００〜３００ｎｍで析出させ、引き続いて構造化を行うことで形成する。強誘電層２６を、第１ソース／ドレイン領域２２１におけるチャネル領域２３との隣接部分上の、第２誘電層２５の表面に配置する（図４参照）。白金の析出および異方性エッチングによって、強誘電層２６における向かいあった面に、空間のような（spaceraehnlich）第１電極２７および第２電極２８を形成する（図４参照）。第２電極２８を、チャネル領域２３の第２範囲２３１と、これに隣接している第２ソース／ドレイン領域２２２との上の、第１誘電層２４の露出された表面上まで延ばす。
【００３６】
強誘電層２６の品質を改良するために、可鍛化を行う。可鍛化は、強誘電層を析出させた直後、強誘電層を構造化した後、または、白金を析出させた後に行うことができる。あるいは、異なる時期に、複数回の可鍛化を行ってもよい。
【００３７】
続いて、４００〜５００ｎｍの誘電層をさらに析出させ、その後、ＣＭＰ（化学機械研磨）で平坦化することによって、平坦化された不活性化層２９を生成する（図５参照）。平坦化された不活性層２９に、第１ソース／ドレイン領域２２１へのコンタクトホール、および、第２ソース／ドレイン領域２２２へのコンタクトホールを、エッチングによって生成し、これに接点２１１を設ける。第１ソース／ドレイン領域２２１へのコンタクトホールを、同時に第１電極２７まで到達させ、これにより、このコンタクトホールの接点２１１によって、第１電極２７を第１ソース／ドレイン領域２２１に電気的に接続させる。
【００３８】
図５に示した強誘電トランジスターは、図１に示した強誘電トランジスターと、以下の点のみで異なっている。すなわち、図５の構成では、第２誘電層２５の厚さが、第１ソース／ドレイン領域２２１におけるチャネル領域２３との隣接部分上だけで減少しており、また、第１電極２７と強誘電層２６との間の界面、および、第２電極２８と強誘電層２６との界面が、互いにほぼ同じ大きさとなっている。この強誘電トランジスターは、図１の構成について説明したものと同様の機能および利点を有している。
【図面の簡単な説明】
【図１】 強誘電トランジスターの断面図である。
【図２】 メモリーセルとしての強誘電トランジスターを有するメモリーセル構造のレイアウトを示す図である。
【図３】 強誘電トランジスターの製造工程を示す図である。
【図４】 強誘電トランジスターの製造工程を示す図である。
【図５】 強誘電トランジスターの製造工程を示す図である。
Claims (6)
- 第１ソース／ドレイン領域、チャネル領域および第２ソース／ドレイン領域が各々、半導体基板の基本面に隣接しており、チャネル領域が、第１ソース／ドレイン領域と第２ソース／ドレイン領域との間に配置されており、さらにチャネル領域が、第２ソース／ドレイン領域に隣接する第１範囲と、第１ソース／ドレイン領域に隣接する第２範囲とを有しており、
上記の基本面の上に配置される第１誘電層であって、少なくともチャネル領域の表面を被い、且つ第１ソース／ドレイン領域及び第２ソース／ドレイン領域に重なっている、或る厚さを有する第１誘電層と、
上記第１誘電層の上に配置される第２誘電層であって、チャネル領域の上記第２範囲を被い、且つ第１ソース／ドレイン領域に重なっている第２誘電層とを備えており、
上記第２誘電層は、第１ソース／ドレイン領域の上方において第１の厚さを有するとともに、チャネル領域の第２範囲の上方において、該第１の厚さよりも厚い第２の厚さを有しており、
上記第２誘電層の上に配置される強誘電層であって、第１ソース／ドレイン領域におけるチャネル領域との隣接部分を少なくとも被っている強誘電層を備えており、
第１ソース／ドレイン領域の上方に配置された第１分極電極と、上記チャネル領域の第２範囲の上方に配置された第２分極電極と、上記チャネル領域の第１範囲の上方に配置されたゲート電極とを備えており、第１分極電極及び第２分極電極は上記第２誘電層に配置されており、ゲート電極は上記第１誘電層に配置されており、
上記強誘電層は、第１分極電極と第２分極電極との間に位置し、
上記第１ソース／ドレイン領域におけるチャネル領域との隣接部分上での第１誘電層の上記厚さと第２誘電層の上記第１の厚さとを合計した厚さは、上記の基本面に平行な強誘電層の残留分極によって上記チャネル領域の第２範囲に補償電荷が生成されるように、算定されている強誘電トランジスター。 - 上記強誘電層が、チャネル領域の第２範囲の一部分上に配置されている請求項１に記載の強誘電トランジスター。
- 上記第２分極電極およびゲート電極が、共通電極として構成されている請求項１または２に記載の強誘電トランジスター。
- 第２誘電層には、少なくとも上記チャネル領域の第１範囲上において、第１誘電層を露出するように開口した開口部が設けられており
上記ゲート電極は、上記開口部における第１誘電層の表面に形成されている請求項１〜３のいずれか１項に記載の強誘電トランジスター。 - 上記第１誘電層が、ＳｉＯ２，ＣｅＯ２，ＺｒＯ２またはＴａ２Ｏ５を含有し、３．５〜２０ｎｍの厚さを有しており、
上記第２誘電層が、Ｓｉ３Ｎ４またはＣｅＯ２を含有し、チャネル領域の第２範囲上で１０〜５００ｎｍ、第１ソース／ドレイン領域におけるチャネル領域との隣接部分上で１０〜３００ｎｍの厚さを有している請求項１に記載の強誘電トランジスター。 - 上記強誘電層が、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９），ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ２）またはＢＭＦ（ＢａＭｇＦ４）を含有している請求項１〜５のいずれか１項に記載の強誘電トランジスター。
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