CN1192438C - 铁电体晶体管及存储单元 - Google Patents
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- CN1192438C CN1192438C CNB008134723A CN00813472A CN1192438C CN 1192438 C CN1192438 C CN 1192438C CN B008134723 A CNB008134723 A CN B008134723A CN 00813472 A CN00813472 A CN 00813472A CN 1192438 C CN1192438 C CN 1192438C
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- 230000010287 polarization Effects 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- IATRAKWUXMZMIY-UHFFFAOYSA-N strontium oxide Chemical compound [O-2].[Sr+2] IATRAKWUXMZMIY-UHFFFAOYSA-N 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 8
- 239000010936 titanium Substances 0.000 claims description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 229910000420 cerium oxide Inorganic materials 0.000 claims description 7
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 229910052726 zirconium Inorganic materials 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 229910000464 lead oxide Inorganic materials 0.000 claims description 5
- YEXPOXQUZXUXJW-UHFFFAOYSA-N oxolead Chemical compound [Pb]=O YEXPOXQUZXUXJW-UHFFFAOYSA-N 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910020684 PbZr Inorganic materials 0.000 claims description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- COQAIRYMVBNUKQ-UHFFFAOYSA-J magnesium;barium(2+);tetrafluoride Chemical compound [F-].[F-].[F-].[F-].[Mg+2].[Ba+2] COQAIRYMVBNUKQ-UHFFFAOYSA-J 0.000 claims description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 126
- 239000000463 material Substances 0.000 description 15
- 230000005684 electric field Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 7
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 239000000395 magnesium oxide Substances 0.000 description 2
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 2
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000004062 sedimentation Methods 0.000 description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- VXAUWWUXCIMFIM-UHFFFAOYSA-M aluminum;oxygen(2-);hydroxide Chemical compound [OH-].[O-2].[Al+3] VXAUWWUXCIMFIM-UHFFFAOYSA-M 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000001537 neural effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
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Abstract
本发明的半导体衬底(11)上彼此相挨地排列着第一源漏区(121)、沟道区(13)和第二源漏区(122)。一个电介质层(14)至少覆盖了该沟道区的表面和第一源漏区的大部分。上述电介质层的表面上两个极化电极16、18)之间具有一铁电机体层(17)。一个栅电极就位于此电介质层表面上。所述电介质层厚度尺寸的确定，要使得位于两个极化电极之间并与它们对齐的铁电体层的剩余的极化强度，能够在所述沟道区的一个部分中产生出补偿电菏来。这种铁电体晶体三极管适宜在一个存储单元装置中用作存储单元。
Description
技术领域
本发明涉及铁电晶体管及存储单元。
背景技术
对铁电体材料在存储器中应用的适宜性已经探讨了很长一段时间。这方面主要存在着两种意见。一种意见认为铁电体材料因其介电常数高，可以在DRAM-存储单元装置的电容器中用作电介质层。另一种意见建议做成铁电体晶体三极管(参见EP 0566585BI；H.N.Lee et al，Ext.Abstr.Int.Conf.SSDM，Hamatsu，1997，第382-383页；I.P.Han et al，集成铁电体，1998，Vol.22，第213-221页)，这种晶体三极管有两个源漏区，一个沟道区和一个栅电极，在栅电极与沟道区之间有一个铁电体材料层。这种晶体管的电导率取决于铁电体材料层极化强度的状况。这种铁电体晶体管适宜用在非易失的存储器中。与此同时，铁电体材料层的两种不同的极化状态对应于数字信息的两种不同的逻辑值。这种铁电体晶体管的其他应用领域，如用在神经网络中。
由于铁电体材料安置在半导体衬底的表面上，界面特性不佳，对铁电体晶体管的电性能有负面影响，因此建议在铁电体晶体管中的铁电体层与半导体衬底间加上一个用SiO2(二氧化硅)制成的夹层(见EP0566585BI)、用MgO(氧化镁)、CeO2(氧化铈)、ZrO2(氧化锆)、SrTiO3(氧化锶钛)、Y2O3(氧化钇)制的夹层(见H.N.Lee et al，Ext.Abstr.Int.Conf.SSDM，Hamatsu，1997，第382-383页)或用Si3N4(氮化硅)制的夹层(见I.P.Han et al，集成铁电体，1998，Vol.22，第213～221页)。这些材料是绝缘性能稳定的氧化物，它们在铁电体层与半导体衬底表面之间能形成足够好的界面。
在栅电极与起电极作用的半导体衬底之间铁电体层被极化。剩余的极化强度就产生一电场。假定铁电体层剩余的极化强度为10μc/cm2左右，那么用εr＝3.9的SiO2(二氧化硅)制的夹层周围的电场强度就约为29MV/cm。所述的电场强度根据公式E＝σ/ε0·εr计算出来，式中E为电场强度，σ为剩余的极化强度。因为SiO2的击穿场强仅为10MV/cm，因此必须估计到夹层被电击穿。特别因SBT(SrBi2Ts2O9九氧化锶二铋二钽)或PZT(PbZrxPi1-xO2)二氧化铅x锆1-x钛)的剩余极化强度都超过了10μc/cm2，所以就选用介电常数比SiO2高的电介质材料，这样场强就在临界的范围内。
发明内容
因此本发明要解决的问题是，设计出一种铁电体的晶体三极管，其位于铁电体层与半导体衬底之间的电介质层能够避免被击穿。
铁电体晶体管特别适合用作存储单元装置中的存储单元。
在本发明的铁电体晶体管中，铁电体晶体管包括有第一源漏区、沟道区和第二源漏区，它们都与半导体衬底的主平面相毗连。而沟道区又配置在第一源漏区与第二源漏区之间。装配一个电介质层，它至少要复盖沟道区的表面，并与第一源漏区表面搭接。在电介质层表面上配备一铁电体层，它至少盖住了第一源漏区与沟道区相毗连的部分。
此外，在所述的电介质层的表面上还配置有第一极化电极和第二极化电极，铁电体层就配置在这两者之间。在第一沟道区范围的上方也就是在电介质层的表面上有一栅电极。
所述电介质层的厚度应使在沟道区的第一区段的上方处也就是在栅电极的下方处的厚度小于在沟道区第二区段上方处和在第二极化电极下方处的厚度。电介质层的所述厚度在第一源漏区与沟道区相毗连部分的上方处和被铁电体层盖住的这部分厚度尺寸的确定，要使得与半导体衬底主平面平行对齐的铁电体层剩余的极化强度能够在沟道区第二区段内产生出补偿电荷来。
因为在铁电体晶体管中，铁电体层剩余的极化强度是通过第一极化电极和第二极化电极与主平面平行对齐的，所以由剩余极化强度产生的电场，同样要与主平面平行对齐。在沟道区第二区段内的补偿电荷是由电场的旁侧杂散场产生的，旁侧杂散场比电场自身小很多。由此就可靠地避免了位于半导体衬底与铁电体层之间的电介质层被击穿。
随着铁电体层极化状态的不同，在沟道区第二区段产生的许多补偿电荷情况也各不相同。为了存储数字信息，数字信息铁电体层就与两个不同的极化状态接通，此时一种极化状态在第二区段产生许多补偿电荷，以致使第二区段导通，而另一种极化状态产生很少的补偿电荷，以致沟道区的第二区段没有导通。通过控制沟道区第一区段的栅电极，来控制铁电体晶体管。要检查一下铁电体晶体管导能时铁电体层的极化强度对于沟道区第二区段的电导率来说是否足够，或者铁电体晶体管不导通时极化状态对于沟道区第二区段的电导率来说是否不够。
与存储信息的输入或修改相对应的铁电体层极化状态的变化是通过第一极化电极和第二极化电极来实现的。尤其是在第一源漏区与沟道区相毗连部分上方的电介质层的厚度小于沟道区第二区段上方电介质层的厚度，也小于与主平面平行的沟道区第二区段的尺寸。因此就确保了在第二区段上方的电介质层的绝缘性能如此之好，以致使补偿电荷聚集在沟道区的第二区段内而不在电介质层的表面上。
根据本发明的一个实施方案，铁电体层部分地位于沟道区的上方。此外在沟道区与第一源漏区相毗连部分上方处的电介质层的厚度电介质层的厚度与在第一源漏区与沟道区相毗连部分上方处的基本相同。本发明这种安排的优点是，即使在旁侧的杂散场很小的情况下，也能在沟道区内产生足够的补偿电荷。
考虑到要减小铁电体晶体管的占地面积，则把第二极化电极和栅电极做成一个公共电极，这是有益的。
按照本发明的一个实施方案，在第一极化电极下面，而在第一源漏区上方的电介质层的厚度与在第一源漏区与沟道区相毗连部分上方的电介质层厚度也基本相同。在这种布置安排中，垂直于主平面的位于第一极化电极与铁电体层之间的界面的尺寸大于位于第二极化电极和铁电体层之间的尺寸。由此就扩大了沟道区第二区段内有效的杂散电场。
根据本发明的另一个实施例，在第一极化电极下面的电介质层与在第二极化电极下面的电介质层的厚度基本相同。由此，垂直于主平面的位于第一极化电极与铁电体层之间的界面的尺寸和位于第二极化电极和铁电体层之间的界面的尺寸基本相同，这为铁电体晶体管的生产制造带来方便。
按照本发明的一个实施例，所述电介质层包括第一电介质层和第二电介质层。第一电介质层位于主平面的上面。第二电介质层又在第一电介质层的上面。第二电介质层在栅电极的范围内具有一个缺口，于是栅电极就配置在第一电介质层的表面上。第一电介质层以此充当铁电体晶体管的栅极介质材料。这个实施例的优点是可以使第一电介质层作为栅极介质材料的性质达到优级，而与此同时，第二电介质层扮演与铁电体层成界面的角色，并也能使这种作用达到优级。第一电介质层主要含有SiO2(二氧化硅)、CeO2(氧化铈)、ZrO2(氧化锆)或Ta2O5(五氧化二钽)，其层厚为3.5nm～20nm。第二电介质层主要包含Si3N4(四氮化三硅)、CeO2(氧化铈)或其他选择性可腐蚀的电介质材料，且在沟道区第二区段上方的厚度为10～500nm，而在第一源漏区与沟道区相毗连部分的上方的厚度在10～300nm之间。第二电介质层也可以包含无选择性可腐蚀的电介质材料，只要有选择的可腐蚀性对生产制造具有次要意义时。考虑到铁电体层可能的衰变，把第二电介质层作成空气隙或真空区域是有益的。为此制作一个辅助结构，该结构在相邻结构制作完成之后又设法浸蚀掉。
铁电体层可以包含所有铁电体材料，只要这些铁电体材料适合用做铁电体晶体管。铁电体层主要要包含SBT(SrBi2Ta2O9九氧化锶二铋二钽)、PZT(PbZrxO2二氧化铝x锆1-x钛)或BMF(BaMgF4)四氟化钡镁)。
所有可考虑用来制作集成电路的材料都适合做半导体衬底。具体来说，半导体衬底可以是单晶硅圆片、SOI衬底、SiGe(硅锗)衬底或III-V-半导体。
下面根据附图中示出的实施例对本发明作进一步地阐述。
附图说明
图1铁电体晶体三极管的剖面图；
图2将铁电体晶体三极管用作存储单元的存储单元装置的电路设计。
图3至图5铁电体晶体三极管的生产步骤。
具体实施方式
由单晶硅制成的半导体衬底11中，配置有第一源漏区121和第二源漏区122，两者都是n+-掺杂的，且在这两者之间配置有沟道区13(见图1)。第一源漏区121、沟道区13和第二源漏区122均与半导体衬底11的主平面110邻接。
在主平面110上安置有层厚为20nm的用CeO2(氧化铈)、ZrO2(氧化锆)、Ta2O5(五氧化二钽)或SiO2(氧化硅)制成的第一电介质层14。在第一源漏区121的上方安置有Si3N4(四氮化三硅)制的第二电介质层15，该第二电介质层15盖住了沟道区13与第一源漏区121相毗连的部分。在第二电介质层的表面上的是第一电极16、铁电体层17和第二电极18，而第二电极18旁侧也与第二电介质层15重叠，并且部分地位于第一电介质层14的表面上。铁电体层17位于第一源漏区121与沟道区13相毗连的那部分的上方。此外铁电体层17还伸展至沟道区13与第一源漏区121相毗连部分的上方。铁电体层包含PZT(二氧化铅x锆1-x钛)或SBT(九氧化锶二铋二钽)，其厚度为100～300nm。第一电极16和第二电极18包含有铂。
第二电介质层15的厚度在第一电极16下面的和在铁电体层17下面的均为200nm。在第二电极18范围内的电介质层15的厚度为2至50nm。第二电极18位于第一电介质层14表面上沟道区13第一区段131上方的那部分，起着栅电极的作用。第二电极18位于沟道区第二区段132的上方在第二电介质层15表面上的部分，用作为第二极化电极。第一电极16就用作第一极化电极。
装配一个使平面化的钝化作用层19，该作用层19盖在了第一电极16、铁电体层17和第二电极18的上面，并且在其中还设置有金属触点111，金属触点111伸展到第一源漏区121上、第一电极16上和第二源漏区122上。与此同时第一电极16和第一源漏区121具备一个共用触点111。
在这种铁电体晶体管中，通过在第一电极16和第二电极18之间施加一个电压，来校准铁电体层17的剩余极化强度与流经沟道区13的电流方向相平行。铁电体层17只是部分地盖住了沟道区13。第二电极18也只是部分地遮挡了铁电体层17。在这种配置下，为了补偿铁电体层17的铁电体极化强度，主要在与第一电极16和与第二电极18的界面上汇集了所需的表面电荷。在铁电体层17旁侧与位于沟道区第二区段132上方的第二电介质层15的较厚的部分相毗连的范围内，汇集了半导体衬底11中产生的用于补偿铁电体补偿作用强度的表面电荷。这些补偿电荷汇集在沟道区13与第一源漏区121相毗连的部分中。它们则按铁电体层17极化强度的不同情况，来使沟道区13的这个部分导通或是不导通。为了使沟道区13的这个部分能导通，约0.1μc/cm2的电荷密度就够了。这约相当于铁电体层17剩余极化强度值的百分之一。因此沟道区13这个部分可以近似地比铁电体层17旁侧与第二电介质层15相邻部分大10至100倍。
因为在这种铁电体晶体管中补偿电荷的最大部分局限于铁电体层17与第一电极16或第二电极18的界面上，所以静止状态也就是数据的保存分时间性地像在铁电体电容器中一样稳定。不会出现只有当铁电体层表面与补偿电荷间存在着很大的距离时才会产生的去极化电场。
由于铁电体层的配置仅盖住了沟道区13的一个部分，所以就能做到铁电体层17附近的电场强度不同于在第一电介质层14上沟道区第一区段131内的电场强度，在此区段内，第一电介质层起着栅极介质材料的作用。因此就能够阻止电击穿现象的发生，防止栅极介质材料的可靠性出现问题。同时铁电体层17可以被极化至其最大值，这就改善了数据的保存性能。因此对于铁电体层17来说，所有在微电子元件中适用的铁电体材料都可考虑，它们有PZT(二氧化铅x锆1-x钛)、SBT(九氧化锶二铋二钽)或是又掺杂其他材料，或是用一种其他元素替换某种元素而形成的同族的材料。
从不同的角度来看如从疲劳、印记等角度来看，铁电体物质很高的剩余极化强度都是最适合的，它和与此相连系的高的电菏密度，在这些材料的铁电体晶体管中都绝对不会给晶体管结构带来任何问题。
第二电极18位于沟道区第一区段131上方的部分，在晶体管中用作栅电极。这一部分直接配置在这一区段内起着栅极介质材料作用的第一电介质层14的表面上。与已知的铁电体晶体管相比，这种栅极介质材料的优点是，在栅电极和栅极介质材料之间不会有其他的电客串联进来。
在铁电体层17和用作第一极化电极的第一电极16和用作第二极化电极的第二电极18之间，也没有能够使施加到第一电极16和第二电极18之间极化用的电压丢失一部分的其他电容被接通。与已知的铁电体晶体管结构相比，在这种铁电体晶体管中的铁电体层17，可以无困难地被极化。这所需要的编程电压比已有装置中的更小。这种铁电体晶体管仅用三个接线端就可执行工作任务。
为了输入信息或清除信息，一相应的输入电压或清除电压施加到第一电极16和第一电极18上。因此铁电体层17被极化。
为了读出信息，在第一电极16和第二电极18两者上都施加相同的电压。因此在铁电体层17的上方没有电压丢失。于是就可不被破坏地读出。
在使用中，为了读出信息，在第一电极16上和第二电极18上应当施加不同的电压，那么在读出结束之后，在第一电极16与第二电极18之间施加一程序脉冲，则有利于通过铁电体层17的极化作用，使被存储的信息又重新刷新。
第二源漏区122上读出电压的选择，要使得不受铁电体层17控制的沟道区13的第一区段131，能够通过该读出电压使其反相并进而断开。对输入信息的加权是通过在第一源漏区121和第二源漏区122之间的连续校验实现的，而此间电流只有在铁电体层17被极化以致沟道区13在第一区段131以外的部分同样也被反相时，只有到那时才能够流动。
为了激励如图1中示出的在存储单元装置中用作存储单元的铁电体晶体管，第一原漏区121和第一电极16，通过触点111与写入线路SL连接起来(见图2)。第二源漏区122通过位于这一侧的触点111与位线BL连接起来。写入线路SL的走向基本平行于位线BL。字线WL的走向垂直于写入线路SL，也垂直于位线BL，字线WL与第二电极18相连，另一方面它又与铁电体层17邻接。在一存储单元装置中，配备有为数众多的彼此相互平行走向的位线、写入线路和字线，它们按文中所描述的方式与各个铁电体晶体管相连接。
为了制造铁电体晶体管，首先在单晶硅制的半导体衬底21中，通过按LOCOS(硅局部氧化)法或STI9图中未示出)法制造一个绝缘结构的方式规定出有源区域来。接着通过掩蔽移植(注入)的方式制作出第一源漏区221和第二源漏区222(见图3)。在第一源漏区221和第二源漏区222之间安置一个沟道区23。
将第一电介质层24安置到第一源漏区221、第二源漏区222和沟道区23三者的表面上。第一电介质层24可以通过氧化作用用SiO2(氧化硅)制成，层厚为4至10nm，或者通过CVD(化学汽相淀积反应)分离沉积法紧接着又退火而用CeO2(氧化铈)制成，层厚为5至20nm。接下来像制作第一电介质层24那样，用Si2N4(四氮化三硅)和钛酸锶分离沉积法构制出第二电介质层25来。构制工作用掩蔽腐蚀的方法进行。而在沟道区23第一区段231的上方清理出第一电介质层24的表面来。此外在第一源漏区221与沟道区引相毗连部分的上方将第二电介质层25的厚度减缩至200nm。在沟道区23的第二区段232的上方，保持住第二电介质层25的10至500nm的全厚。
接着通过在CVD(化学汽相淀积反应)方法中的分离沉积和尔后的结构造型用PZT(二氧化铅x锆1-x钛)或SBT(九氧化锶二铋二钽)制作出层厚为100至300nm的电介质层。铁电体层26置于第二电介质层25的表面上，且位于第一源漏区221与沟道区23相毗连部分的上方(见图4)。通过对金属铂的分离沉积和各向异性的蚀刻，在铁电体层26两个相对的侧面处做成Spacerahnlich的第一电极27和第二电极28(见图4)。第二电极28延伸至位于沟道区23第二区段231上方和第二源漏区222与第二区段231相毗连部分上方的第一电介质层24露出的表面上。
为了改进铁电体层26的质量，需对其进行退火处理，这可在铁电体层的分离沉积之后和铁电体层的结构造型之后直接进行，或是在铂的分离沉积之后进行。另外的办法是在不同的时间点可以多次进行退火处理。接下来，通过对其他400至500nm的电介质层分离沉积和用CMP(化学方法加机械磨光)进行平面化处理，来制出使平面化的钝化作用层29(见图5)。在使平面化的钝化作用层29中，触点用孔被蚀刻成第一源漏区221和第二源漏区222，并装配上触点211。对着第一源漏区221的触点用孔，同时伸达至第一电极27上，这样，该触点211就用第一源漏区221与第一电极27建立了电的联系。
图5中示出的铁电体晶体管与图1中示出的铁电体晶体管的区别仅仅在于，图5中第二电介质层25的厚度仅仅是在第一源漏区221与沟道区23相毗连部分上方处的这一个部分被缩减了，并且第一电极27和铁电体层26的界面与第二电极28和铁电体层26的界面基本同样大小。至于工作方式和借助于图1所阐明的优点，两种铁电体晶体管均无区别。
Claims (10)
1.铁电体晶体管，
——其中，在半导体衬底的主平面上，第一源漏区、沟道区和第二源漏区依次相邻，其中，所述沟道区位于第一源漏区与第二源漏区之间，
——其中，设置一电介质层，该电介质层至少要覆盖所述沟道区的表面，和重叠在第一源漏区的表面上，
——其中，在所述电介质层的表面上，配置有一铁电体层，该铁电体层至少盖住了第一源漏区与沟道区相毗连的部分。
——其中，在所述电介质层的表面上，还配置有第一极化电极和第二极化电极，而所述的铁电体层由处于两者之间，
——其中，在所述沟道区第一区段的上方，配置有一栅电极，
其中，所述电介质层的厚度在第一区段上方处的部分小于在所述沟道区第二区段上方而又在第二极化电极下方的那部分，
——其中，所述电介质层的厚度在第一源漏区与所述沟道区相毗连部分上方处的尺寸的确定要能够使得，与主平面平行对齐的所述铁电体层的剩余极化强度，可以在所述沟道区第二区段内产生补偿电荷。
2.根据权利要求1的铁电体晶体管，其特征在于，在第一源漏区与所述沟道区相毗连部分上方处的所述电介质层的厚度要小于在所述沟道区第二区段上方那部分的厚度，并且也小于所述沟道区第二区段平行于主平面那部分的尺寸。
3.根据权利要求1或2的铁电体晶体管，其特征在于，所述铁电体层部分地位于所述沟道区的上方，而在所述沟道区与第一源漏区相毗连部分上方处的所述电介质层的厚度和在第一源漏区与所述沟道区相毗连部分上方处的厚度基本相同。
4.根据权利要求1或2的铁电体晶体管，其特征在于，第二极化电极和栅电极彼此相邻，并做成一个公共电极。
5.根据权利要求1或2的铁电体晶体管，其特征在于，处于第一极化电极以下的部分所述电介质层的厚度与处于第一源漏区与所述沟道区相毗连部分上方的部分的厚度基本相同。
6.根据权利要求1或2的铁电体晶体管，其特征在于，在第一极化电极下方的所述电介质层的厚度和在第二极化电极下方的厚度基本相同。
7.根据权利要求1或2的铁电体晶体管，其特征在于，所述电介质层包括第一电介质层和第二电介质层，而第一电介质层位于所述主平面上，且第二电介质层在所述栅电极范围内有一缺口，以使该栅电极安置第一电介质层的表面上。
8.根据权利要求7的铁电体晶体管，其特征在于，
——第一电介质层包含有SiO2(氧化硅)、CeO2(氧化铈)、ZrO2(氧化锆)或Ta2O5(氧化钽)，厚度为3.Snm～20nm，
——第二电介质层包含有Si3N4(氮化硅)或CeO2(氧化铈)，且在所述沟道区的第二区段上方处的部分层厚为10至500nm，在第一源漏区与所述沟道区相毗连部分上方处的部分之层厚为10～300nm。
9.根据权利要求1或2的铁电体晶体管，其特征在于，铁电体层包含有SBT(SrBi2Ta2O9九氧化锶二铋二钽)、PZT(PbZrxTi1-xO2二氧化铅x锆1-x钛)或BMF(BaMgF4四氟化钡镁)。
10.采用权利要求1或2所述的铁电体晶体管，其特征在于，作为一个存储单元装置中的存储单元。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19947117A DE19947117B4 (de) | 1999-09-30 | 1999-09-30 | Ferroelektrischer Transistor und dessen Verwendung in einer Speicherzellenanordnung |
| DE19947117.7 | 1999-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1376312A CN1376312A (zh) | 2002-10-23 |
| CN1192438C true CN1192438C (zh) | 2005-03-09 |
Family
ID=7924015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB008134723A Expired - Fee Related CN1192438C (zh) | 1999-09-30 | 2000-09-29 | 铁电体晶体管及存储单元 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6614066B2 (zh) |
| JP (1) | JP3977079B2 (zh) |
| KR (1) | KR100455638B1 (zh) |
| CN (1) | CN1192438C (zh) |
| DE (1) | DE19947117B4 (zh) |
| TW (1) | TW483168B (zh) |
| WO (1) | WO2001024275A1 (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005017072A1 (de) * | 2004-12-29 | 2006-07-13 | Hynix Semiconductor Inc., Ichon | Ladungsfalle- bzw. Ladung-Trap-Isolator-Speichereinrichtung |
| DE102005017534A1 (de) * | 2004-12-29 | 2006-07-13 | Hynix Semiconductor Inc., Ichon | Nichtflüchtige ferroelektrische Speichervorrichtung |
| DE102005017533A1 (de) * | 2004-12-29 | 2006-07-13 | Hynix Semiconductor Inc., Ichon | Nichtflüchtige ferroelektrische Speichervorrichtung |
| KR100696766B1 (ko) * | 2004-12-29 | 2007-03-19 | 주식회사 하이닉스반도체 | 차지 트랩 인슐레이터 메모리 장치 |
| CN101315948B (zh) * | 2007-05-29 | 2010-05-26 | 中国科学院物理研究所 | 一种自旋晶体管 |
| WO2011043794A2 (en) * | 2009-09-29 | 2011-04-14 | Yale University | Ferroelectric devices including a layer having two or more stable configurations |
| US10056393B2 (en) * | 2016-03-01 | 2018-08-21 | Namlab Ggmbh | Application of antiferroelectric like materials in non-volatile memory devices |
| US11004867B2 (en) * | 2018-06-28 | 2021-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Embedded ferroelectric memory in high-k first technology |
| CN111029409B (zh) * | 2019-10-31 | 2023-06-02 | 上海集成电路研发中心有限公司 | 一种性能可调的晶体管 |
| US20230223066A1 (en) * | 2022-01-07 | 2023-07-13 | Ferroelectric Memory Gmbh | Memory cell and methods thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3307928B2 (ja) * | 1991-01-09 | 2002-07-29 | シーメンス アクチエンゲゼルシヤフト | メモリセル装置およびその作動方法 |
| US5384729A (en) * | 1991-10-28 | 1995-01-24 | Rohm Co., Ltd. | Semiconductor storage device having ferroelectric film |
| JP3279453B2 (ja) * | 1995-03-20 | 2002-04-30 | シャープ株式会社 | 不揮発性ランダムアクセスメモリ |
| US6225655B1 (en) * | 1996-10-25 | 2001-05-01 | Texas Instruments Incorporated | Ferroelectric transistors using thin film semiconductor gate electrodes |
| JPH10341002A (ja) * | 1997-06-06 | 1998-12-22 | Oki Electric Ind Co Ltd | 強誘電体トランジスタ、半導体記憶装置、強誘電体トランジスタの取扱い方法および強誘電体トランジスタの製造方法 |
-
1999
- 1999-09-30 DE DE19947117A patent/DE19947117B4/de not_active Expired - Fee Related
-
2000
- 2000-09-28 TW TW089120043A patent/TW483168B/zh not_active IP Right Cessation
- 2000-09-29 KR KR10-2002-7004109A patent/KR100455638B1/ko not_active IP Right Cessation
- 2000-09-29 JP JP2001527365A patent/JP3977079B2/ja not_active Expired - Lifetime
- 2000-09-29 CN CNB008134723A patent/CN1192438C/zh not_active Expired - Fee Related
- 2000-09-29 WO PCT/DE2000/003468 patent/WO2001024275A1/de active IP Right Grant
-
2002
- 2002-04-01 US US10/113,418 patent/US6614066B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020117702A1 (en) | 2002-08-29 |
| JP2003510851A (ja) | 2003-03-18 |
| JP3977079B2 (ja) | 2007-09-19 |
| KR20020038783A (ko) | 2002-05-23 |
| TW483168B (en) | 2002-04-11 |
| DE19947117B4 (de) | 2007-03-08 |
| DE19947117A1 (de) | 2001-04-12 |
| CN1376312A (zh) | 2002-10-23 |
| KR100455638B1 (ko) | 2004-11-06 |
| US6614066B2 (en) | 2003-09-02 |
| WO2001024275A1 (de) | 2001-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| C56 | Change in the name or address of the patentee |
Owner name: INFINEON TECHNOLOGIES AG Free format text: FORMER NAME: INFENNIAN TECHNOLOGIES AG |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Munich, Germany Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: INFINEON TECHNOLOGIES AG |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20130619 Address after: Munich, Germany Patentee after: QIMONDA AG Address before: Munich, Germany Patentee before: Infineon Technologies AG |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160114 Address after: German Berg, Laura Ibiza Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: QIMONDA AG |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050309 Termination date: 20170929 |