JP2003510851A - 強誘電トランジスター、および、そのメモリーセル構造における使用方法 - Google Patents
強誘電トランジスター、および、そのメモリーセル構造における使用方法Info
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Abstract
Description
。この場合、主に、2つの形態が考えられる。すなわち、まず第1に、強誘電材
料は、DRAMメモリーセル構造(DRAM-Speicheerzellenanordnung)のコンデ
ンサー内において、高誘電率を有する誘電層として使用可能である。また、第2
として、強誘電トランジスターが提案されている(例えば欧州特許明細書第05
66585号B1(EP0566585B1)H. N. Lee et al.; Ext. Abstr.
Int. Conf. SSDM, Hamatsu, 1997年382〜383頁; 「Integrated Ferr
oelectrics (集積強誘電) 」I. P. Han et al., 1998年22巻213〜22
1頁参照)。この強誘電トランジスターは、2つのソース/ドレイン領域、チャ
ネル領域、およびゲート電極を備えている。ゲート電極とチャネル領域との間に
は、強誘電材料からなる層を備えている。また、このトランジスターの伝導性は
、強誘電材料からなる層の分極状態に依存している。このような強誘電トランジ
スターは、不揮発性メモリーに適切に使用できる。また、この場合、強誘電材料
からなる層の2つの異なる分極状態に、デジタル情報の2つの異なる論理値を割
り当てられる。例えば、ニューロン網は、このような強誘電トランジスターにお
ける更なる使用の可能性となる。
特性に悪影響を及ぼす界面特性を示すので、強誘電トランジスター内部の強誘電
層と半導体基板との間に、中間層を使用することが提案されている。この中間層
は、SiO2(欧州特許明細書第0566585号B1(EP0566585B
1)参照),MgO,CeO2,ZrO2,SrTiO3,Y2O3(H. N. Lee et
al, Ext. Abstr. Int. Conf. SSDM. Hamatsu、 1997年382〜383頁参照
)またはSi3N4(例えば「Integrated Ferroelectrics(集積強誘電)」I. P. H
an et al., 1998年22巻213〜221頁参照)から構成されている。こ
のような材料は、絶縁性の安定な酸化物であり、強誘電層と半導体基板の表面と
の間に、十分によい界面を形成するものである。
極される。また、残留分極によって、電場が生成される。強誘電層における残留
分極の値を約10μc/cm2とすると、中間層がSiO2(ただしεr=3.9)
からなる場合には、電場強度として約29MV/cmの値が算出される。なお、
電場強度は、方程式E=σ/(εO・εr)により算出される。このとき、Eは電
場強度、σは残留分極である。SiO2の放電破壊場(Durchbruchfeldstaerke)
の強度はたった10MV/cmなので、このことから中間層の電気的放電破壊が
予測される。特に、SBT(SrBi2Ta2O9)またはPZT(PbZrxPi 1-x O2)における残留分極の値は、10μc/cm2以上である。また、SiO2 よりも高い誘電率を有する誘電性材料の使用においても、場の強度が臨界域に達
することが予測される。
層の放電破壊を回避する強誘電トランジスターを提供することである。
れる。本発明の更なる形態は、従属請求項に基づく。この強誘電トランジスター
は、メモリーセル構造におけるメモリーセルとしての使用に特に適している。
/ドレイン領域、チャネル領域、および第2ソース/ドレイン領域を備えている
。ここで、チャネル領域は、第1ソース/ドレイン領域と第2ソース/ドレイン
領域との間に配置されている。また、少なくともチャネル領域の表面を被い、第
1ソース/ドレイン領域の表面に重なり合っている誘電層が設けられている。こ
の誘電層の表面には強誘電層が配置されており、この強誘電層は、第1ソース/
ドレイン領域におけるチャネル領域との隣接部分を少なくともを被っている。
いる。これら第1分極電極と第2分極電極との間には、強誘電層が配置されてい
る。誘電層の表面における第1チャネル領域の範囲上には、ゲート電極が配置さ
れている。
2範囲の上での厚さよりも薄くなっている。この第2範囲は、第2分極電極の下
に配置されている範囲である。また、第1ソース/ドレイン領域には、チャネル
領域に隣接しており、強誘電層に被われている部分がある。そして、この部分の
上に位置する誘電層の厚さは、上記基本面に平行な強誘電層の残留分極によって
、チャネル領域の第2範囲に補償電荷(Kompensationsladungen)が生成される
ように、算定(bemessen)される。
び第2分極電極によって、基本面に対して平行となっている。従って、残留分極
から生成された電場も、同様に基本面に対して平行となっている。また、チャネ
ル領域の第2範囲における補償電荷は、電場の側面の拡散場によって生成される
。この拡散場は、電場自体よりも大変小さい。従って、半導体基板と強誘電層と
の間の誘電層の放電破壊を確実に回避できる。
に様々に生成される。デジタル情報を蓄積するために、強誘電層は、2つの異な
る分極状態に切り替えられる。このとき、一方の分極状態では、補償電荷が第2
範囲に多く生成されるので、第2範囲は伝導状態となる。他方の分極状態では、
補償電荷はほとんど生成されないので、チャネル領域の第2範囲は伝導状態とな
らない。また、強誘電トランジスターは、チャネル領域の第1範囲を制御してい
るゲート電極を介して制御される。強誘電トランジスターが伝導状態にあるか否
かが検査され、伝導状態であれば、強誘電層は、チャネル領域の第2範囲を伝導
させるのに十分に分極している。一方、伝導していなければ、強誘電層の分極状
態は、チャネル領域の第2範囲を伝導させるには不十分な分極状態である。
の変更は、第1分極電極および第2分極電極を介して行われる。特に、第1ソー
ス/ドレイン領域におけるチャネル領域との隣接部分上での誘電層の厚さは、チ
ャネル領域における第2範囲上での誘電層の厚さよりも薄く、チャネル領域の第
2範囲における基本面に平行な寸法(Abmessung)よりも小さい。これにより、
第2範囲上の誘電層の絶縁性を、非常に良好に確保できる。従って、補償電化を
、誘電層の表面ではなく、チャネルの第2範囲に集合させられる。
れている。また、この場合、チャネル領域における第1ソース/ドレイン領域と
の隣接部分上での誘電層の厚さと、第1ソース/ドレイン領域におけるチャネル
領域との隣接部分上での誘電層の厚さとは、ほぼ同じである。本発明におけるこ
の実施形態には、側面の拡散場が僅かであっても、チャネル領域に対して補償電
荷を十分に生成させられるという利点がある。
極およびゲート電極を、共通電極として構成することが好ましい。
極電極の下での誘電層の厚さと、第1ソース/ドレイン領域におけるチャネル領
域との隣接部分上での誘電層の厚さとは、ほぼ同じである。この実施形態では、
強誘電層と第1分極電極との界面の方が、強誘電層と第2分極電極との界面より
も、基本面に対して垂直な方向への寸法が長くなっている。このことから、チャ
ネル領域の第2範囲で作用する電気的拡散場は増加する。
分極電極の下の誘電層での厚さとは、ほぼ同じである。このことから、強誘電層
と第1分極電極との間の界面の基本面に対して垂直な寸法と、強誘電層と第2分
極電極との間の界面の基本面に対して垂直な寸法とは、ほぼ同じである。このこ
とは、強誘電トランジスターの製造に関して利点である。
ている。第1誘電層は、このとき、基本面に配置されている。その上に、第2誘
電層が配置されている。第2誘電層は、ゲート電極の範囲に、開口部を備えてい
るので、ゲート電極は、第1誘電層の表面に配置されている。従って、第1誘電
層は、強誘電トランジスターのゲート誘電体に相当する。第1誘電層がゲート誘
電体としての特性に関して最適化される一方、第2誘電層は、強誘電層のための
界面を有し、この界面に関して最大化されるという利点がこの実施形態にはある
。第1誘電層は、SiO2,CeO2,ZrO2またはTa2O5を含有しており、
厚さ3.5nm〜20nmであると好ましい。第2誘電層は、Si3N4,CeO 2 または他の選択的にエッチング可能な誘電性材料を含有していることが好まし
い。さらに、第2誘電層は、チャネル領域の第2範囲上で10nm〜500nm
、第1ソース/ドレイン領域におけるチャネル領域との隣接部分上で10nm〜
300nmの厚さであると好ましい。選択的にエッチングできるという特性が製
造にはあまり意味を持たない場合、第2誘電層として、非選択的にエッチング可
能な誘電性材料を含有させてもよい。強誘電層の変質が起こり得ることを考慮す
ると、第2誘電層を空気ギャップ(Luftspalt)、または真空範囲(Vacuumberei
ch)として構成すると好ましい。このために、補助層が生成され、この補助層は
、隣接する構造を仕上げた後に、再度のエッチングによって取り出される。
(SrBi2Ta2O9)、PZT(PbZrxTi1-xO2)、またはBMF(Ba
MgF4))を含むことができる。
特に単結晶シリコン板、SOI基板、SiGe基板、またはIII−V半導体)
を適切に用いることが可能である。
強誘電トランジスターを有するメモリーセル構造のレイアウトを示す図である。
図3〜図5は、強誘電トランジスターの製造工程を示す図である。
1、および第2ソース/ドレイン領域122が配置されている。これらの領域は
、n+にドープされており、これらの間にチャネル領域13が配置されている(
図1参照)。第1ソース/ドレイン領域121、チャネル領域13、および第2
ソース/ドレイン領域122は、半導体基板11の基本面110に隣接している
。
O2からなり、基本面110の上に配置されている。第2誘電層15は、Si3N 4 からからなり、第1ソース/ドレイン領域121の上に配置されている。チャ
ネル領域13の一部分は、第1ソース/ドレイン領域121に隣接しており、第
2誘電層15によって被われている。第2誘電層の表面には、第1電極16、強
誘電層17、および第2電極18が配置されている。第2電極18は、第2誘電
層15に側面から重なっており、第1誘電層14の表面に部分的に配置されてい
る。強誘電層17は、第1ソース/ドレイン領域121におけるチャネル領域1
3との隣接部分上に配置されている。強誘電層17は、さらに、チャネル領域1
3における第1ソース/ドレイン領域121との隣接部分上まで伸びている。強
誘電層は、PZTまたはSBTを含有し、厚さ100〜300nmである。第1
電極16、および第2電極18は、白金を含有している。
0nmである。第2電極18の範囲での誘電層15の厚さは、2〜50nmであ
る。チャネル領域13の第1範囲131上においては、第2電極18における第
1誘電層14の表面に配置されている部分が、ゲート電極として作用する。また
、第2範囲132上においては、第2電極18における第2誘電層15の表面に
配置されている部分が、第2分極電極として作用する。第1電極16は、第1分
極電極として作用する。
不活性化層19が備えられている。また、この不活性化層19は、内部にメタル
接点111を備えている。このメタル接点111は、第1ソース/ドレイン領域
121,第1電極16および第2ソース/ドレイン領域122まで延びている。
また、第1電極16および第1ソース/ドレイン領域121には、共通接点11
1が備えられている。
与えることにより、強誘電層17の残留分極が、チャネル領域13を通る電流の
方向に平行となる。また、強誘電層17は、チャネル領域13を部分的にしか被
わない。さらに、第2電極18は、強誘電層17を部分的にしか被わない。この
ような構造では、強誘電層17の強誘電性の分極を補償するために必要な表面電
荷は、第1電極16との界面、および、第2電極18との界面に主に配置される
。第2範囲132の上において、強誘電層17が第2誘電層15の厚い部分に側
面から隣接している領域では、強誘電補償を補償する表面電荷は、半導体基板1
1に配置される。この補償電荷は、チャネル領域13における第1ソース/ドレ
イン領域121との隣接部分に配置される。この補償電荷は、強誘電層17の分
極によって、チャネル領域13の上記部分が伝導性かあるか否かに影響する。チ
ャネル領域13の上記部分が伝導性となるためには、電荷密度は約0.1μC/
cm2で十分である。このことは、強誘電層17における残留分極値の1パーセ
ントにほぼ相当する。従って、概算では、チャネル領域13の上記部分は、第2
誘電層15に側面から隣接している強誘電層17の部分より、10〜100倍大
きいこともある。
第2電極18に対する強誘電層17の界面に存在している。このため、静止状態
すなわちデータの保持状態は、時間がたっても、強誘電コンデンサーの場合と同
様に安定している。また、強誘電層の表面と補償電荷との間隔が大きい場合に常
に生じる、消極場(Depolarisationfelder)は生じない。
17周辺の電場強度と第1誘電層14上の電場強度とは、第1誘電層14がゲー
ト誘電体として作用する第1範囲131において異なる。従って、電気的放電破
壊およびゲート誘電体の信頼性問題を防ぐことが可能となる。同時に、強誘電層
17は、その最大値まで分極されるため、データ保持の改善に繋がる。このこと
から、ミクロ電子構造素子に使用するのに適している全ての強誘電性材料、PZ
T、SBT、または、他の物質でドーピングしたり他の要素で一要素を置き換え
たりすることで派生する派生材料が、強誘電層17の対象となる。
い残留分極、および、これに伴う高電荷密度による問題は、この強誘電トランジ
スターにおけるトランジスター構造には全く生じない。
においてゲート電極として作用する。この部分は、第1誘電層14の表面に直接
配置されており、第1誘電層14は、この領域でゲート誘電体として作用する。
この構成には、周知の強誘電トランジスターと比較して、ゲート電極とゲート誘
電体との間に直列接続される更なるキャパシタをもたないという利点がある。加
えて、第1分極電極として作用する第1電極16と強誘電層17との間、および
、第2分極電極として作用する第2電極18と強誘電層17との間に、更なるキ
ャパシタは接続されていない。このようなキャパシタは、分極のために第1電極
16と第2電極18との間の供給される電圧の一部を降下させるものである。こ
の強誘電トランジスターの強誘電層17は、周知の強誘電トランジスター構造に
比べて問題なく分極できる。また、必要となるプログラム電圧は、周知の構造に
おいて必要な電圧よりも低くなる。さらに、この強誘電トランジスターは、3つ
の端子だけで駆動可能である。
圧が、第1電極16と第2電極18とに供給される。これにより、強誘電層17
は分極される。
給される。このため、強誘電層17にかかる電圧が低下することはない。従って
、エラーのない読み出しを行える。
供給する構成では、強誘電層17の分極によって蓄積情報を回復させるために、
読み出し後、第1電極16と第2電極18との間にプログラムパルスを供給する
ことが好ましい。
電層17で制御されていないチャネル領域13の第1範囲131が転位状態とな
って開放されるように、選択される。書き込まれた情報の評価は、第1ソース/
ドレイン領域121と第2ソース/ドレイン領域122との間の導通試験(Durc
hgangspruefung)によって行われる。このとき、電流は、第1範囲131外のチ
ャネル領域13が同様に転位状態であるように強誘電層17が分極された場合に
限り、流れる。
ターを制御するために、メモリーセル構造の内部では、第1ソース/ドレイン領
域121および第1電極16が、接点111を介して、書き込み線SL(図2参
照)に接続されている。第2ソース/ドレイン領域122は、割り当てられた接
点111を介してビット線BLに接続されている。書き込み線SLは、ビット線
BLとほぼ平行に延びている。ワード線WLは、書き込み線SLおよびビット線
BLに対して垂直に延びている。このワード線WLは、第2電極18と接続され
ており、同様に強誘電層17に隣接している。メモリーセル構造には、相互に平
行に伸びている多数のビット線、書き込み線、およびワード線が備えられており
、これらは、上記した形態で1つの強誘電トランジスターに接続されている。
体基板21に、活性領域を定める(図示せず)。これは、LOCOSプロセスま
たはSTIプロセスによって絶縁構造を形成することによりなされる。次に、マ
スクを用いた打ち込み(Implantation)により、第1ソース/ドレイン領域22
1および第2ソース/ドレイン領域222を形成する(図3参照)。チャネル領
域23は、第1ソース/ドレイン領域221と第2ソース/ドレイン領域222
との間に配置されている。
ャネル領域23の表面に、第1誘電層24を形成する。この第1誘電層24は、
酸化によって、厚さ4〜10nmのSiO2として生成できる。あるいは、厚さ
5〜20nmのCeO2をCVD析出させ、その後に可鍛化を行うことによって
生成することもできる。その後、Si3N4,チタン酸ストロンチウムまたは第1
誘電層24と同材料からなる第2誘電層25を析出し、構造化する。この構造化
は、マスクを用いたエッチングによって行われる。なお、このプロセスの際、チ
ャネル領域23の第1範囲231の上に、第1誘電層24の表面を露出させる。
さらに、第1ソース/ドレイン領域221におけるチャネル領域23との隣接部
分上で、第2誘電層25の厚さを200nmに減少させる。また、チャネル領域
23の第2範囲232上では、第2誘電層25の全厚(10〜500nm)を維
持する。
0〜300nmで析出させ、引き続いて構造化を行うことで形成する。強誘電層
26を、第1ソース/ドレイン領域221におけるチャネル領域23との隣接部
分上の、第2誘電層25の表面に配置する(図4参照)。白金の析出および異方
性エッチングによって、強誘電層26における向かいあった面に、空間のような
(spaceraehnlich)第1電極27および第2電極28を形成する(図4参照)。
第2電極28を、チャネル領域23の第2範囲231と、これに隣接している第
2ソース/ドレイン領域222との上の、第1誘電層24の露出された表面上ま
で延ばす。
析出させた直後、強誘電層を構造化した後、または、白金を析出させた後に行う
ことができる。あるいは、異なる時期に、複数回の可鍛化を行ってもよい。
学機械研磨)で平坦化することによって、平坦化された不活性化層29を生成す
る(図5参照)。平坦化された不活性層29に、第1ソース/ドレイン領域22
1へのコンタクトホール、および、第2ソース/ドレイン領域222へのコンタ
クトホールを、エッチングによって生成し、これに接点211を設ける。第1ソ
ース/ドレイン領域221へのコンタクトホールを、同時に第1電極27まで到
達させ、これにより、このコンタクトホールの接点211によって、第1電極2
7を第1ソース/ドレイン領域221に電気的に接続させる。
、以下の点のみで異なっている。すなわち、図5の構成では、第2誘電層25の
厚さが、第1ソース/ドレイン領域221におけるチャネル領域23との隣接部
分上だけで減少しており、また、第1電極27と強誘電層26との間の界面、お
よび、第2電極28と強誘電層26との界面が、互いにほぼ同じ大きさとなって
いる。この強誘電トランジスターは、図1の構成について説明したものと同様の
機能および利点を有している。
アウトを示す図である。
Claims (10)
- 【請求項1】 第1ソース/ドレイン領域,チャネル領域および第2ソース/ドレイン領域が
半導体基板の基本面に隣接しており、チャネル領域が、第1ソース/ドレイン領
域と第2ソース/ドレイン領域との間に配置されており、 少なくともチャネル領域の表面を被い、第1ソース/ドレイン領域の表面に重
なっている誘電層を備えており、 この誘電層の表面に強誘電層が配置されており、この強誘電層が、第1ソース
/ドレイン領域におけるチャネル領域との隣接部分を少なくとも被っており、 上記誘電層の表面に、さらに、第1分極電極および第2分極電極が配置されて
おり、これらの電極間に上記強誘電層が配置されており、 上記チャネル領域の第1範囲上にゲート電極が配置されており、 上記誘電層における第1範囲上での厚さは、第2分極電極の下に配置されてい
るチャネル領域の第2範囲上での厚さよりも薄く、 上記第1ソース/ドレイン領域におけるチャネル領域との隣接部分上での誘電
層の厚さが、上記の基本面に平行な強誘電層の残留分極によって上記チャネル領
域の第2範囲に補償電荷が生成されるように、算定されている強誘電トランジス
ター。 - 【請求項2】 上記第1ソース/ドレイン領域におけるチャネル領域との隣接部分上での誘電
層の厚さが、チャネル領域の第2範囲上での厚さよりも薄く、チャネル領域の第
2範囲における基本面に平行な寸法よりも薄くなっている請求項1に記載の強誘
電トランジスター。 - 【請求項3】 上記強誘電層が、チャネル領域上に部分的に配置されており、チャネル領域に
おける第1ソース/ドレイン領域との隣接部分上での誘電層の厚さと、第1ソー
ス/ドレイン領域におけるチャネル領域との隣接部分上での誘電層の厚さとが、
ほぼ等しくなっている請求項1または2に記載の強誘電トランジスター。 - 【請求項4】 上記第2分極電極およびゲート電極が、相互に隣接しており、共通電極として
構成されている請求項1〜3のいずれかに記載の強誘電トランジスター。 - 【請求項5】 上記第1分極電極の下での誘電層の厚さと、第1ソース/ドレイン領域におけ
るチャネル領域との隣接部分上での誘電層の厚さとが、ほぼ等しくなっている請
求項1から4のいずれかに記載の強誘電トランジスター。 - 【請求項6】 上記第1分極電極の下での誘電層の厚さと、第2分極電極の下での誘電層の厚
さとが、ほぼ等しくなっている請求項1〜4のいずれかに記載の強誘電トランジ
スター。 - 【請求項7】 上記誘電層が、第1誘電層と第2誘電層とを備えており、この第1誘電層が上
記基本面に配置されているとともに、第2誘電層が上記ゲート電極の範囲に開口
部を有しているため、上記ゲート電極が、第1誘電層の表面に配置されている請
求項1〜6のいずれかに記載の強誘電トランジスター。 - 【請求項8】 上記第1誘電層が、SiO2,CeO2,ZrO2またはTa2O5を含有し、3
.5〜20nmの厚さを有しており、 上記第2誘電層が、Si3N4またはCeO2を含有し、チャネル領域の第2範
囲上で10〜500nm、第1ソース/ドレイン領域におけるチャネル領域との
隣接部分上で10〜300nmの厚さを有している請求項7に記載の強誘電トラ
ンジスター。 - 【請求項9】 上記強誘電層が、SBT(SrBi2Ta2O9),PZT(PbZrxTi1-x
O2)またはBMF(BaMgF4)を含有している請求項1〜8のいずれかに記
載の強誘電トランジスター。 - 【請求項10】 請求項1〜9のいずれかに記載の強誘電トランジスターにおける、メモリーセ
ル構造のメモリーセルとしての使用方法。
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