KR20020038783A - 강유전성 트랜지스터와 메모리 셀 배열 내에서의 그 사용 - Google Patents
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Abstract
본 발명에 따라, 제 1 소스-드레인 영역(121), 채널 영역(13), 제 2 소스-드레인 영역(122)가 반도체 기판(11) 내에 위치하고 있다. 유전층(14)은 적어도 채널 영역의 표면과 제 1 소스-드레인 영역의 일부분을 덮고 있다. 상기 유전층의 표면 위에는 강유전층(17)이 두개의 분극 전극(16, 18) 사이에 제공되어 있다. 게이트 전극은 유전층의 표면 위에 위치하고 있다. 유전층의 두께는 두 개의 분극 전극 사이에 정렬된 강유전층의 잔류 분극이 채널 영역의 한 구역에서 보상 전하를 만들도록 크기가 정해진다. 이 강유전성 트랜지스터는 메모리 셀 배열 내에서 메모리 셀로 사용하기에 적합하다.
Description
강유전성 재료(ferroelectric material)는 저장 응용에 대한 적합성에 대하여 오랫동안 연구되어 왔다. 여기서, 두가지 형태가 주로 고려되고 있다. 첫째로, 강유전성 재료는 DRAM 메모리 셀 배열의 캐패시터(capacitor)내의 높은 유전 상수(dielectric constant)를 갖는 유전층(dielectric layer)으로서 사용될 수 있다. 두번째로서, 두 개의 소스-드레인(source-drain) 영역, 하나의 채널(channel) 영역, 하나의 게이트 전극(gate electrode)을 구비하는 강유전성 트랜지스터에서 게이트 전극과 채널 영역 사이에 강유전성 재료층이 위치하는 형태가 제안되었다(예를 들어, EP 0566 585; H.N. Lee et al, Ext. Abstr. Int. Conf. SSDM, Hamatsu, 1997, pp. 382 - 383; I.P. Han et al, Intergrated Ferroelectrics, 1998, Vol. 22, pp. 213 - 221 참조). 이들 트랜지스터의 도전성은 강유전성 재료층의 분극 상태에 의존한다. 이런 형태의 강유전성 트랜지스터는 비휘발성 메모리에 사용하기에 적합하다. 이 경우, 디지털 정보의 항목에 대한 두 개의 상이한 논리값은 강유전성 재료층의 두 개의 상이한 분극 상태와 관련이 있다. 또한, 이러한 강유전성 트랜지스터는 예를 들어 신경망(neural network)에 사용이 가능하다.
반도체 기판의 표면 위에 배열된 강유전성 재료는 열악한 경계표면 특성을 나타내어 강유전성 트랜지스터의 전기적 특성에 부정적인 영향을 미치기 때문에, 강유전성 트랜지스터 내의 강유전층과 반도체 기판 사이에 SiO2(EP 0556 585 B1 참조), MgO, CeO2, ZrO2, SrTiO3, Y2O3(H.N. Lee et al, Ext. Abstr. Int. Conf. SSDM, Hamatsu, 1997, pp. 382 - 383 참조) 또는 Si3N4(예를 들어 I.P. Han et al, Intergrated Ferroelectrics, 1998, Vol. 22, pp. 213 - 221 참조)의 중간층을 사용하는 것이 제안되었다. 이들 재료는 절연성이 있는 안정된 산화물로서 강유전층과 반도체 기판의 표면 사이에 충분히 양호한 경계 표면을 제공한다.
전극으로서 사용하는 게이트 전극과 반도체 기판 사이에서 강유전층은 분극된다. 잔류 분극(remanent polarization)의 결과로서 전기장이 발생한다. 강유전층의 잔류 분극 값이 약 10 μc/㎠이라고 가정하면, εr= 3.9을 갖는 SiO2의 중간층에 대하여, 전계강도(electric field strengh) 값은 약 29 MV/cm로 계산된다. 전계강도는 공식 E = σ/(ε0ㆍεr)에 의해 계산되며, 여기서 E는 전계강도이고 σ는 잔류 분극이다. SiO2의 절연파괴전계강도(breakdown field strengh)는 단지 약 10 MV/cm이기 때문에, 상기 중간층이 당연히 전기적절연파괴(electric breakdown) 될 것으로 보아야 한다. 특히 SBT(SrBi2Ta2O9)나 PZT(PbZrxPi1-xO2)의 잔류 분극의 값은 약 10 μC/㎠보다 크며, 또한 SiO2보다 높은 유전 상수를 가진 유전 재료를 사용할 때에에도, 위험 범위(critical range)의 전계강도(field strengh)가 발생할 수 있다는 것을 고려할 필요가 한다.
따라서, 본 발명은 강유전층과 반도체 기판 사이에 배열된 유전층의 절연파괴를 회피하는 강유전성 트랜지스터를 구체화하는 문제점에 입각한 것이다.
이하 본 발명을 첨부 도면에 도시된 예시적 실시예를 참조하여 더욱 상세히 설명한다. 여기서,
도 1은 강유전성 트랜지스터의 단면이다.
도 2는 메모리 셀로서의 강유전성 트랜지스터를 갖는 메모리 셀 배열을 위한 레이아웃을 나타내는 도면이다.
도 3 내지 도 5는 강유전성 트랜지스터의 형성 단계를 나타내는 도면이다.
본 발명에 따라서, 상기의 문제점은 청구항 1에 청구된 강유전성 트랜지스터에 의해 해결된다. 본 발명은 나머지 청구항으로부터 좀 더 구체화된다. 본 발명의 강유전성 트랜지스터는 특히 메모리 셀 배열 내에 메모리 셀로 사용하기에 적당하다.
본 발명의 강유전성 트랜지스터는 제 1 소스-드레인 영역, 채널 영역, 및 제 2 소스-드레인 영역을 포함하고, 이들 영역은 반도체 기판의 주표면에 접해 있다. 여기서, 채널 영역은 제 1 소스-드레인 영역과 제 2 소스-드레인 영역 사이에 배열되어 있다. 적어도 채널 영역의 표면을 덮고 제 1 소스-드레인 영역의 표면과 중첩되는 유전층이 제공된다. 유전층의 표면 위에는 강유전층이 배열되며, 이 강유전층은 적어도 채널 영역에 인접한 부분의 제 1 소스-드레인 영역을 덮고 있다.
또한, 유전층 위에는 제 1 분극 전극과 제 2 분극 전극이 배열되며, 그 사이에는 강유전층이 배열되어 있다. 게이트 전극은 제 1 채널 영역의 구역 상부에서 유전층의 표면 위에 배열되어 있다.
제 1 구역 상부의, 즉 게이트 전극 아래의, 유전층의 두께는 제 2 분극전극의 아래에 배열되어 있는 채널 영역의 제 2 구역의 상부에서의 두께보다 얇다. 채널 영역과 접해 있으며 강유전층에 의해 덮여진 부분의 제 1 소스-드레인 영역 상부에서의 유전층의 두께는 주표면과 평행하게 정렬된 강유전층의 잔류 분극이 채널 영역의 제 2 구역에서 보상 전하(compensation charge)를 만들도록 크기가 정해진다.
제 1 분극 전극과 상기 제 2 분극 전극에 의해서 강유전층의 잔류 분극이 강유전성 트랜지스터내의 주표면에 평행하게 정렬되기 때문에, 잔류 분극에 의해 발생된 전기장도 마찬가지로 주표면에 평행하게 정렬된다. 채널 영역의 제 2 구역에서의 보상 전하는 전기장으로부터의 측방향 표유장(lateral stray field)에 의해 발생되며, 측방향의 표유장은 전기장 자체보다 훨씬 낮다. 그러므로, 반도체 기판과 강유전층 사이의 유전층의 절연파괴가 신뢰성 있게 회피된다.
강유전층의 분극상태에 따라서 상이한 수의 보상 전하가 채널 영역의 제 2 구역에서 발생된다. 디지털 정보의 항목을 저장하기 위하여 강유전층은 두 개의 상이한 분극 상태로 스위칭하는데, 하나의 분극 상태는 많은 보상 전하를 발생시켜 채널 영역의 제 2 구역이 도전성이 되게 하며, 다른 분극 상태는 제 2 구역이 비도전성이 되어 제 2 구역 내에 거의 보상 전하를 발생시키지 않는다. 강유전성 트랜지스터는 채널 영역의 제 1 구역을 제어하는 게이트 전극을 통해 제어된다. 강유전성 트랜지스터의 도전 여부를 확인하는데, 도전하는 경우는 강유전층의 분극이 채널 영역의 제 2 구역이 도전성을 갖기 위해 충분한 것이고, 도전하지 않는 경우는 분극 상태가 채널 영역의 제 2 구역이 도전성을 갖기에 부적합한 경우이다.
기록하거나 저장된 정보를 변경하는 데 해당하는 강유전층의 분극 상태에서의 변동은 제 1 분극 전극과 제 2 분극 전극을 통하여 실행된다. 특히, 채널 영역에 접한 부분의 제 1 소스-드레인 영역 상부에서의 유전층의 두께는 채널 영역의 제 2 구역 위에 위치한 유전층의 두께보다 얇으며, 주표면에 평행한 채널 영역의 제 2 구역의 치수보다 작다. 이것에 의해 보상 전하가 채널 영역의 제 2 구역에는 축적되지만, 유전층의 표면에는 축적되지 않게 하기에 충분하게 제 2 구역 상부의 유전층의 절연이 양호하게 된다.
본 발명의 일 실시예에 따라, 강유전층이 채널 영역 상부에 부분적으로 배열되어 있다. 이 경우에, 제 1 소스-드레인 영역과 접하는 부분의 채널 영역 상부와 채널 영역과 접하는 부분의 제 1 소스-드레인 영역 상부에서의 유전층의 두께는 실질적으로 동일하다. 본 발명의 이러한 구성은 낮은 측방향 표유장의 경우에도 충분한 보상 전하가 채널 영역 내에 발생되는 잇점을 가진다.
강유전성 트랜지스터의 점유 공간 감축을 위하여, 제 2 분극 전극과 게이트 전극을 공통전극으로 형성하는 것이 바람직하다.
본 발명의 일 실시예에 따라, 제 1 소스-드레인 영역의 상부에 배열되어 있는 제 1 분극 전극 아래에 위치한 유전층의 두께와 채널 영역에 접한 부분의 제 1 소스-드레인 영역 상부에서의 유전층의 두께는 실질적으로 동일하다. 이 구조에서, 제 1 분극 전극과 강유전층 사이의 경계표면의 주표면에 수직하는 치수는 제 2 분극 전극과 강유전층의 사이에서보다도 크다. 결과적으로, 채널 영역의 제 2 구역 내에서 작용하는 전기적표유장은 증가하게 된다.
본 발명의 다른 실시예에 따라, 제 1 분극 전극의 아래의 유전층의 두께와제 2 분극 전극 아래의 유전층의 두께는 실질적으로 같다. 그 결과, 제 1 분극 전극과 강유전층 사이의 경계 표면 및 제 2 분극 전극과 강유전층 사이의 경계 표면의 상기 주표면과 수직한 치수와 실질적으로 같게 되고, 이것은 강유전성 트랜지스터의 생산에 유리하다.
본 발명의 일 실시예에 따라, 유전층은 제 1 유전층과 제 2 유전층으로 이루어진다. 제 1 유전층은 이 경우 주표면 위에 배열되어 있다. 제 2 유전층은 제 1 유전층 상부에 배열되어 있다. 제 2 유전층은 게이트 전극의 구역에 개구(opening)를 가져서, 게이트 전극은 제 1 유전층의 표면 위에 배열되어 있다. 따라서, 제 1 유전층은 강유전성 트랜지스터의 게이트 유전체에 해당한다. 이러한 구조는 제 1 유전층이 게이트 유전체로서의 특성에 대하여 최적화될 수 있는 반면에 제 2 유전층은 강유전층에 대한 경계 표면이 되어 강유전층에 대하여 최적화될 수 있는 장점이 있다. 바람직하게는, 제 1 유전층은 SiO2, CeO2, ZrO2또는 Ta2O5을 포함하고, 3.5nm 내지 20nm의 두께로 이루어진다. 바람직하게는, 제 2 유전층은 Si3N4, CeO2또는 다른 선택적으로 식각가능한 유전 재료를 포함하고, 채널 영역의 제 2 구역 상부에서의 두께는 10nm 내지 500nm이며, 채널 영역에 접한 부분의 제 1 소스-드레인 영역 상부에서의 두께는 10nm 내지 300nm이다. 제 2 유전층도 선택적 식각성이 생산을 위해 중요하지 않다면 비선택적 식각가능 유전 물질을 포함할 수 있다. 가능한 강유전층의 열화를 고려하여, 에어갭(air gap)이나 진공 영역(vacuum area)으로서 제 2 유전층을 형성하는 것이 유리하다. 이러한 목적을 위하여, 보조 구조(auxiliary structure)를 만들고, 이는 인접 구조가 마무리된 후에 다시 식각한다.
강유전층은 강유전성 트랜지스터에 적합한 모든 강유전성 재료를 포함할 수 있다. 특히, 상기 강유전층은 SBT(SrBi2Ta2O9), PZT(PbZrxTi1-xO2) 또는 BMF(BaMgF4)를 포함한다.
집적회로의 생산을 위해 고려되는 모든 기판은 반도체 기판으로서 적당하다. 특히, 상기 반도체 기판으로서는 단결정 실리콘웨이퍼, SOI 기판, SiGe 기판 또는 III-V 반도체가 될 수 있다.
제 1 소스-드레인 영역(121)과 제 2 소스-드레인 영역(122)은 단결정 실리콘으로 이루어진 반도체 기판(11) 내에 배열되며, 이들은 n+ 도핑되어 있으며, 그 사이에 채널 영역(13)이 배열되어 있다(도 1 참조). 제 1 소스-드레인 영역(121), 채널 영역(13), 제 2 소스-드레인 영역(122)은 반도체 기판(11)의 주표면(110)에 접한다.
20nm의 층두께의 CeO2, ZrO2, Ta2O5또는 SiO2로 이루어진 제 1 유전층(14)은 주표면(110) 위에 배열된다. Si3N4로 이루어진 제 2 유전층(15)은 제 1 소스-드레인 영역(121) 상부에 배열되며, 제 1 소스-드레인 영역(121)에 접한 부분의 채널 영역(13)을 덮는다. 제 1 전극(16), 강유전층(17), 제 2 전극(18)은 제 2 유전층의 표면 위에 배열되며, 제 2 전극(18)은 측방향으로 제 2 유전층(15)에 중첩되고 부분적으로 제 1 유전층(14)의 표면 위에 배열된다. 강유전층(17)은 채널 영역(13)에 접한 부분의 제 1 소스-드레인 영역(121) 상부에 배열된다. 강유전층(17)은 또한 제 1 소스-드레인 영역(121)에 접한 부분의 채널 영역(13) 상부까지 연장되어 있다. 강유전층은 PZT 또는 SBT를 포함하고 그 두께는 100nm 내지 300nm이다. 제 1 전극(16)과 제 2 전극(18)은 백금(Pt)을 포함한다.
제 1 전극(16)과 강유전층(17)의 하부의 제 2 유전층(15)의 두께는 200nm이다. 제 2 전극(18)의 구역 내의 제 2 유전층(15)의 두께는 2nm 내지 50nm이다. 채널 영역(13)의 제 1 구역(131) 상부에서 제 1 유전층(14)의 표면 위에 배열된 부분의 제 2 전극은 게이트 전극으로서의 역할을 한다. 제 2 구역(132) 상부에서 제 2 유전층(15)의 표면 위에 배열된 부분의 제 2 전극은 제 2 분극 전극으로서의 역할을 한다. 제 1 전극(16)은 제 1 분극 전극으로서의 역할을 한다.
평면화 희생막(19)은 제 1 전극(16), 강유전층(17), 제 2 전극(18)을 덮도록 제공되며, 그 내부에 금속 콘택트(111)가 제 1 소스-드레인 영역(121), 제 1 전극(16) 및 제 2 소스-드레인 영역(122)에 도달하도록 제공된다. 이 경우, 제 1 전극(16)과 제 1 소스-드레인 영역(121)에는 공통 콘택트(111)가 제공된다.
이러한 강유전성 트랜지스터에 있어서, 제 1 전극(16)과 제 2 전극(18) 사이에 전압을 인가함으로써, 강유전층(17)의 잔류 분극은 채널 영역(13)을 통하는 전류의 방향에 평행하게 정렬된다. 강유전층(17)은 부분적으로만 채널 영역(13)을 덮는다. 제 2 전극(18)은 부분적으로만 강유전층(17)을 덮는다. 이러한 배열에 있어서, 강유전층(17)의 강유전성 분극를 보상하기 위해 필요한 표면 전하는 주로 제 1 전극(16) 및 제 2 전극(18)과의 경계 표면에 배열된다. 제 2 구역(132) 상부의 제 2 유전층(15)의 더 두꺼운 부분과 측방향으로 접하는 구역에서, 강유전성 보상의 보상을 위한 표면 전하가 반도체 기판(11) 내에 배열된다. 이 보상 전하는 제 1 소스-드레인 영역(121)에 접하는 부분의 채널 영역(13) 내에 배열된다. 강유전층(17)의 분극에 따라, 이들 보상 전하는 이 부분의 채널 영역(13)이 도전성 혹은 비도전성이 되게 하는 효과를 갖는다. 그 부분의 채널 영역(13)이 도전성을 갖기 위해서는 약 0.1μC/cm2의 전하 밀도가 적당하다. 이 값은 강유전층(17)의 잔류 분극 값의 약 1 퍼센트에 해당한다. 따라서 개략적으로, 그 부분의 채널 영역(13)은 제 2 유전층(15)에 측방향으로 접하는 부분의 강유전층(17)보다 10 내지 100배더 클 수 있다.
이러한 강유전성 트랜지스터에 있어서, 보상 전하의 상당 부분은 제 1 전극(16) 및 제 2 전극(18)과의 강유전층(17)의 경계 표면에 집중되기 때문에, 휴지 상태(quiescent state)에서의 데이터의 보존이 강유전성 캐패시터에서와 마찬가지로 장기간에 걸쳐 안정적으로 유지된다. 강유전층의 표면과 보상 전하 사이의 상당한 거리가 있을 때 항상 생성되는 소극장(depolarization field)이 발생하지 않는다.
채널 영역(13)의 일부분 상부에만 강유전층이 배열되어 있다는 것은 강유전층(17) 부근에서의 전계 강도가 제 1 구역(131) 내에서의 제 1 유전층(14) 위의 전계 강도와 다르다는 것을 뜻하며, 제 1 유전층은 제 1 구역(131)에서 게이트 유전체로서의 역할을 한다. 그러므로, 게이트 유전체에서의 전기적 절연 파괴와 신뢰성 문제를 방지하는 것이 가능하다. 동시에, 강유전층(17)은 최대한 분극될 수 있으며, 이에 따라 데이터의 보전성이 향상된다. 그러므로, 마이크로전자소자에 사용하기에 적합한 모든 강유전성 재료, 예로, PZT, SBT 또는 다른 물질을 도핑하거나 한 성분을 다른 것과 대체함으로서 생성되는 관련 재료가 강유전층(17)용으로 고려된다.
피로(fatigue), 임프린트(imprint) 등과 같은 여러 관점에서 최적화된 강유전성 물질의 높은 잔류 분극 및 이와 관련된 높은 전하 밀도는 이러한 강유전성 트랜지스터 내의 트랜지스터 구조와 관련하여 어떤 문제도 가져오지 않는다.
제 1 구역(131) 상부에 배열된 부분의 제 2 전극(18)은 트랜지스터에서 게이트 전극으로서의 역할을 한다. 제 2 전극(18)은 이 구역에서 게이트 유전체로서의 역할을 하는 제 1 유전층(14)의 표면 바로 위에 배열된다. 종래의 강유전성 트랜지스터와 비교할 때, 이것은 추가의 커패시턴스가 게이트 전극과 게이트 유전체 사이에 직렬로 연결되지 않는다는 장점을 갖는다. 또한, 강유전층(17)과 제 1 분극 전극으로서 역할을 하는 제 1 전극(16) 사이와 강유전층(17)과 제 2 분극 전극으로서의 역할을 하는 제 2 전극(18) 사이에도, 분극을 위하여 제 1 전극(16)과 제 2 전극(18) 사이에 인가된 전압을 강하시키는 추가의 커패시턴스가 연결되지 않는다. 종래의 강유전성 트랜지스터 구조와 비교할 때, 본 발명의 강유전성 트랜지스터의 강유전층(17)은 문제 없이 분극될 수 있다. 공지의 구조에서보다 낮은 프로그래밍 전압(programming voltage)이 요구된다. 본 발명의 강유전성 트랜지스터는 단지 세 개의 단자만으로 구현될 수 있다.
정보를 기록하거나 삭제하기 위해, 상응하는 기록 또는 삭제 전압이 제 1 전극(16)과 제 2 전극(18)에 인가된다. 그 결과, 강유전층(17)이 분극된다.
정보를 판독하기 위해, 동일한 전압이 제 1 전극(16)과 제 2 전극(18)에 인가된다. 그 결과, 강유전층(17)에 걸친 전압 강하가 없게 된다. 이것은 비파괴적 판독을 가능하게 한다.
정보를 판독하기 위하여 상이한 전압을 제 1 전극(16)과 제 2 전극(18)에 인가하는 경우에는, 판독 동작 후에 강유전층(17)을 분극함으로써 저장된 정보를 다시 리프레시(refresh)하기 위하여 제 1 전극(16)과 제 2 전극(18) 사이의 프로그래밍 펄스(programming pulse)를 인가하는 것이 바람직하다.
제 2 소스-드레인 영역(122)에 대한 판독 전압은 강유전층(17)에 의해 제어되지 않는 채널 영역(13)의 제 1 구역(131)이 극성반전(inversion)이 되어 도전성이 되도록 선택된다. 기록된 정보에 대한 평가는 제 1 소스-드레인 영역(121)과 제 2 소스-드레인 영역(122) 사이의 도전성 시험에 의해 수행되는데, 제 1 구역(131) 외부의 채널 영역(13)이 마찬가지로 반전되도록 강유전층(17)이 분극된 때에만 전류가 흐르는 것이 가능하다.
메모리 셀 배열 내에서 도 1에서 도시된 것과 같은 메모리 셀로서 사용되는 강유전성 트랜지스터를 제어하기 위하여, 제 1 소스-드레인 영역(121)과 제 1 전극(16)은 콘택트(111)를 통하여 기록 라인 SL(도 2 참조)에 연결된다. 제 2 소스-드레인 영역(122)은 관련된 콘택트(111)를 통하여 비트 라인 BL에 연결된다. 기록 라인 SL은 비트 라인 BL에 대체로 평행하게 배열되어 있다. 기록 라인 SL과 비트 라인 BL에 직각으로 워드 라인 WL이 설치되어 있고, 워드 라인 WL은 강유전층(17)에 접하고 있는 제 2 전극(18)에 연결되어 있다. 메모리 셀 배열 내에는 다수의 서로 평행한 비트 라인, 기록 라인, 워드 라인이 제공되어 있으며, 각 강유전성 트랜지스터에 기술된 방법으로 연결된다.
강유전성 트랜지스터를 생산하기 위하여, 우선 LOCOS 공정이나 STI 공정에 따라 절연 구조를 형성함으로써 단결정 실리콘의 반도체 기판(21) 내에 활성 영역(active region)(도시하지 않음)이 정의된다. 그리고, 마스킹된 주입법(masked impantation)에 의하여, 제 1 소스-드레인 영역(221)과 제 2 소스-드레인 영역(222)이 형성된다(도3 참조). 채널 영역(23)은 제 1 소스-드레인영역(221)과 제 2 소스-드레인 영역(222) 사이에 배열된다.
제 1 유전층(24)은 제 1 소스-드레인 영역(221), 제 2 소스-드레인 영역(222) 및 채널 영역(23)의 표면에 만들어진다. 제 1 유전층(24)은 4nm 내지 10nm의 두께로 산화에 의해 SiO2로부터 형성되거나, CVD 증착법에 의해 5nm 내지 20nm의 두께인 CeO2를 형성한 후 템퍼링(tempering)함으로써 만들어진다. 다음에, Si3N4, 스트론튬 티타네이트(strontium titanate) 또는 제 1 유전층(24)과 같은 재료로 된 제 2 유전층(25)이 증착되고 패터닝된다. 패터닝은 마스킹된 식각에 의해 수행된다. 이 공정에서, 채널 영역(23)의 제 1 구역(231) 상부에서의 제 1 유전층(24)의 표면이 노출된다. 또한, 채널 영역(31)에 접한 부분의 제 1 소스-드레인 영역(221)의 상부에서의 제 2 유전층(25)의 두께가 200nm로 감소된다. 채널 영역(23)의 제 2 구역(232) 상부에서는, 제 2 유전층(25)의 원래 두께는 10nm 내지 500nm가 유지된다.
그 다음, PZT나 SBT로 이루어진 강유전층이 100nm 내지 300nm의 두께를 갖도록 CVD 공정에 의해 증착된 후 패터닝 되어 형성된다. 강유전층(26)은 채널 영역(23)에 접한 부분의 제 1 소스-드레인 영역(221) 상부에서 제 2 유전층(25)의 표면 위에 배열된다(도 4 참조). 백금(Pt)의 증착과 비등방성 식각에 의해, 공간이 유사한 제 1 전극(27)과 제 2 전극(28)이 강유전층(26)의 양쪽에 형성된다(도 4 참조). 제 2 전극(28)은 채널 영역(23)의 제 2 구역(231) 및 인접한 제 2 소스-드레인 영역(222) 상부의 제 1 유전층(24)의 노출된 부분까지 연장된다.
강유전층(26)의 질을 향상시키기 위하여 템퍼링이 수행되며, 이는 강유전층을 증착한 후 즉시, 강유전층의 패터닝 후 또는 백금의 증착 후에 수행될 수 있다. 대안으로, 여러번의 템퍼링이 상이한 시간에 수행될 수 있다.
그 후에, 평면화 희생막(29)이 400nm 내지 500nm 두께의 추가 유전층을 증착하고, CMP법(chemical mechanical polishing)에 의해 평면화함으로써 형성된다(도 5 참조). 평면화 희생막(29) 내에 제 1 소스-드레인 영역(221)과 제 2 소스-드레인 영역(222)으로의 콘택트 구멍이 식각되고 콘택트(211)가 제공된다. 제 1 소스-드레인 영역(221)으로의 콘택트 구멍은 동시에 제 1 전극(27)까지 도달하여 이에 대응하는 콘택트(211)가 전기적으로 제 1 전극(27)과 제 1 소스-드레인 영역(221)을 연결한다.
도 5에 도시된 강유전성 트랜지스터는, 제 2 유전층(25)의 두께가 채널 영역(23)에 접한 부분의 제 1 소스-드레인 영역(221) 상부에서만 감소되어 있고, 제 1 전극(27) 및 강유전층(26) 사이와 제 2 전극(28) 및 강유전층(26) 사이의 경계 표면이 실질적으로 같은 크기라는 점에서만 도 1에 도시된 강유전성 트랜지스터와 다르다. 도 1에서 설명된 기능 및 장점의 관점에서는 이들 강유전성 트랜지스터는 상이하지 않다.
Claims (10)
- 반도체 기판의 주표면에 접하고 있는 제 1 소스-드레인 영역, 채널 영역, 제 2 소스-드레인 영역 -상기 채널 영역은 상기 제 1 소스-드레인 영역과 상기 제 2 소스-드레인 영역 사이에 배열되어 있음-,적어도 상기 채널 영역의 표면을 덮고 있으며, 상기 제 1 소스-드레인 영역의 표면에 중첩되어 있는 유전층,적어도 상기 채널 영역에 인접한 부분의 상기 제 1 소스-드레인 영역을 덮으며 상기 유전층의 표면 위에 배열되어 있는 강유전층,상기 유전층의 표면에 배열되어 있는 제 1 분극 전극과 제 2 분극 전극 -상기 강유전층은 상기 제 1 분극 전극과 상기 제 2 분극 전극 사이에 배열되어 있음-,상기 채널 영역의 제 1 구역 상부에 배열되어 있는 게이트 전극을 포함하며,상기 제 1 구역 상부의 상기 유전층의 두께는 상기 제 2 분극 전극의 아래에 배열되어 있는 상기 채널 영역의 제 2 구역 상부에서의 두께보다 얇고,상기 채널 영역에 접하고 있는 부분의 상기 제 1 소스-드레인 영역 상부에서의 상기 유전층의 두께는 상기 주표면에 평행하게 정렬된 상기 강유전층의 잔류 분극이 상기 채널 영역의 제 2 구역에서 보상 전하를 만들도록 크기가 정해져 있는강유전성 트랜지스터
- 제 1항에 있어서,상기 채널 영역에 접한 부분의 상기 제 1 소스-드레인 영역 상부에서의 상기 유전층의 두께가 상기 채널 영역의 상기 제 2 구역 상부에서의 두께보다 얇으며, 상기 주표면에 평행한 상기 채널 영역의 제 2 구역의 치수보다 작은강유전성 트랜지스터.
- 제 1항 또는 2항에 있어서,상기 강유전층이 상기 채널 영역 상부에 부분적으로 배열되어 있고, 상기 제 1 소스-드레인 영역과 접하는 부분의 상기 채널 영역 상부와 채널 영역과 접하는 부분의 상기 제 1 소스-드레인 영역의 상부에서의 상기 유전층의 두께가 실질적으로 동일한강유전성 트랜지스터.
- 제 1항 내지 3항 중 어느 한 항에 있어서,상기 분극 전극과 상기 게이트 전극이 서로 접하며 공통 전극으로서 형성된강유전성 트랜지스터.
- 제 1 항 내지 4항 중 어느 한 항에 있어서,상기 제 1 분극 전극 아래에서의 상기 유전층의 두께와 상기 채널 영역에 접한 부분의 상기 제 1 소스-드레인 영역 상부에서의 상기 유전층의 두께가 실질적으로 동일한강유전성 트랜지스터.
- 제 1 항 내지 4항 중 어느 한 항에 있어서,상기 제 1 분극 전극 아래의 상기 유전층의 두께와 상기 제 2 분극 전극 아래의 상기 유전층의 두께가 실질적으로 같은강유전성 트랜지스터.
- 제 1 항 내지 6항 중 어느 한 항에 있어서,상기 유전층은 제 1 유전층과 제 2 유전층을 포함하며, 상기 제 1 유전층은 상기 주표면 위에 배열되어 있고, 상기 제 2 유전층은 상기 게이트 전극의 구역에 개구을 가져서 상기 게이트 전극이 상기 제 1 유전층의 표면 위에 배열되어 있는강유전성 트랜지스터.
- 제 7항에 있어서,상기 제 1 유전층은 SiO2, CeO2, ZrO2또는 Ta2O5을 포함하고 3.5nm 내지 20nm의 두께를 가지며,상기 제 2 유전층은 Si3N4또는 CeO2를 포함하고 상기 채널 영역의 상기 제 2 구역 상부에서의 두께는 10nm 내지 500nm이며, 상기 채널 영역에 접한 부분의 상기 제 1 소스-드레인 영역 상부에서의 두께는 10nm 내지 300nm인강유전성 트랜지스터.
- 제 1 항 내지 8항 중 어느 한 항에 있어서,상기 강유전층이 SBT(SrBi2Ta2O9), PZT(PbZrxTi1-xO2) 또는 BMF(BaMgF4)를 포함하는강유전성 트랜지스터.
- 청구항 1 항 내지 9항 중 어느 한 항에 기재된 강유전성 트랜지스터의 메모리 셀 배열 내에서의 메모리 셀로서의 사용.
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