KR980012376A

KR980012376A - 반도체 장치의 제조 방법 및 반도체 장치

Info

Publication number: KR980012376A
Application number: KR1019970031462A
Authority: KR
Inventors: 히로시 모찌즈끼; 구미 오꾸다와; 히로유끼 가나야; 오사무 히다까; 스스무 슈또; 이와오 구니시마
Original assignee: 니시무로 다이조; 가부시끼가이샤 도시바
Priority date: 1996-07-09
Filing date: 1997-07-08
Publication date: 1998-04-30
Anticipated expiration: 2017-07-08
Also published as: CN1181627A; KR100289975B1; CN1149659C

Abstract

비트선 사전 형성·상부 전극 접속 구조를 갖는 강유전체 메모리 셀을 제조할 때, 강유전체 커패시터의 특성 열화를 방지하고, 또한 프로세스 통합을 가능하게 한다.

1개의 패스트랜지스터 Q와 1개의 강유전체 커패시터 C가 직렬로 접속된 강유전체 메모리셀 MC를 제조할 때, 패스트랜지스터의 소스 영역 S상의 절연막(13)에 컨택트 플러그(15)를 매립하고, 컨택트 플러그(15)의 상단면과 커패시터 상부 전극(19)을 전극 배선(22)에 의해 접속한다.

Description

반도체 장치의 제조 방법 및 반도체 장치

본 발명은 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치에 관한 것으로, 특히 정보 기억용 커패시터의 절연막에 강유전체를 이용한 강유전에 메모리셀의 트랜지스터·커패시터간 접속 배선 구조의 형성 방법 및 그 접속 배선 구조에 대한 것으로서, 예를 들면 강유전체 메모리셀의 어레이를 구비한 강유전체 메모리(FRAM)에 적용되는 것이다.

최근, 정보 기억용 커패시터의 전극간 절연막으로서 페로브스카이트 구조를 구비한 강유전체 박막을 이용한 불휘발성 메모리셀(강유전체 메모리셀)의 연구가 활발하게 행해지고 있다.

강유전체 막은, 전계가 인가될 때 일단 발생한 전기 분극은 상기 전계가 인가되지 않아도 잔류하고, 상기 전계와는 반대 방향으로 어느 정도 이상으로 강한 전계가 인가될 때 분극의 방향이 반전하는 특성을 갖고 있다.

이 유전체의 분극의 방향이 반전하는 분극 특성에 착안하여, 메모리셀의 정보 기억용 커패시터 절연막에 강유전체를 이용하여 불휘발성의 강유전체 메모리셀을 실현하는 기술이 개발되고 있다.

이 강유전체 메모리셀은, DRAM 셀의 커패시터를 강유전체 커패시터로 대체한 구성으로 되어 있고, 트랜스퍼 케이트용의 MOS 트랜지스터를 통해 강유전체 커패시터로부터 분극 반전 또는 비반전일 때의 전하를 추출하는 방식(데이타 파괴 판돈)을 이용하고 있고, 동작 전원을 오프 상태로 해도 메모리셀을 기록되어 있는 기억 데이타는 손실되지 않는 특징이 있다.

그런데, 상기된 바와 같은 강유전체 메모리는 고속·저소비 전력 동작이 가능하고, 고집적화의 실현이 기대되고 있어, 메모리셀 면적의 축소나 강유전체의 열화가 적은 제조 프로세스의 검토를 필요로 하고 있다.

종래, 강유전체 메모리셀의 구조로서, (1) 비트선의 하층에 강유전체 커패시터를 배치한 비트선 사후 형성 구조, (2) 강유전체 커패시터의 하층에 비트선을 배치한 비트선 사전 형성 구조가 있다.

상기 비트선 사후 형성 구조의 강유전체 메모리셀을 제조하는 경우에는강유전체랜지스터의 상층에 강유 전체 커패시터를 배치하고, 그 하부 전극과 패스트랜지스터를 폴리실리콘 플러그로 접속한 후, 강유전체 커패시터상에 비트선을 형성한다.

상기 강유전체 커패시터를 형성할 때, 폴리실리콘 플러그상에 통상은 Pt(플래튬)을 이용하여 강유전체 커패시터의 하부 전극을 형성한 후에 강유전체 박막을 성막하지만, 상기 강유전체 박막을 성막하여 결정화를 행할 때, 고온의 산소 어닐링상층에해진다.

여기서, 강유전체 재료로서 PZT(티탄산 지르콘산연)를 사용하는 경우, 산화가 불충분한 경우에 PZT중의 Pb가 확산함으로써 기인하는 결함의 발생에 의해서 커패시터 특정의 열화가 발생한다. 이것을 피하기 위해서 충분한 산화를 행하기 때문에 필요한 산소 어닐링 온도는 통상은 600℃ 내지 700℃이다.

또한, 강유전체 재료로서 SBT(스트론튬·비스무트·탄탈)등의 비스무트층형 화합물을 사용하는 경우에는, 필요한 산소 어닐링 온도는 통상 ~800℃의 고온이다.

그러나, 상기된 바와 같은 고온의 산소 어닐링시, 상기 Pt를 이용한 하부 전극이 폴리실리콘 플러그와 반응하여 실리사이드화하거나, 폴리실리콘 플러그가 산화한다고 하는 문제가 생긴다.

한편, 상기 비트선 사전 형성 구조의 강유전체 메모리셀을 제조하는 경우에는 패스트랜지스터의 상층에 비트선을 형성하고, 비트선의 상층에 강유전체 커패시터를 형성한다.

이 때, 강유전체 거패시터의 하부 전극(예를 들면 Pt)과 패스트랜지스터를 폴리실리콘 플러그로 접속하는 경우에는 상기한 비트선 사후 형성 구조와 동일한 문제가 생긴다.

이것에 대해서, 강유전체 거패시터의 상부 전극과 패스트랜지스터를 매립 배선으로 이루어진 국소 전극 배선으로 직접 접속하는 상부 전극 접속 구조가 제안되고 있다. 이 구조는 강유전체 커패시터의 패턴 레이아웃의 자유도가 비교적 높다고 하는 특징이 있고, 강유전체 커패시터를 패스트랜지스터 영역상 및 소자 분리 영역상의 양쪽에 배치함으로써 세밀 구조를 실현하는 것이 가능하다.

상기 비트선 사전 형성·상부 전극 접속 구조를 실현할 때, 강유전체 거패시터의 하부 전극(플레이트전극)으로부터 상구 전극까지를 형성한 후, 커패시터 보호막을 퇴적한다. 이 후, 상부 전극과 패스트랜지스터를 직접 접속하기 위한 국소 전극 배선을 형성하기 위해서, 커패시터 보호막에 상부 전극과의 컨택트부 및 패스트랜지스터의 활성층과의 컨택트부를 개구하고, 배선막을 퇴적한 후에 패터닝한다.

상기 비트선 사전 형성·상부 전극 접속 구조를 실현하는 경우에는, 상기된 바와 같이 강유전체 커패시터의 하부 전극(예를 들면 Pt)과 패스트랜지스터를 폴리실리콘 플러그로 접속하는 경우에 하부 전극이 폴리실리콘 플러그와 반응하여 실리사이드화하거나, 또는 폴리실리콘 플러그가 산화한다고 하는 문제는 생기지 않는다.

그러나, 미세화에 수반하는 종횡비나 스텝 커버리지의 점에서, 상기한 바와 같이 상부 전극과 패스트랜지스터를 직접 접속하기 위한 국소 전극 배선을 형성하는 것을 곤란해진다.

또한, 강유전체 재료로서 PZT나 BST를 이용한 경우, 강유전체 박막 성막후의 전극 배선 형성시 행하는 여러가지 CVD(화학 기상 성장) 공정에서의 환원성 분위기가 문제가 되고, 강유전체 재료가 환원 반응에 따라서 특성 열화를 발생시킨다고 하는 문제가 있다.

즉, 상부 전극과 패스트랜지스터를 접속하기 위한 국소 전극 배선을 형성할 때, DRAM에서 이용되고 있는 메탈 CVD 장치를 이용한 강한 환원성 분위기(수소계의 가스) 중에서의 W(텅스텐) 성막에 의한 W 플러그의 매립을 행하고자 하면, 강유전체 커패시터의 특성(잔류 분극량등의 전기적 특성)의 열화를 야기하므로 사용할 수 없다.

이것에 대해서, 상부 전극과 패스트랜지스터를 접속하기 위한 국소 전극 배선을 형성할 때에, MO(Metal Organic) CVD를 이용하여 알루미늄 배선막의 성막을 행한다고 해도, 환원성 분위기가 전무하다고는 할 수 없기(소스 물질을 포함하여 수소기 성분을 완전하게 제거할 수는 없기) 때문에, 역시 강유전체 커패시터의 특성 열화를 야기한다.

또한, 상기 강유전체 재료로서 PZT나 BST를 이용한 경우, 강유전체 커패시터의 상부 전극으로서 Pt, Ir, Ir 산화물, Ru 산화물등이 일반적으로 사용된다. 그러나, 이들 재료를, RIE(반응성 이온 에칭), 이온 밀링, ECR 등에 의해서 0.5㎛정도의 서브 미크론 레벨로 미세 가공하는 것은 꽤 어렵고, 특히 Pt는 재질이 단단하므로 매우 어려워서, 강유전체 커패시터의 미세화가 곤란해진다. 그런데, 고집적의 강유전체 메모리의 설계시, 강유전체 메모리셀의 미세화는 불가피하고, 메모리셀의 미세화를 위해서는 강유전체 커패시터의 상부 전극의 미세화가 중요 과제이다.

상기된 바와 같이 종래의 비트선 사전 형성·상부 전극 접속 구조를 구비한 강유전체 메모리는, 강유전체 커패시터의 특성 열화를 방지하고, 또한, 프로세스를 통합하는 것이 곤란하였다.

본 발명은 상기한 문제점을 해결하도록 이루어진 것으로, 비트선 사전 형성·상부 전극 접속 구조를 구비한 강유전체 메모리셀을 제조할 때에, 강유전체 커패시터의 특성 열화를 방지하고, 또한, 프로세스 통합을 가능하게 하는 반도체 장치의 제조 방법 및 이것에 따라 제조된 반도체 장치를 제공하는 것을 목적으로 한다.

본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 표층부에 불순물 확산 영역으로 이루어진 드레인 영역·소스 영역을 구비한 MOS 트랜지스터를 형성한 공정과, 이 후, 상기 반도체 기판상에 제1 절연막을 형성하는 공정과, 상기 MOS 트랜지스터의 일단측 영역에 하단부가 컨택트하는 비트선을 상기 제1 절연막 상에 형성하는 공정과, 상기 비트선 상 및 상기 제1 절연막 상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막 및 제1 절연막에 선택적으로 컨택트홀을 개구하고, 상기 MOS 트랜지스터의 타단측 영역에 하단부가 컨택트하는 커패시터 컨택트 플러그를 매립 형성하는 공정과, 이 후, 상기 반도체 기판상에 하부 전극, 강유전체 물질을 이용한 전극간 절연막 및 상부 전극을 구비한 강유전체 커패시터를 형성하는 공정과, 상기 상기 강유전체 커패시터의 상부 전극과 커패시터 컨택트 플러그의상단면 사이를 접속하는 전극 배선을 형성하는 공정을 구비하는 것을 특징으로 한다.

또한, 본 발명의 반도체 장치의 제조 방법은, 각각 전극간 절연막에 강유전체 물질을 이용한 정보 기억용의 강유전체 커패시터 및 전하 전송용의 MOS 트랜지스터를 구비한 복수의 메모리셀과, 각가 동일 행의 상기 메모리셀의 MOS 트랜지스터의 게이트에 공통적으로 접속된 복수개의 워드선과, 각각 동일행의 상기 메모리셀의 강유전체 커패시터에 공통적으로 접속된 복수개의 커패시터 플레이트선과, 각각 동일열의 상기 메모리셀의 MOS 트랜지스터의 일단측에 공통적으로 접속된 복수개의 비트선을 구비한 강유 전체 메모리를 제조하는 방법으로서, 반도체 기판의 표층부의 소정 위치에서 비트선 방향에 대해서 거의 평행한 방향으로 각각 MOS 트랜지스터를 구성하는 2개의 드레인·채널·소스 영역을 중앙부에서 드레인 영역을 공유하면서 직선형으로 형성하고, 이 때, 복수개의 드레인·채널·소스 여역을 전체적으로 바둑판형으로 규칙적으로 배치시킴으로써 셀어레이 영역을 획정하는 공정과, 상기 셀어레이 영역의 각각 동일 행의 복수개의 드레인·채널·소스 영역에서의 각 MOS 트랜지스터의 채널 영역상에 게이트 절연막을 통해 적층된 게이트 전극부를 구비한 복수개의 워드선을 서로 거의 평행한 방향으로 형성하는 공정과, 상기 워드선상에 제1 절연막을 형성하는 공정과, 상기 셀어레이 영역의 각각 동일 열의 복수개의 드레인·채널·소스 영역에서의 공통적인 드레인 영역에 컨택트하는 복수개의 비트선을 상기 제1 절연막 상에서 서로 거의 평행한 방향, 또한, 상기 복수개의 워드선에 거의 직교하는 방향으로 형성하는 공정과, 상기 비트선 상 및 상기 제1 절연막 상에 제2 절연막을 형성하는 공정과, 상기 드레인·채널·소스 영역에서의 소스 여역에 하단부가 컨택트하는 커패시터 컨택트 플러그를 상기 제2 절연막 및 제1 절연막에 매립 형성하는 공정과, 상기 커패시터 컨택트 플러그상 및 상기 제2 절연막 상에 캡용의 제3 절연막을 형성하는 공정과, 상기 제3 절연막 상에 각각 동일 행의 복수개의 메모리셀에서 강유전체 커패시터로 공유되는 하부 전극이 되는 복수개의 커패서터 플레이트선을 상기 워드선에 거의 평행한 방향으로 형성함과 동시에, 상기 셀어레이 영역의 단위 셀마다 대응하여 상기 하부 전극, 강유전체 물질을 이용한 전극간 절연막 및 상부 전극을 구비한 복수개의 강유전체 커패시터를 형성하는 공정과, 상기 강유전체 커패시터의 표면을 보호하는 제4 절연막을 형성하는 공정과, 상기 제4 절연막의 상기 강유전체 커패시터의 상부 전극상에 대응하는 부분에 전극 배선 접속용의 제1 컨택트홀을 개구함과 동시에, 상기 제4 절연막 및 제3 절연막의 상기 커패시터 컨택트 플러그상에 대응하는 부분에 전극 배선 접속용의 제2 컨택트홀을 개구하는 공정과, 상기 제4 절연막 상에 전극 배선 재료를 퇴적하고, 상기 단위 셀마다 강유전체 커패시터의 상부 전극과 커패시터 컨택트 플러그의 상단면 사이를 접속하는 전극 배선을 패터닝 형성하는 공정을 구비하는 것을 특징으로 한다.

또한, 본 발명의 반도체 장치는, 반도체 기판의 표층부에 형성된 불순물 확산 영역으로 이루어진 드레인 영역·소스 영역을 구비한 MOS 트랜지스터와, 상기 MOS 트랜지스터상에 형성된 제1 절연막과, 상기 제1 절연막내에 매립 형성되고, 상기 드레인 영역·소스 영역중 한쪽 영역에 하단부가 컨택트한 커패시터 컨택트 플러그와, 상기 제1 절연막의 상층측에 형성되고, 하부 전극, 강유전체 물질을 이용한 전극간 절연막 및 상부 전극을 구비한 강유전체 커패시터, 상기 커패시터 컨택트 플러그의 상단과 상기 강유전체 커패시터의 상부 전극 사이를 접속하는 전극 배선을 구비하는 것을 특징으로 한다.

제1도는 본 발명의 제 1 실시 형태에 따른 강유전체 메모리셀을 채용한 대용량의 강유전체 메모리에 대해서 셀어레이의 제조 공정에서의 셀어레이 일부의 평면 패턴의 일례를 개략적으로 도시한 도면.

제2도는 제1도의 공정에 잇따른 공정에서의 평면 패턴의 일부를 도시한 도면.

제3도는 제2도의 공정에 잇따른 공정에서의 평면 패턴의 일부를 도시한 도면.

제4도는 제1도 내지 제3도에 도시한 셀의 제조 공정의 일례에서의 단면의 일부를 도시한 도면.

제5도는 제5도의 공정에 잇따른 공정에서의 단면의 일부를 도시한 도면.

제6도는 제5도의 공정에 잇따른 공정에서의 단면의 일부를 도시한 도면.

제7도는 제6도의 공정에 잇따른 공정에서의 단면의 일부를 도시한 도면.

제8도는 제7도의 공정중의 일부를 추출하여 단면의 일부를 상세히 도시한 단면도.

제9도는 1트랜지스터·1커패시터 구성의 강유전체 메모리셀의 등가 회로를 도시한 회로도.

제10도는 제9도의 강유전체 메모리셀의 어레이 및 그 주변 회로 일부의 등가 회로를 도시한 회로도.

제11도는 제9도의 메모리셀을 2개 이용한 2트랜지스터·2커패시터형의 강유전체 메모리셀의 기록 동작의 원리를 설명하기 위해서 강유전체 커패시터의 인가 전계 및 전기 분극의 상태를 도시한 도면.

제12도는 제9도의 메모리셀을 2개 이용한 2트랜지스터·2커패시터형의 강유전체 메모리셀의 판독 동작의 원리를 설명하기 위해서 강유전체 커패시터의 인가 전계 및 전기 분극의 상태를 도시한 도면.

제13도는 제11도에 도시한 기록 동작 및 도 11에 도시한 판독 동작시 플레이트선(PL)에 인가되는 전압파형의 일례를 도시한 파형도.

제14도는 RFID 시스템의 전체 시스템 구성을 도시한 도면.

제15도는 트랜스폰더의 상세한 내부 회로를 도시한 도면.

* 도면의 주요 부분에 대한 부호의 설명

1 : 반도체 기판 2 : 소자간 분리 산화막

3 : 게이트 산화막 4 : P 도프 폴리실리콘

5 : WSi 6,7 : 게이트 전극 보호용 절연막

9,10 : 절연막 11 : 배리어 금속막

13 : 평탄화용 절연막 14 : 배리어 금속막

15 : 커패시터 컨택트 플러그 16: 캡용 절연막

17 : 하부 전극 18 : 강유전체 박막

19 : 상부 전극 16a,19a : 전극 배선 접속용 개구부

20a : 상부 전극 매립용 절연막 20 : 커패시터 보호용 절연막

21 : 배리어 금속막 22 : 전극 배선

23 : 패시베이션막 SDG : 활성 영역

D : 불순물 확산층(드레인 영역) G : 게이트 전극부

S : 불순물 확산층(소스 영역) BL : 비트선

WL : 워드선 PL : 플레이트선

이하 도면을 참조하여 본 발명의 실시 형태를 도시한다.

우선 여기서 본 발명에서 대상으로 하는 강유전체 메모리(FRAM) 에 대해서 간단히 설명해 두겠다.

도 9는 1트랜지스터·1커패시터형과 강유전에 메모리셀의 등가 회로를 도시하고 있다. 도 9에서 C는 강유전체 커패시터, Q는 전하 전송용의 MOS 트랜지스터, WL은 상기 MOS 트랜지스터의 게이트에 접속되어 있는 워드선, BL은 상기 MOS 트랜지스터의 일단에 접속되어 있는 비트선, PL은 상기 커패시터의 일단(플레이트)에 접속되어 있는 플레이트선, VPL은 플레이트선 전압이다.

도 10은 예를 들면 비트선 반복 구성의 강유전체 메모리셀 어레이를 구비한 강유전체 메모리 일부의 등가 회로를 도시하고 있다.

도 10에서는 MC는 각각 전극간 절연막에 강유전체를 이용한 정보 기역용의 강유전체 커패시터 C와 전하 전송용의 MOS 트랜지스터(패스트랜지스터) Q가 직렬로 접속되어 이루어진 단위 셀이고, 이 단위 셀 MC는 행렬형으로 배열되어 메모리셀 어레이(10)를 구성하고 있다.

WLi (i=1,2,3…)는 메모리셀 어레이(10)에서의 동일 행의 단위 셀의 트랜지스터 Q의 게이트에 공통으로 접속된 복수개의 워드선이다.

PLi (i=1,2,3…)는 메모리셀 어레이(10)에서의 동일 행의 단위 셀의 커패시터 C의 플레이트에 공통으로 접속된 복수개의 플레이트선이다.

BLi (i=1,2,3,4…)는 메모리셀 어레이(10)에서의 동일 열의 단위 셀의 트랜지스터의 일단에 공통적으로 접속된 비트선이다.

워드선 선택 회로(81)는, 어드레스 신호에 기초하여 상기 복수개의 워드선(WLi) 중 일부를 선택하여 워드선 전압을 공급하는 것이다.

커패시터 플레이트선 선택 회로(82)는, 상기 어드레스 신호에 기초하여 상기 복수개의 플레이트선(PLi)중의 일부를 선택하고, 이 플레이트선(PLi)의 전압을 제어하는 것이다.

또, 도9의 메모리셀을 2개 이용한 2트랜지스터·2커패시터형의 강유전체 메모리셀도 알려져 있다. 이 2트랜지스터·2커패시터형의 강유전체 메모리셀은, 도 11또는 도 12에서 도시한 바와 같이, 제1 트랜지스터(Q1) 및 제2 트랜지스터(Q2)와, 상기 제1 트랜지스터(Q1) 및 제2 트랜지스터(Q2)에 각각 대응하여 직렬로 접속된 제1 커패시터(C1) 및 제2 커패시터(C2)로 이루어진다.

그리고, 상기 제1 트랜지스터(Q1) 및 제2 트랜지스터(Q2)의 각 일단(드레인)에 대응하여 제1 비트선(BL1) 및 제2 비트선(/BL1)이 접속되어 있고, 각 게이트에 공통으로 워드선(WL)이 접속되어 있고, 상기 제1 커패시터(C1) 및 제2 커패시터(C2)의 각 플레이트에 공통으로 플레이트선(PL)이 접속되어 있다.

상기 워드선(WL) 및 플레이트선(PL)은 평행하게 설치되어 있고, 워드선용의 로우 디코더(도시하지 않음)에 의해 선택된 워드선(WL)에 워드선 신호가 공급되고, 플레이트선용의 로우 디코더(도시하지 않음)에 의해 선택된 플레이트선(PL)에 플레이트선 전압(VPL)이 공급된다.

또한, 상기 2개의 비트선(BL1,/BL1)에는, 비트선 전위 센스 증폭용의 센스 증폭기(도시하지 않음), 기록 회로(도시하지 않음) 및 프리챠지 회로(도시하지 않음)가 접속되어 있다.

다음에, 상기 2트랜지스터·2커패시터 구성의 강유전체 메모리셀의 데이타 기록 동작의 원리 및 데이타 판독 동작의 원리에 대해서, 도 11내지 도 13을 참조하면서 설명한다.

도 11a 내지 도 11c는 기록 동작시의 강유전체 커패시터의 인가 전계, 전기 분극의 상태를 도시하고 있고, 도 12a 내지 도 12c는 판독 동작시의 강유전체 커패시터의 인가 전계, 전기 분극의 상태를 도시하고 있다.

또한, 도 13은 데이타의 기록 동작시 및 판독 동작시의 플레이트선의 인가 전위를 도시하고 있다. 상기 강유전체 메모리셀에 대한 데이타의 기록, 판독시에, 선택된 메모리셀의 플레이트선(PL)의 전위를 예로 들면 0V→5V→0V로 변환시킴으로써, 유전 분극의 방향을 제어한다.

(A) 데이타의 기록 동작시에는, 초기 상태에서는, 플레이트선(PL)을 접지 전위 Vss(0V)로 설정하고, 2개의 비트선(BL1, /BL1)을 각각 0V로 프리차지해 놓는다.

우선, 도 11a에 도시한 바와같이 2개의 비트선(BL1, /BL1)중 한쪽[예를 들면 제2 비트선(/BL1)]을 예를 들면 5V로 설정하고, 워드선(WL)에 5V를 인가하여 2개의 트랜지스터(Q1,Q2)를 온 상태로 하면, 제2 커패시터(C2)의 양단간에 전위차가 생겨서 예를 들면 도면중 하향의 분극이 발생하지만, 제1 커패시터(C1)의 분극은 발생하지 않는다.

다음에, 도 11b에 도시된 바와 같이, 플레이트선(PL)을 5V로 설정하면, 제1 커패시터(C1)의 양단간에 전위차가 생기고, 도면중 상향의 분극이 발생하지만, 제2 커패시터(C2)의 분극은 반전하지 않는다. 이에 따라, 2개의 커패시터(C1,C2)에 도시된 바와 같이 서로 역방향의 분극이 발생한 상태가 되고, 이 상태는 데이타 "1" 또는 "0"의 기록 상태에 대응한다.

다음에, 도 11c에 도시된 바와같이, 플레이트선(PL)을 0V로 설정하고, 워드선(WL)을 0V로 하여 2개의 트랜지스터(Q1,Q2)를 오프 상태로 한다.

(B) 데이타의 판독 동작시에는, 초기 상태에서는, 플레이트선(PL)을 0V로 설정하고, 2개의 비트선(BL1, /BL1)을 각각 0V로 프리차지해 놓는다. 여기서, 2개의 커패시터(C1,C2)에는 예를 들면 도 12a에 도시된 바와 같이 서로 역방향의 분극이 발생한 상태의 데이타가 기록되어 있는 경우를 상정한다.

우선, 도 12b에 도시된 바와 같이, 플레이트선(PL)을 5V로 설정하고, 워드선(WL)에 예를 들면 5V를 인가하여 2개의 트랜지스터(Q1,Q2)를 온 상태로 하면, 제 2커패시터(C2)의 양단가에 전위차가 생겨서 그 분극의 방향의 반전하지만, 제1 커패시터(C1)의 분극의 방향은 반전하지 않는다. 이 2개의 커패시터(C1,C2)로부터의 판독 전위는 센스 증폭기에 의해 센스 증폭되고, 이 센스 증폭기의 출력에 의해 2개의 비트선(BL1, /BL1)은 대응하여 0V,5V로 설정되고, 상기 센스 증폭기의 출력에 기초하여 판독 데이타의 "1", "0"을 판별한다.

계속해서, 도 12c에 도시된 바와같이, 플레이트선(PL)을 0V로 설정하며, 제2 커패시터(C2)의 양단간에 전위차가 생겨서 그 분극의 방향이 반전하고, 제1 커패시터(C1)의 분극의 방향은 반전하지 않고, 초기 상태로 되돌아간다.

다음에 본 발명을 상기한 바와 같은 FRAM에 적용한 실시예를 상세하게 설명한다. 도 1 내지 도 3은, 본 발명의 제1 실시 형태에 관한 강유전체 메모리셀을 채용한 대용량의 강유전체 메모리에 관해서 셀어레이의 제조 공정순에서의 셀어레이의 일부의 평면 패턴의 일례를 개략적으로 도시하고 있다.

도 4 내지 도 7은, 상기 셀어레이의 제조 공정순에서의 단면 구조의 일부를 개략적으로 도시하고 있고, 구체적으로는 도 3중의 A-A선에 따르는 SDG 영역 및 셀 커패시터를 포함한 단면 구조를 도시하고 있다.

우선, 셀어레이의 구조에 대해서 설명한다. 도 7에 도시한 구조에서는 상술한 종래예의 비트선 사전 형성·상부 전극 접속 구조와 비교해서, 패스트랜지스터와 강유전체 커패시터의 상부 전극(19)과의 접속 구조 및 상부 전극(19)의 구조가 다르다.

또한 여기서는 전하 전송용의 1개의 MOS 트랜지스터(패스트랜지스터)와 정보 기억용의 1개의 강유전체 커패시터가 직렬 접속된 구성을 단위 셀로 하고, 단위 셀이 행렬형으로 배열되어 메모리셀 어레이를 구성하여 이루어진 1트랜지스터·1커패시터형의 강유전체 메모리셀을 구비한 FRAM을 예로 들어 설명한다. 또한, 설명의 간단화를 위해, 각 워드선을 WL, 각 비트선을 BL, 각 플레이트선을 PL로 표시한다.

도 7에서, 1은 제1 도전형(예를 들면 p형)의 반도체 기판(예를 들면 실리콘 기판)이고, 그 표층부에는 도 1에 도시된 바와 같이 복수개의 소자 영역(활성화 영역) SDG가 각각 워드선(WL) 형성 방향에 직교하는 방향[비트선(BL) 형성 방향에 평행한 방향]으로 거의 직선형으로 형성됨과 동시에 평면적으로 봐서 행렬형의 배치로 형성되어 있고, 각 소자 영역(SDG)사이에는 소자간 분리 영역용의 산화막(2)이 형성되어 있다.

여기서 각 열의 소자 영역(SDG)은 1열마다 소자 영역(SDG)의 1개분의 길이(1피치)씩 위치가 편이되어 있고, 각 소자 영역(SDG)은 전체적으로 바둑판형의 배치(플러스 격자에 대해서 지그재그형의 배치)로 형성되어 있다.

상기 각 소자 영역(SDG)은 중앙부로부터 일단측 영역에 제1 MOS 트랜지스터를 구성하는 제1 드레인·채널·소스 영역이 직선형으로 형성되어 있고, 상기 중앙부로부터 타단측 영역에 제2 MOS 트랜지스터를 구성하는 제2 드레인·채널·소스 영역이 직선형으로 형성되어 있고, 상기 중앙부는 상기 제1, 제2 MOS 트랜지스터에 공통의 드레인 영역(D)으로 되어 있다.

상기 MOS 트랜지스터의 채널 영역상에 게이트 산화막(3)을 통해 게이트 전극부(G)가 형성되고, 동일행의 복수개 MOS 트랜지스터의 게이트 전극부(G)는 연속적으로 연속하여 워드선(WL)으로서 형성되고, 워드선(WL) 군은 서로 평행하게 형성되어 있다.

이 경우, 각 워드선(WL) (게이트 전극부:(G)은, 예를 들면 P도프 폴리실리콘(4) 및 WSi(텅스텐 실리사이드)(5)의 2층 구조로 되어 있고, 표면 절연막(6) 및 측벽 절연막(7)에 의해 보호되어 있다.

또한, 상기 표면 절연막(6), 측벽 절연막(7)상에 층간 절연막(9) 및 표면 평탄화용의 층간 절연막(10)이 형성되어 있고, 이 층간 절연막(10)상에 워드선(WL)군의 형성 방향과 각각 직교하는 방향으로 비트선(BL)군이 형성되어 있다.

이 경우, 층간 절연막(10)에는, 소자 영역(SDG)의 각 중앙부의 제2 도전형(본예에서는 n형)의 불순물 확산 영역(드레인 영역)(D)상에 대응하여 컨택트홀이 개구되어 있고, 상기 층간 절연막(10)상에서 상기 컨택트홀로부터 조금 벗어난 위치예 배리어 금속막(11) 및 도전막(12)으로 이루어진 비트선(BL)이 형성되어 있고, 각 비트선(BL)은 상기 컨택트홀내에서 각각 동일 열의 복수개의 소자 영역(SDG)의 각 드레인 영역(D)에 컨택트하고 있다.

또 도 4내지 도 7에서는 비트선(BL)은 상기 컨택트홀내만 실선으로 표시되고, 도시되는 단면의 후방에 위치하고 있는 층간 절연막(10)상에 대해서는 점선으로 표시되어 있다.

또한 상기 비트선(BL) 군상에는 표면 평탄화용의 층간 절연막(13) 및 캡용 절연막(16)이 형성되어 있고, 캡용 절연막(16)상에는 단위 셀마다 스택 구조의 강유전체 커패시터[하부 전극(17), 강유전체 절연막(18), 상부 전극(19)]가 형성되고, 또한 커패시터 보호용의 절연막(20) 및 패시베이션막(23)이 형성되어 있다.

이 경우 동일 행의 복수개의 강유전체 커패시터의 각 하부 전극(17)은 대응하는 MOS 트랜지스터를 포함하는 SDG영역의 중앙부 또는 인접하는 소자간 분리 산화막(2)의 상측을 덮도록, 또한 상기 워드선(WL)군의 형성 방향과 평행한 방향으로[즉, 비트선(BL)에 직교하는 방향으로] 연속적으로 형성되고, 커패시터 플레이트선(PL)으로 되어 있다.

또한, 단위 셀마다의 강유전체 커패시터의 상부 전극(19)은, 대응하는 하부 전극(17) 영역상에 강유전체 절연막(18)을 통해 예를 들면 사각형으로 형성되어 있다.

그리고, 강유전체 커패시터의 상부 전극(19)은, 대응하는 MOS 트랜지스터의 일단부의 제2 도전형(본예에서는 n형)의 불순물 확산 영역(소스 영역)(S)에 국소 접속용 전극 배선(22)을 통해 접속되어 있다.

이 경우, 상기 표면 평탄화용의 층간 절연막(13), 표면 평탄화용의 층간 절연막(10) 및 층간 절연막(9)등에는, 소자 영역(SDG)의 양단부의 소스 영역(S)상에 대응하여 컨택트홀이 개구되어 있고, 이 컨택트홀 내에 도전성의 플러그(커패시터 컨택트 플러그)(15)가 매립되어 있다. 그리고, 상기 캡용 절연막(16)에는, 상기 커패시터 컨택트 플러그(15)상에 대응하여 컨택트홀이 개구되어 있고, 이 컨택트홀 내면 및 상기 커패시터 보호막용의 절연막(20)상 및 상기 상부 전극(19)상에 국소 접속용의 전극 배선(22)으로서 예를 들면 알루미늄계 배선이 형성되어 있다.

또 본예에서는 커패시터 컨택트 플러그(15) 및 전극 배선(22)에 대해서도, 상기 비트선(BL)과 마찬가지로 각각 그 하지(下地)측에 배리어 금속막(14,21)을 구비한 구조로 되어 있다.

이 때 본 예에서는 상기 커패시터 컨택트 플러그(15) 및 상기 전극 배선(22)은 각각의 재료가 다르다, 구체적으로는 상기 커패시터 컨택트 플러그(15)의 재료는 고융점 금속이 바람직하고, 상기 전극 배선(22)의 재료는 알루미늄계 배선 재료 또는 구리계 배선 재료 또는 도전성 폴리실리콘계 배선 재료가 바람직하다.

그리고, 상기 전극 배선(22)의 하단면은, 상기 커패시터 컨택트 플러그(15)의 상단면보다도 면적이 크고, 상기 커패시터 컨택트 플러그(15)의 상단면 및 그 주변의 층간 절연막[본예에서는 층간 절연막(13)]에 컨택트하고 있다. 이에 따라, 전극 배선(22)과 커패시터 컨택트 플러그(15)와의 컨택트 저항의 저하와, 상기 커패시터 컨택트 플러그(15)상에 대응하여 컨택트홀을 개구할 때의 마스크 위치 맞춤의 마진 확보를 도모할 수 있다.

다음에 상기 셀어레이의 제조 방법에 대해서 도 1 내지 도 3에 도시한 평면 패턴 및 도 4 내지 도 7에 도시한 단면도를 참조하면서 공정순으로 설명한다.

우선 도 1 및 도 4에 도시한 바와 같이 통상의 CMOS형 DRAM 셀의 형성 공정과 동일한 공정에 의해 실리콘 기판(1)상의 셀의 MOS 트랜지스터의 어레이를 형성한다.

여기서 2는 기판 표층부에 선택적으로 형성된 소자 분리 영역을 이루는 산화막(D,S)은 기판 표층부의 소자 형성 영역에 선택적으로 형성된 기판과는 역도전형의 불순물 확산층으로 이루어진 드레인·소스 영역, 3은 기판 표면에 형성된 MOS 트랜지스터용의 게이트 산화막, G는 게이트 산화막(3)상에 형성된 MOS 트랜지스터용의 게이트 전극부[워드선(WL)의 일부]이다.

다음에 게이트 전극부(G)상을 포함하는 기판상에 층간 절연막(10)을 형성하고, 층간 절연막(10)의 드레인 영역(D)상에 대응하는 부분에 컨택트홀을 형성한다. 또한, 상기 컨택트홀의 내부 및 층간 절연막(10)상에 배리어 금속막(11) 및 도전막(12)을 순차 형성하고, 층간 절연막(10)상의 도전막(12)및 배리어 금속막(11)을 패터닝하여 비트선(BL)을 형성한다.

다음에 비트선 상을 포함하는 기판상에 평탄화용의 층간 절연막(13)을 800㎚정도 퇴적한 후, 화학 기계적 연마(Chemical Mechanical Polishing; CMP)에 의해 200㎚ 정도 연마하여 평탄화한다.

다음에 도 5에 도시된 바와 같이 리소그래피 공정과 에칭 공정에 의해 층간 절연막(13) 및 층간 절연막(10)의 상기 소스 영역(S)상에 대응하는 부분에 예를 들면 0.8×0.8㎛□의 개구 면적의 커패시터 플러그용의 컨택트홀을 선택적으로 형성한다. 이 경우 층간 절연막(13) 및 층간 절연막(10)의 전체 절연막 두께는 1500㎚, 개구부의 종횡비는 1.9이다.

또한 상기 컨택트홀의 내면에 배리어 금속막(예를 들면 TiN막)(14)을 20㎚ 퇴적시킨 후, 예를 들면 메탈 CVD장치에 의해 텅스텐을 상기 전체 절연막 두께 이상인 1700㎚정도 퇴적하여 상기 컨택트홀의 내부에 전면적으로 매립한다.

이 후 평탄화용의 층간 절연막(13)상의 텅스텐막 및 배리어 금속막을 에칭(etching back)에 의해 제거함으로써 도1중의 도시된 바와 같이 커패시터 컨택트 플러그(15)를 얻을 수 있다.

또 상기 커패시터 컨택트 플러그(15)를 매립할 때 컨택트홀 내벽에 배리어 금속막(14)을 형성하고 있으므로 컨택트 플러그(15)로부터 소스 영역(S)용 불순물 확산층으로의 확산을 방지하는 것이 가능하다.

또한 도 5에 도시된 바와 같이 CMP에 의해 층간 절연막(13)의 표면을 충분히 평탄화한 후, 캡용 절연막(16)을 150㎜ 퇴적한다.

다음에 도 2 및 도 6에 도시된 바와 같이 상기 캡용 절연막(16)상에 커패시터 하부 전극(17)[커패시터 플레이트선(PL)]용의 도전막, 커패시터 절연막용의 강유전체 막(18)을 순차 형성하고, 또한 커패시터 상부 전극(19)을 형성하고, 강유전체 막(18) 및 하부 전극(17)용 도전막의 패터팅을 행하여 강유전체 커패시터를 형성한 후, 커패시터 보호용 절연막(20)을 형성한다. 이 때, 상기 강유전체 막(18)으로서 PZT(PbZr_XTi₁-_XO3)막 또는 SBT(SrBi₂Ta₂O₉)막등 커패시터 하부 전극(17)이나 커패시터 상부 전극(19)으로서 Pt등을 이용할 수 있다.

다음에 상기 커패시터 보호용 절연막(20) 및 캡용 절연막(16)의 커패시터 컨택트 플러그(15)상에 대응하는 부분을 개구함과 동시에 커패시터 보호용 절연막(20)의 커패시터 상부 전극(19)상에 대응하는 부분을 개구한다. 이 경우, 커패시터 컨택트 플러그(15)의 상단부 면적보다 큰 개구부(도 2중, 16a)와 커패시터 상부 전극(19)의 면적보다 작은 개구부(도 2중, 19a)를 형성한다.

그리고 도 3및 도 7에 도시된 바와 같이, 커패시터 컨택트 플러그(15)와 커패시터 상부 전극(19)을 접속하기 위한 전극 배선 재료로서, 예를 들면 배리어 금속막용의 TiN막(21) 및 Si·Cu(실리콘·구리) 성분을 포함하는 Al(알루미늄)배선과 같은 도전막을, 커패시터 보호용 절연막(20)을 덮도록 예를 들면 고주파 스퍼터법, 메탈 CVD법 또는 MOCVD 법에 의해 순서대로 퇴적하고, 이것을 패터닝하여 전극 배선(22)을 형성하고, 그 위에 패시베이션막(23)을 퇴적한다.

또, 상기 강유전체 막(18)의 형성시에, 강유전체 재료의 퇴적 후, 강유전체 재료를 결정화하고 강유전체 특성을 톺이기 위해서, 통상은 750℃ 정도의 고온 산소 분위기에서 약 10초 동안 고속 열처리한다.

또한 강유전체 재료의 퇴적 후의 공정에서 커패시터 패터닝을 행할 때 생기는 강유전체 특성의 저하를 회복시키기 위해서, 600℃의 고온 산소 분위기에서 30분정도의 어닐링을 행한다.

또 이들 고온 산소 분위기에서의 처리시에 상기 캡용 절연막(16)은 강유전체 막(18)을 형성할 때의강유전체 물질의 열적 처리 공정이 종료할 때까지는 전극 배선 형성용의 컨택트홀이 개구되지 않으므로 상기 커패시터 컨택트 플러그재의 산화를 방지하는 기능을 갖는다.

단 캡용 절연막(16)으로 커패시터 컨택트 플러그(15)를 피복하고 있어도, 고온 산소 분위기에의 어닐링등에 의해 커패시터 컨택트 플러그재 표면이 가벼운 정도로 부분적 산화되는 것은 피할 수 없다.

그래서 바람직하게는 상기 커패시터 컨택트 플러그(15)상에 전극 배선 재료를 퇴적할 때, 그 전에 커패시터 컨택트 플러그(15)의 표면 산화막을 에칭하는 공정을 부가함으로써 커패시터 컨택트 플러그(15)와 전극 배선 재료와의 안정된 접속이 가능해진다. 이 때의 에칭은 통상의 메탈스퍼터의 전극을 교체하여 역스퍼터로 하는 것이 가능하다.

또한, 일반적으로 MOSFET 활성층과 컨택트 플러그와의 컨택트 저항을 내리기 위해서 행하는 수소, 질소의 혼합 가스를 이용한 450℃의 소결 공정은, 종래의 공정예에서는 강유전체 커패시터의 특성을 열화시키는 이유로 사용하는 것은 불가능하였다. 이것에 대해서 상기 실시예의 제조 방법에 따르면 강유전체 커패시터의 형성보다도 전에 커패시터 컨택트 플러그(15)를 제조함으로써, 강유전체 커패시터의 형성전에 통상의 MOS형 LSI와 동일한 소결 공정을 채용할 수 있고, 구체적으로는, 수소 또는 질소 또는 이들 혼합 가스를 이용한 400℃ 내지 500℃ 정도의 소결을 행하는 것이 가능해진다. 이에 따라 MOSFET의 게이트 임계치 Vth, 기판 전위등 여러가지 디바이스 파라미터를 공통적으로 제어할 수 있는 이점이 생긴다.

또한 상기 실시예의 제조 방법에서 커패시터 컨택트 플러그(15)의 재료로서 전극 배선과 동일한 재료는 이용하지 않고, 내산화성, 내열성, 저 컨택트 저항성을 지니고, 고 종횡비의 컨택트홀으로의 매립이 가능한 재료의 사용이 바람직한데, 예를 들면 텅스텐, 몰리브뎀, 티탄, 팔라듐 등의 고융점 금속의 사용이 바람직하다.

이것은 상기 커패시터 컨택트 플러그(15)로서 폴리실리콘 재료나 알루미늄계 재료 등 산화되기 쉬운 재료를 사용한 경우에는, 커패시터 컨택트 플러그(15)를 매립 형성한 후에 강유전체 커패시터를 제조할 때에 산소 분위기에서의 고온 열처리가 커패시터 컨택트 플러그(15)에도 실시되고 커패시터 컨택트 플러그(15)가 산화되어 그 기생 저항이 증가한다고 하는 문제가 생기기 때문이다.

또 본예에서는 AlSiCu 전극 배선 재료와 텅스텐 컨택트 플러그 재료와의 인터레이어로서 TiN을 이용하였지만, Ti/TiN의 적층막을 이용해도 좋다. 또한 전극 배선 재료로서는 AlSiCu 배선에 한하지 않고 알루미늄계, 구리계의 배선 재료나 도전성 폴리실리콘계 배선 재료를 이용하는 것이 가능하다.

또한 상기 실시예의 제조 방법에서는 커패시터용의 컨택트 플러그와 전극 배선 재료와의 접촉 저항을 적게 하기 위해서, 이들 컨택트면에서 전극 배선이 커패시터용의 컨택트 플러그의 상단면의 면적보타 큰 배선 면적을 갖는 접속 구조를 채용하고 있다. 즉, 본 예에서는 커패시터용 컨택트 플러그 상의 전극 배선(AliSiCu/TiN)은 컨택트 플러그(W)의 상단면과 주변 절연막[본예에서는 층간 절연막(13)] 양 쪽에 접촉하는 구조를 채용하고 있다.

다음에 상기된 바와 같은 PZT 재료 또는 SBT 재료를 이용한 강유전체 커패시터의 상부 전극 재료로서 Pt 또는 그 밖의 전극 재료(Ir, Ir 산화물, Ru 산화물등)를 사용하고 강유전체 커패시터의 상부 전극을 0.1 미크론 레벨까지 미세하게 형성하는 방법에 대해서 도 8a 내지 도 8f를 참조하면서 설명한다. 또, 이 공정은 강유전체 커패시터용 전극 이외의 형성시에도 적용 가능하다.

우선 도 8a에 도시된 바와 같이, 상기 캡용 절연막(16)상에 강유전체 커패시터의 하부 전극막(17a), 강유전체 박막(18a)을 순차 퇴적한다. 이 경우 하부 전극막(17a)으로서 Pt를 175㎚, 강유전체 박막(18a)으로서 PZT막을 300㎚ 형성한다.

다음에 도 8b에 도시된 바와 같이, 강유전체 박막(18a)상에 300㎚의 TEOS(테트라에톡시실란) 산화막(20a)를 퇴적한다.

다음에 도 8c에 도시된 바와 같이, PEP(사진 식각 공정)을 이용하여 TEOS 산화막(20a)에 원하는 상부 전극 면적에 대응하는 개구부를 선택적으로 형성한다.

다음에 도 8d에 도시된 바와 같이, 상부 전극 형성용의 Pt막(19a)을 TEOS 산화막(20a)의 막 두께 이상으로 퇴적한다.

다음에 도 8e에 도시된 바와 같이, 에칭백 도는 CMP에 의해 TEOS 산화막(20a)상의 Pt막(19a)을 제거한다. 그리고 통상의 포토 리소그래피 기술을 사용하고, 띠형상의 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하는 이방성 에칭에 의해 상기 TEOS 산화막(20a)/강유전체 박막(18a)/하부 전극막(17a)을 순차 패터닝한다.

이에 따라 원하는 띠형상의 강유전체 박막(18) 및 하부 전극(17)을 얻는다. 이 때, 동일 마스터 패턴을 이용하여 TEOS 산화막(20a), 강유전체 박막(18a) 및 하부 전극막(17a)를 순차 에칭 가공함으로써, 자기 정합에 의해 TEOS 산화막(20a)과 강유전체 박막(18)과 하부 전극막(17)은 거의 동일한 평면 형상으로 형성된다.

다음에 도 8f에 도시된 바와 같이, 상기 강유전체 박막(18), 하부 전극(17)의 패턴 에지에서의 이방성 에칭에 의한 가공 손실을 완화함과 동시에, 강유전체 박막(18)의 전기적 절연 내압의 저하등을 억제하기 위해서 TEOS 산화막(20a), 상부 전극(19), 강유전체 박막(18), 하부 전극(17)의 표면을 덮도록 커패시터 보호용 절연막(20)을 형성한다. 상기 커패시터 보호용 절연막(20)으로서는 예를 들면 플라즈마 CVD법에 의한 TEOS의 분해에 의해 SiO₂막 또는, 열산화법에 의한 SiO₂막을 형성한다.

그리고, 커패시터 보호용 절연막(20)의 상부 전극(19)상에 대응하는 부분에 상부 전극(19)의 면적보다 작은 개구부를 설치한 후, 상기된 바와 같은 전극 배선(22) 및 최종 보호용의 패시베이션막(23)을 형성한다.

상술된 바와 같이 상기 실시예의 제조 방법에서는 강유전체 메모리셀을 형성할 때 패스트랜지스터의 일단측 영역상에 컨택트 플러그층을 매립한 후에 강유전체 커패시터를 형성하고, 커패시터 상부 전극과 컨택트 플러그의 상단부를 접속하기 위한 전극 배선을 예를 들면 스퍼터법에 의해 형성하는 것이 가능해진다.

이에 따라 강유전체 메모리셀의 형성후에 메탈 CVD 장치나 MOCVD 장치를 이용한 환원성 분위기에서의 배선막 퇴적 공정을 피할 수 있고, 커패시터의 잔류 분극량 등의 전기적 특성의 열화를 방지할 수 있다.

또한 커패시터 상부 전극(19)을 절연막(20a)의 개구부에 매립하는 구조로 했으므로 커패시터 상부 전극(19)의 면적을 축소하고, 단위 셀의 면적의 축소화가 가능해지고, FRAM의 고집적화가 가능해진다.

계속해서 상기된 바와 같은 FRAM을 RFID(Radio Frequency Identication) 시스템에 응용한 예를 도시한다.

RFID 시스템이란, 전파를 이용한 비접촉형 태그 시스템(식별기)를 뜻하는 것으로서, 일반적으로는 비접촉 데이타 캐리어 시스템 등으로도 불리고 있고, RFID 시스템의 전체의 시스템 구성을 도 14에서 도시하고 있다.

RFID 시스템은, 퍼스널 컴퓨터, 컨트롤러, 안테나 등으로 구성된 호스트측과 트랜스폰더라고 하는 데이타 캐리어로 구성된다. 트랜스폰더는 FRAM과 ASIC가 1칩화된 모노리식 RFID 칩 및 전력 수신, 데이타 수신/ 송신을 겸하는 안테나를 내장한 심플한 구성이다.

호스트측으로부터는 필요에 따라서 커맨드 및 데이타를 반송파에 실어서 송신하지만 트랜스폰더측에서는 그 반송파에 의해 필요한 전력을 발생시키고, 데이타의 기록 및 판독과 송신에 이용하여 호스트측으로 정보를 돌려준다.

비접촉형 태그는 전지가 불필요하고, FRAM의 기억 내용을 전파를 사용하여 비접촉으로 판독하고 그 내용을 재기록함으로써, 사람의 입퇴출(入退出)등의 관리에 활용하는 것이 가능하다. 예를 들면 옷의 포켓에 정기권용의 비접촉형 태그를 넣은 채로 개찰하거나, 비접촉형의 태그를 자동차에 붙인 채 달려 고속도로의 요금소에서 일일이 정산하기 위해서 멈추지 않아도 된다거나, 사람과의 개재없이 주차장의 출입을 감시·관리하는 등의 용도를 겨냥하고 있다. 또한 가축이나 회유어의 행동을 관리하기 위해서 사용하는 것이 가능하다.

도 15는 트랜스폰더의 상세한 내부 회로를 도시한다.

즉 외부로부터 입력되는 전자파를 검지하는 LC회로와 LC회로가 검출한 전자파로부터 신호를 생성하는 회로(58)와, LC회로가 검출한 전자파로부터 전원 전압을 발생시키는 회로(59)와, 전원 전압의 상승을 검출하여 파워온 신호를 출력하는 파워온 회로(60)와, 강유전체 물질을 전극에 구비한 강유전체 커패시터와 전하 전송용의 MOS 트랜지스터로 이루어진 메모리셀을 복수개 행렬형으로 배치하고, 예를 들면 동일행에 속하는 메모리셀의 MOS 트랜지스터를 동일한 워드선으로 각각 공통 접속하고, 동일 행에 속하는 메모셀의 강유전체 커패시터의 한쪽 전극을 동일한 커패시터 플레이트선으로 각각 공통 접속하고, 동일 열에 속하는 메모리셀의 MOS 트랜지스터의 한쪽 단자를 동일한 비트선으로 각각 공통 접속하여 구성한 FRAM 셀 어레이(61)등으로 구성된다.

또, 본 발명은 상기된 바와 같은 FRAM에 한하지 않고 FPGA(Field Progiamle Gate Array)나 스태틱형 RAM을 탑재한 논리 LSI등에서 논리의 프로그램 기억부에 소량이기는 하지만 사용되는 강유전체 메모리셀의 형성 방법에 적용하는 것도 가능하다.

또한 본 발명은 상기된 바와 같은 반도체 기판상에 강유전체 메모리셀을 형성하는 경우에 한하지 않고, SOI등과 같이 절연 기판상의 반도체층상에 강유전체 메모리셀을 형성하는 경우에도 적용하는 것이 가능하다.

상술된 바와 같이 본 발명의 반도체 장치의 제조 방법에 따르면, 강유전체 메모리셀을 형성할 때 패스트랜지스터의 일단측 영역상에 컨택트 플러그층을 매립한 후에 강유전체 커패시터를 형성하고, 커패시터 상부 전극과 건택트 플러그의 상단부를 전극 배선으로 접속하기 때문에, 강유전체 커패시터 형성 후의 환원성 분위기에서의 처리의 영향을 회피하고, 또한 강유전체 커패시터를 용이하게 형성할 수 있다.

또한 본 발명의 반도체 장치의 제조 방법에 따르면 거패시터 상부 전극(Pt 등)의 미세 가공 나아가서는 강유전체 메모리셀의 패턴의 미세화를 실현할 수 있다.

따라서 본 발명의 반도체 장치의 제조 방법에 의해 제조된 반도체 장치에 따르면, 커패시터 상부 전극과 컨택트 플러그의 상단부를 접속하기 위한 전극 배선의 신뢰성이 높아서 강유전체 커패시터의 미세화가 가능한 구조를 가질 수 있다.

Claims

반도체 기판의 표층부에 불순물 확산 영역으로 이루어진 드레인 영역·소스 영역을 구비한 MOS 트랜지스터를 형성하는 공정과, 이 후, 상기 반도체 기판상에 제1 절연막를 형성하는 공정과, 상기 MOS 트랜지스터의 일단측 영역에 하단부가 컨택트하는 비트선을 상기 제 1 절연막 상에 형성하는 공정과, 상기 비트선 상 및 상기 제1 절연막 상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막 및 제1절연막에 선택적으로 컨택트홀을 개구하고, 상기 MOS 트랜지스터의 타단측 영역에 하단부가 컨택트하는 커패시터 컨택트 플러그를 매립 형성하는 공정과, 이 후, 상기 반도체 기판상에 하부 전극, 강유전체 물질을 이용한 전극간 절연막 및 상부 전극을 갖는 강유전체 커패시터를 형성하는 공정과, 상기 강유전체 커패시터의 상부 전극과 커패시터 컨택트 플러그의 상단면 사이를 접속하는 전극 배선을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 커패시터 컨택트 플러그를 매립 형성하는 공정과 상기 강유전체 커패시터를 형성하는 공정 사이에 반도체 기판상에 제3 절연막을 퇴적하는 공정과, 상기 강유전체 커패시터를 형성하는 공정과 상기 전극 배선을 형성하는 공정사이에 상기 제3 절연막에 전극 배선 컨택트용의 컨택트홀을 개구하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 전극 배선을 형성하는 공정은 상기 커패시터 컨택트 플러그의 상단면을 에칭한 후에 전극 배선 재료를 퇴적하여 패터닝하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 커패시터 컨택트 플러그를 매립 형성하는 공정과 상기 강유전체 커패시터를 형성하는 공정 사이에 수고계 가스 및 질소계 가스중 적어도 한쪽을 이용하여 소결하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 강유전체 커패시터를 형성할 때 하부 전극막 및 전극간 절연막을 퇴적한 후, 상기 전극간 절연막 상에 제3 절연막을 퇴적하고, 상기 제3 절연막을 선택적으로 개구하고, 그 개구부 및 상기 제3 절연막 상에 상기 상부 전극 형성용의 전극 재료를 퇴적한 후에, 상기 제3 절연막 상의 전극 재료를 에칭백 또는 화학 기계적 연마에 의해 제거함으로써 상기 상부 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제5항에 있어서, 상기 제3 절연막 상의 전극 재료를 제거한 후, 상기 제3 절연막, 전극간 절연막 및 하부 전극막을 동일한 마스터 패턴을 이용하여 순차 패터닝 가공하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 커패시터 컨택트 플러그를 형성하는 공정은 상기 컨택트홀을 개구한 후의 제2 절연막 상 및 상기 컨택트홀의 내부에 메탈 CVD 법 또는 MOCVD 법을 이용하여 고융점 금속 재료를 퇴적한 후에 화학 기계적 연마에 의해 제2 절연막 상의 고융점 금속 재료를 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
각각 전극간 절연막에 강유전체 물질을 이용한 정보 기억용의 강유전체 커패시터 및 전하 전송용의 MOS 트랜지스터를 구비한 복수의 메모리셀과, 각각 동일 행의 상기 메모리셀의 MOS 트랜지스터의 게이트에 공통적으로 접속된 복수개의 워드선과, 각각 동일 행의 상기 메모리셀의 강유전체 커패시터에 공통적으로 접속된 복수개의 커패시터를 플레이트선과, 각각 동일 열의 상기 메모리셀의 MOS 트랜지스터의 일단측에 공통적으로 접속된 복수개의 비트선을 구비한 강유전체 메모리를 제조하는 방법에 있어서, 반도체 기판의 표층부의 소정 위치에서 비트선 방향에 대해서 거의 평행한 방향으로 각각 MOS 트랜지스터를 구성하는 2개의 드레인·채널 ·소스 영역을 중앙부에서 드레인 영역을 공유하면서 직선형으로 형성하고, 이 때 복수개의 드레인·채널·소스 영역을 전체적으로 바둑판형으로 규칙적으로 배치시킴으로써 셀어레이 영역을 획정하는 공정과, 상기 셀어레이 영역의 각각 동일 행의 복수개의 드레인·채널·소스 영역에 있어서의 각 MOS 트랜지스터의 채널 영역상에 게이트 절연막을 통해 적층된 게이트 전극부를 구비한 복수개의 워드선을 서로 거의 직교하는 방향으로 형성하는 공정과, 상기 워드선상에 제1 절연막을 형성하는 공정과, 상기 셀어레이 영역의 각각 동일 열의 복수개의 드레인·채널·소스 영역에 있어서의 공통적인 드레인 영역에 컨택트하는 복수개의 비트선을 상기 제1 절연막 상에서 서로 거의 평행한 방향, 또는 상기 복수개의 워드선에 거의 평행한 방향으로 형성하는 공정과, 상기 비트선 상 및 상기 제1 절연막 상에 제2 절연막을 형성하는 공정과, 상기 드레인·채널·소스 영역에 있어서의 소스 영역에 하단부가 컨택트하는 커패시터 컨택트 플러그를 상기 제2 절연막 및 제1 절연막에 매립 형성하는 공정과, 상기 커패시터 컨택트 플러그상 및 상기 제2 절연막 상에 캡용의 제3 절연막을 형성하는 공정과, 상기 제3 절연막 상에 각각 동일 행의 복수개의 메모리셀에서의 강유전체 커패시터로 공유되는 하부 전극이 되는 복수개의 커패시터 플레이트선을 상기 워드선에 거의 평행한 방향으로 형성함과 동시에, 상기 셀어레이 영역의 단위 셀마다 대응하여 상기 하부 전극, 강유전체 물질을 이용한 전극간 절연막 및 상부 전극을 갖는 복수개의 강유전체 커패시터를 형성하는 공정과, 상기 강유전체 커패시터의 표면을 보호하는 제4절연막을 형성하는 공정과, 상기 제4 절연막의 상기 강유전체 커패시터의 상부 전극상에 대응하는 부분에 전극 배선 접속용의 제1 컨택트홀을 개구함과 동시에, 상기 제4 절연막 및 제3 절연막의 상기 커패시터 컨택트 플러그상에 대응하는 부분에 전극 배선 접속용의 제2 컨택트홀을 개구하는 공정과, 상기 제4 절연막 상에 전극 배선 재료를 퇴적하고, 상기 단위셀 마다 강유전체 커패시터의 상부 전극과 커패시터 컨택트 플러그의 상단면 사이를 접속하는 전극 배선을 패터닝 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제8항에 있어서, 상기 커패시터 컨택트 플러그를 매립 형성하는 공정은, 상기 제2 절연막 및 제1 절연막에 선택적으로 컨택트홀을 개구하는 공정과, 상기 제2 절연막 상 및 상기 컨택트홀 내부에 고융점 금속 재료를 퇴적하는 공정과, 상기 제2 절연막 상의 고융점 금속 재료를 화학 기계적 연마에 의해 제거하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
반도체 기판의 표층부에 형성된 불순물 확산 영역으로 이루어진 드레인 영역·소스 영역을 갖는 MOS 트랜지스터와, 상기 MOS 트랜지스터상에 형성된 제1 절연막과, 상기 제1 절연막내에 매립 형성되고, 상기 드레인 영역·소스 영역중의 한쪽 영역에 하단부가 컨택트한 커패시터 컨택트 플러그와, 상기 제1 절연막의 상층측에 형성되고, 하부 전극, 강유전체 물질을 이용한 전극간 절연막 및 상부 전극을 구비한 강유전체 커패시터와, 상기 커패시터 컨택트 플러그의 상단과 상기 강유전체 커패시터의 상부 전극 사이를 접속하는 전극 배선을 구비하는 것을 특징으로 하는 반도체 장치.
제10항에 있어서, 상기 제1 절연막과 상기 강유전체 커패시터의 하부 전극 사이에 개재하는 제2 절연막을 더 구비하는 것을 특징으로 하는 반도체 장치.
제10항 또는 제11항에 있어서, 상기 커패시터 컨택트 플러그 및 상기 전극 배선은 각각의 재료가 다른 것을 특징으로 하는 반도체 장치.
제12항에 있어서, 상기 커패시터 컨택트 플러그의 재료는 고융점 금속이고, 상기 전극 배선의 재료는 알루미늄계 재료, 구리계 재료 및 폴리실리콘계 재료로부터 선택된 적어도 1종인 것을 특징으로 하는 반도체 장치.
제10항 또는 제11항에 있어서, 상기 전극 배선의 하단면의 면적이 상기 컨택트 플러그의 상단면의 면적보다 커서 상기 전극 배선의 하단면은 상기 커패시터 컨택트 플러그의 상단면상 및 상기 제1 절연막상에 컨택트하고 있는 것을 특징으로 하는 반도체 장치.
제10항에 있어서, 상기 강유전체 커패시터의 상부 전극은 상기 강유전체 커패시터의 전극간 절연막상에 퇴적된 상부 전극 매립용 절연막에 Pt가 매립 형성되어 이루어진 것을 특징으로 하는 반도체 장치.
제10항에 있어서, 상기 드레인 영역·소스 영역중의 다른쪽 영역에 하단부가 컨택트한 배선층을 상기 제1 절연막 내에 더 구비하는 것을 특징으로 하는 반도체 장치.
제10항에 있어서, 중아부에서 드레인 영역을 공유하는 2개의 드레인·채널·소스 영역이 각각 상기 MOS 트랜지스터를 구성하면서 상기 반도체 기판이 표층부에서 복수개 바둑판형으로 규칙적으로 배치되고, 이들 드레인·채널·소스 영역의 상측 및 가장 근접한 2개의 드레인·채널·소스 영역 사이의 상측에 각각 상기 강유전체 커패시터가 배치되어 셀어레이 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
제10항에 있어서, 각각 전극간 절연막에 강유전체 물질을 이용한 정보 기억용의 강유전체 커패시터 및 전하 전송용의 MOS 트랜지스터를 구비한 복수의 메모리셀과, 각각 동일 행의 상기 메모리셀의 MOS 트랜지스터의 게이트에 공통적으로 접속된 복수개의 워드선과, 각각 동일 행의 상기 메모리셀의 강유전체 커패시터에 공통적으로 접속된 복수개의 커패시터 플레이트선과, 각각 동일 열의 상기 메모리셀의 MOS 트랜지스터의 일단측에 공통적으로 접속된 복수개의 비트선을 구비한 강유전체 메모리인 것을 특징으로 하는 반도체 장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.