CN1181627A - 半导体器件的制造方法和半导体器件 - Google Patents

Abstract

本发明涉及半导体器件的制造方法和半导体器件。目的在于,在制造具有位线先制作的上部电极连接结构的强电介质存储单元时能够防止强电介质电容器特性劣化,并且可用联合使工序集成化。在制造一个传递晶体管Q与一个强电介质电容器C串联连接的强电介质存储单元MC时,在该晶体管的源极区S上的绝缘膜13埋入接触插件15,以电极布线22连接接触插件的上端面和电容器上部电极19。

Description

半导体器件的制造方法和半导体器件

本发明涉及半导体器件的制造方法和根据该方法制造的半导体器件。特别涉及在信息存储用电容器的绝缘膜中使用强电介质的强电介质存储单元的晶体管-电容器间连接布线结构的形成方法及其连接布线结构，适用于例如具有强电介质存储单元阵的强电介质存储器(FRAM)。

近年来，活跃地进行着使用具有钙钛矿结构的强电介质薄膜，作为信息存储用电容器的电极间绝缘膜的非易失性存储单元(强电介质存储单元)的研究。

强电介质膜具有在外加电场时，一旦发生了电极化，即使不再外加前述电场，极化也会残留，在外加比与前述电场相反方向强的电场时，极化的方向反转的特性。

着眼于这种电介质的极化方向反转的极化特性，开发了在存储单元的信息存储用电容器的绝缘膜中使用强电介质，实现非易失性的强电介质存储单元的技术。

这种强电介质存储单元为将DRAM存储单元的电容器置换成强电介质电容器的结构，采用通过传输门用的MOS晶体管，从强电介质电容器取出极化反转或者非反转时的电荷的方法(数据破坏读出)，有即使工作电源成断开状态，写入存储单元中的存储数据也不会丢失的特征。

可是，前述那样的强电介质存储器期待能高速、低消耗电力工作，并实现高集成化，需要研究存储单元面积缩小和强电介质劣化少的制造工序。

以往，作为强电介质存储单元的结构，有(1)在位线的下层中配置强电介质电容器的位线后制作结构、(2)在强电介质电容器的下层中配置位线的位线先制作结构。

在制造前述位线后制作结构的强电介质存储单元的场合，在传递晶体管的上层中配置强电介质电容器，在用多晶硅插件连接其下部电极和传递晶体管后，在强电介质电容器上形成位线。

形成前述强电介质电容器时，通常在多晶硅插件上使用白金(Pt)，形成强电介质电容器的下部电极后，使强电介质薄膜成膜，但在使前述强电介质薄膜成膜并进行结晶化时，必须高温的氧退火。

这里，在使用PZT(钛酸锆酸铅)作为强电介质材料的场合，由于出现氧化不充分时PZT中的Pb扩散引起的缺陷，发生电容器特性的劣化。为了避免这种情况，进行充分的氧化所需的氧退火温度通常是600℃～700℃。

此外，在使用SBT(锶·铋·钽)等的铋层状化合物作为强电介质材料的场合，需要的氧退火温度通常是800℃高温。

然而，在上述那样高温氧退火时，使用前述Pt的下部电极与多晶硅插件反应并形成硅化物。或者，有多晶硅插件氧化的问题。

另一方面，在制造前述位线先制作结构的强电介质存储单元的场合，在传递晶体管的上层中形成位线，在位线的上层中形成强电介质电容器。

这时，在用多晶硅插件连接强电介质电容器的下部电极(例如Pt)和传递晶体管的场合，会产生与前述的位线后制作结构相同的问题。

与此相反，提出了用隐埋布线组成的局部电极布线，使强电介质电容器的上部电极和传递晶体管直接相连的上部电极连接结构。这种结构具有强电介质电容器的线图布局自由度比较高的特点，借助于在传递晶体管区域和元件分隔区域双方配置强电介质电容器，能实现精密的结构。

实现前述位线先制作的上部电极连接构造时，从强电介质电容器的下部电极(电容器板电极)到上部电极都形成后，堆积电容器保护膜。然后，为了形成用于直接连接上部电极和传递晶体管的局部电极布线，在电容器保护膜上开出与上部电极的接触部分和与传递晶体管的活性层的接触部分，并在堆积布线膜后进行刻图。

在实现前述位线先制作的上部电极连接结构的场合，如前所述，用多晶硅插件连接强电介质电容器的下部电极(例如Pt)和传递晶体管的时，不会发生下部电极与多晶硅插头进行反应并形成硅化物，或者多晶硅插件氧化的问题。

但是，在微细化带来的纵横比和分步敷层点方面，如前文所述那样，形成用于直接连接上部电极和传递晶体管的局部电极布线变得困难。

在使用PZT和BST作为强电介质材料的场合，强电介质薄膜成膜后的电极布线形成时进行的各种CVD(化学汽相淀积)工序中的还原性气氛成问题，由于强电介质材料还原反应，有产生特性劣化的问题。

也就是说，在形成用于连接上部电极和传递晶体管的局部电极布线时，如果以DRAM中用的金属CVD装置，在强还原性气体(氢系气体)中使W(钨)成膜，从而埋入W插件，则会引起强电介质电容器的特性(残留极化量等电气特性)的劣化，所以不能使用。

对此，在形成用于连接上部电极和传递晶体管的局部电极布线时，即使以MO(金属结构)CVD进行铝布线膜的成膜，也不能说全无还原性气体(不能完全地除去包含源物质的氢基成分)，所以会引起强电介质电容器的特性劣化。

此外，在使用PZT和BST作为强电介质材料的场合，一般使用Pt、Ir、Ir氧化物、Ru氧化物等作为前述强电介质材料。但是，借助RIE(反应性离子蚀刻)、离子蚀刻、ECR等，用0.5μm左右的亚微米水平微细加工这些材料相当困难，特别是Pt材质坚硬，非常困难，使强电介质电容器难以微细化。然而，在高集成化的强电介质存储器的设计中，强电介质存储单元的微细化是不可缺少的，为了存储单元的微细化，强电介质电容器的上部电极的微细化是个重要的课题。

前述那样，以往具有位线先制作的上部电极连接结构的强电介质存储器，难于防止强电介质电容器的特性劣化，而且工序难联合。

本发明为解决前述问题，其目的在于提供在制造具有位线先制作的上部电极连接结构的强电介质存储器时，能防止强电介质电容器的特性劣化，而且能对工序进行集成的半导体器件的制造方法和利用该方法制造半导体器件。

本发明的半导体器件的制造方法，其特征在于，包括下述工序：在半导体基片的表层部上形成具有由杂质扩散区组成的漏极区、源极区的MOS晶体管的工序；然后，在前述半导体基片上形成第1绝缘膜的工序；在前述第1绝缘膜上形成下端部接触前述MOS晶体管的一端区的位线的工序；在前述位线上和前述第1绝缘膜上形成第2绝缘膜的工序；在前述第2绝缘膜和前述第1绝缘膜上有选择地开出接触孔，而且埋入并形成下端部接触前述MOS晶体管的另一端区的电容器接触插头的工序；然后，在前述半导体基片上形成具有下部电极，使用强电介质物质的电极间绝缘膜，和上部电极的强电介质电容器的工序；形成使前述强电介质电容器的上部电极和电容器接触插头的上端面之间相连的电极布线的工序。

本发明的半导体器件的制造方法，其特征在于，所述制造方法为强电介质存储器制造方法，所述强电介质存储器包括：分别具有电极间绝缘膜使用强电介质物质的信息存储用强电介质电容器和电荷传送用MOS晶体管的多个存储单元，分别共同连接于同一行的前述存储单元的MOS晶体管的栅极的多根字线，分别共同连接于同一行的前述存储单元的强电介质电容器的多根电容器板线，分别共同连接于同一列的前述存储单元的MOS晶体管的一端的多根位线；所述强电介质存储器的制造方法，包括下述工序：在半导体基片的表层部的规定位置，沿对位线方向几乎平行的方向，直线状地形成分别构成MOS晶体管的两个漏极、沟道、源极区，而且在中央部共有漏极区，这时，将多个漏极、沟道、源极区作为整体，呈格状地规则配置，从而划定存储单元阵区的工序；以相互几乎平行的方向，形成具有通过栅极绝缘膜在于前述存储单元阵区中各同行多个漏极、沟道、源极区的各MOS晶体管沟道区上积层的栅极电极部的多根字线的工序；在前述字线上形成第1绝缘膜的工序；在前述第1绝缘膜上，以相互几乎平行且与前述多根字线几乎正交的方向，形成接触前述存储单元阵区中各同列多个漏极、沟道、源极区的共用漏极区的多根位线的工序；在前述位线上和前述第1绝缘膜上形成第2绝缘膜的工序；在前述第2绝缘膜和第1绝缘膜中埋入并形成下端部接触前述漏极、沟道、源极区的源极区的电容器接触插头的工序；在前述电容器接触插头上和前述第2绝缘膜上形成罩盖用的第3绝缘膜的工序；以和前述字线几乎平行的方向，在前述第3绝缘膜上形成作为各同行多个存储单元的强电介质电容器共有的下部电极的多根电容器板线，同时对应于前述存储单元阵区的各存储单元，形成具有前述下部电极、使用强电介质物质的电极间绝缘膜，和上部电极的多个强电介质电容器的工序；形成保护前述强电介质电容器的表面的第4绝缘膜的工序；在前述第4绝缘膜上与前述强电介质电容器上部电极对应的部分，开出连接电极布线用的第1接触孔，同时在前述第4绝缘膜和第3绝缘膜上与前述电容器接触插头对应的部分上，开出连接电极布线用的第2接触孔的工序；在前述第4绝缘膜上堆积电极布线材料，刻图形成在前述每个存储单元中使强电介质电容器的上部电极和电容器接触插头的上端面之间相连的电极布线的工序。

本发明的半导体器件，其特征在于，包括：在半导体基片的表层部上形成的由杂质扩散区组成的漏极区、源极区的MOS晶体管；在前述MOS晶体管上形成的第1绝缘膜；在前述第1绝缘膜内埋入并形成的、下端部接触前述漏极区、源极区中的一方的电容器接触插头；在前述第1绝缘膜的上层侧形成，并具有下部电极、使用强电介质物质的电极间绝缘膜，和上部电极的强电介质电容器；使前述电容器接触插头的上端和前述强电介质电容器的上部电极之间相连的电极布线。

图1概略地表示采用本发明实施例1的强电介质存储单元的大容量强电介质存储器的存储单元阵制造工序中存储单元阵部分平面图形的一例。

图2表示图1工序的后续工序部分平面图形。

图3表示继续图2工序的后续工序部分平面图形。

图4表示图1至图3所示存储单元的制造工序一例的部分剖面。

图5表示图4工序的后续工序部分剖面。

图6表示图5工序的后续工序部分剖面。

图7表示图6工序的后续工序的部分剖面。

图8表示取出图7的工序的一部分并详细地示出部分剖面的剖视图。

图9为表示1个晶体管、1个电容器构成的强电介质存储单元的等效电路的电路图。

图10为表示图9的强电介质存储单元阵及其外围电路的一部分的等效电路的电路图。

图11表示强电介质电容器的外加电场和电极化状态，以便说明用2个图9的存储单元的2个晶体管、2个电容器型强电介质存储单元的写入动作原理。

图12表示强电介质电容器的外加电场和电极化状态，以便说明用2个图9的存储单元的2个晶体管、2个电容器型强电介质存储单元的读出动作原理。

图13为表示与图1 1所示的写入动作和图12所示的读出动作相关的施加在电容器板线PL上的电压波形一例的波形图。

图14为表示RFID系统的整体系统结构的图。

图15为详细地表示转发器的内部结构的图。

下面，参照附图对本发明的实施例进行说明。

首先，这里对在本发明作为对象的强电介质存储器(FRAM)简单地进行说明。

图9表示1个晶体管、1个电容器构成的强电介质存储单元的等效电路。在图9中，C是强电介质电容器，Q是传送电荷用的MOS晶体管，WL是与前述MOS晶体管的栅极连接的字线，BL是与前述MOS晶体管的一端连接的位线，PL是与前述电容器的一端(电容器板)连接的电容器板线，VPL是电容器板线电压。

图10表示具有例如位线折叠结构的强电介质存储单元阵的强电介质存储器的部分等效电路。

在图10中，MC是分别串联连接电极间绝缘膜使用强电介质的信息存储用的强电介质电容器C和电荷传送用的MOS晶体管(传递晶体管)Q而构成的单个存储单元，将这种单个存储单元MC配置成行列状、构成存储单元阵10。

WLi(i＝1、2、3、…)是共同连接到存储单元阵10中同一行单个存储单元的晶体管Q的栅的多根字线。

PLi(i＝1、2、3、…)是共同连接到存储单元阵10中同一行单个存储单元的电容器C的电容器板的多根电容器板线。

BLi(i＝1、2、3、4、…)是共同连接到存储单元阵10中同一列单个存储单元的晶体管的一端的多根位线。

字线选择电路81根据地址信号，选择前述多根字线WLi中的一部分，并供给字线电压。

电容器板线选择电路82根据前述地址信号，选择前述多根电容器板线PLi中的一部分，控制该电容器板线PLi的电压。

此外，已知有用2个图9的存储单元的2个晶体管、2个电容器型强电介质存储单元。如图11或者图12所示，这种2个晶体管、2个电容器型强电介质存储单元由第1晶体管Q1、第2晶体管Q2、分别对应于前述第1晶体管Q1和第2晶体管Q2并且串联连接的第1电容器C1和第2电容器C2构成。而且、对应于前述第1晶体管Q1和第2晶体管Q2的各一端(漏极)，连接第1位线BL1和第2位线BL1，将字线WL共同地连接到各栅极上，并将电容器板线PL共同地连接到前述第1电容器C1和第2电容器C2的各电容器板上。

平行地设置前述字线WL和电容器板线PL，利用字线用的行译码器(未图示)，将字线信号提供给被选择的字线WL上，利用电容器板线用的行译码器(未图示)，将电容器板线电压VPL提供给被选择的电容器板线PL上。在前述2根位线BL1、/BL1上连接位线电位读出放大用的读出放大器(未图示)、写入电路(未图示)，和预充电电路(未图示)。

接着，参照图11至图13对前述2个晶体管、2个电容器构成的强电介质存储单元的数据写入动作的原理和读出动作的原理进行说明。

图11(a)至图11(c)表示写入动作时的强电介质电容器的外加电场、电极化的状态，图12(a)至图21(c)表示读出时的强电介质电容器的外加电场、电极化的状态。

图13表示数据写入动作时和读出动作时的电容器板线的外加电位。在对前述强电介质存储单元的数据写入、读出时，借助于使被选择的存储单元的电容器板线PL的电位按例如0V→5V→0V变化，控制介质极化的方向。

(A)数据的写入动作时，在初始状态将电容器板线PL设定成接地电位Vss(0V)，并将2根位线BL1、/BL1分别预充电到0V。

首先，如图11(a)所示，如果将2根位线BL1、/BL1中的一根(例如第2位线/BL1)设定成5V，字线WL上外加5V，2个晶体管Q1、Q2成导通状态，则在第2电容器C2的两端间产生电位差，并发生朝图中下方的极化，但第1电容器C1不发生极化。

接着，如图11(b)所示，如果将电容器板线设定成5V，则在第1电容器C1的两端间产生电位差，并发生朝图中下方的极化，但第2电容器C2的极化不反转。由此，如图所示，成为2个电容器C1、C2上成发生相互逆向极化的状态，这种状态对应于数据“1”或者“0”的写入状态。

接着，如图11(c)所示，将电容器板线设定成0V、字线WL为0V、2个晶体管Q1、Q2成截止状态。

(B)数据的读出动作时，在初始状态将电容器板线PL设定成0V，并将2根位线BL1、/BL1分别预充电到0V。这里，假设例如图12(a)所示，为2个电容器C1、C2上发生相互逆向极化的状态的数据写入的场合。

首先，如图12(b)所示，如果将电容器板线设定成5V，在字线WL上外加例如5V，2个晶体管Q1、Q2成接通状态，则第2电容器C2的两端间产生电位差，其极化方向反转，但第1电容器C1的极化方向不反转。利用读出放大器读出并放大从这两个电容器C1、C2读出的电位，利用此读出放大器的输出，2根位线BL1、/BL1对应并被设定成0V、5V，从而根据前述读出放大器的输出，判断读出的数据“1”、“0”。

接着，如图12(c)所示，如果将电容器板线设定成0V，则在第2电容器C2的两端间产生电位差，并且其极化方向反转，第1电容器C1的极化方向不反转，从而返回初始状态。

下面对将本发明使用于上面所述的FRAM的实施例详细加以说明。

图1～图3概略表示本发明第1实施形态的采用强电介质存储单元的大容量强电介质存储器的存储单元阵的制造工序中的一部分存储单元阵的平面图案的一个例子。

图4～图7概略表示上述存储单元阵的制造工序中的剖面结构的一部分，具体地说，表示图3中的沿着A-A线剖视的包含SDG区及电容器的剖面结构。

首先对存储单元阵的结构进行说明。在图7所示的结构中，与上述已有例子的位线先制作的上部电极连接结构相比，传递晶体管和强电介质电容器的上部电极19的连接结构及上部电极19的结构有所不同。

还有，这里以FRAM为例加以说明，该FRAM具备，以传送电荷用的一个MOS晶体管(传递晶体管)和信息存储用的一个强电介质电容器串联连接的结构为单个存储单元，把该单元行列状排列构成存储器单元阵的1晶体管、1电容器型强电介质存储器单元。而且为了简化说明，以WL表示各字线，BL表示各位线，PL表示各电容器板线。

在图7中，1为第1导电型(例如P型)的半导体基片(例如硅基片)，在其表层，如图1所示多个元件区(活性化区)SDG大致成直线地分别形成于与字线WL的形成方向正交的方向上，同时，在平面上看形成行列状配置，各元件区SDG之间形成用作元件间隔离区的氧化膜2。

这里，各列的元件区SDG按照每一列位置偏移一个元件区SDG的长度(1个间距)，各元件区SDG作为整体成格状配置(相当于方格成锯齿形配置)形成。

上述各元件区SDG，构成第1MOS晶体管的第1漏极-沟道-源极区成直线状形成于从中央部到一端的区域，构成第2MOS晶体管的第2漏极-沟道-源极区成直线状形成于从中央部到另一端的区域，上述中央部在第1、第2MOS晶体管构成共同的漏极区D。

上述MOS晶体管的沟道上通过栅极氧化膜3形成栅极G，同一行的多个MOS晶体管的栅极G连续连接形成字线WL，各字线WL之间平行地形成字线簇(WL)。

在该情况下，各字线WL(栅极G)形成例如P掺杂的多晶硅4和WSi(硅化钨)5的双层结构，由表面绝缘膜6和侧壁绝缘膜7保护。而且上述表面绝缘膜6、侧壁绝缘膜7上形成层间绝缘膜9和使表面平坦化用的层间绝缘膜10，在该层间绝缘膜10上的与WL簇形成方向分别正交的方向上形成位线簇(BL簇)。

在该情况下，在层间绝缘膜10上，对应于元件区SDG的各中央部的第2导电型(在本例中为n型)杂质扩散区(漏极区)D上开口形成接触孔，在上述层间绝缘膜10上稍许偏离上述接触孔的位置上形成由塑料膜覆面金属(barrier metal)膜11和导电膜12构成的位线BL，各位线BL在上述接触孔内分别与同一列的多个元件区SDG的各漏极区D接触。

还有，在图4～图7，位线BL只在上述接触孔内用实线表示，在位于图示的剖面后方的层间绝缘膜10上以虚线表示。

而且，在上述位线簇(BL簇)上形成有表面平坦化用的层间绝缘膜13和罩盖用的绝缘膜16，罩盖用的绝缘膜16上每一单个存储单元形成一个堆积结构的强电介质电容器(下部电极17、强电介质绝缘膜18、上部电极19)，再形成用于保护电容器的绝缘膜20和钝化膜23。

在该情况下，同一行的多个强电介质电容器的各下部电极17，在与所述字线簇(WL簇)的形成方向平行的方向(也就是与位线BL垂直的方向)上连续形成，覆盖于包含对应的MOS晶体管的SDG区的中央部或相邻元件间分隔氧化膜2的上方，形成电容器板线PL。

又，每一单个存储单元的强电介质电容器的上部电极19隔着强电介质绝缘膜18在对应的下部电极17区上形成，呈例如方形。

于是，强电介质电容器的上部电极19通过局部连接用的电极布线22连接于对应的MOS晶体管的一端的第2导电型(在本例中为n型)杂质扩散区(源极区)S上。

在该情况下，上述平坦化用的层间绝缘膜13、表面平坦化用的层间绝缘膜10及层间绝缘膜9等上面，对应于元件区SDG的两端的源极区S上开口形成接触孔，在该接触孔内埋入导电性的插头(电容器接触插头)15。于是，在上述罩盖用的绝缘膜16上，对应于上述电容器接触插头15开口形成接触孔，在该接触孔内面、上述电容器保护膜用的绝缘膜20上，以及上述上部电极19上形成例如铝质的布线作为局部连接用的电极布线22。

还有，在本实施例中，电容器接触插头15和电极布线22结构也与上述位线BL相同，在各自的底侧具有塑料膜覆面金属膜14、21。

这时，在本实施例中，上述电容器接触插头15和电极布线22材料各不相同。具体地说，上述电容器接触插头15的材料最好是高熔点金属，上述电极布线22的材料最好是铝系布线材料或铜系布线材料或导电性多晶硅系布线材料。

上述电极布线22的下端面比上述电容器接触插头15的的上端面面积大，并且与上述电容器接触插头15的上端面及其周边的层间绝缘膜(在本例为层间绝缘膜13)接触。因此可以确保电极布线22和电容器接触插头15的接触电阻低，而且对应于上述电容器接触插头15开口形成接触孔时可以确保掩模位置配合的余量。

下面参照图1～图3所示的平面图案和图4～图7所示的剖面图按照工序顺序对上述单元阵进行说明。

首先，如图1和图4所示，用与通常的CMOS型DRAM存储单元的形成工序相同的工序在硅基片1上形成存储单元的MOS晶体管阵。

这里，2是有选择性地形成于基片表面层上的构成元件分隔区的氧化膜，D、S是与有选择性地形成于基片表面层的元件形成区上的、由导电类型与基片相反的杂质扩散层形成的漏极区、源极区，3是形成于基片表面的MOS晶体管用的栅极氧化膜，G是在栅极氧化膜3上形成的MOS晶体管用的栅极(字线WL的一部分)。

接着，在包含栅极G的基片上形成层间绝缘膜10，在层间绝缘膜10的对应于漏极区D的部分形成接触孔。再在上述接触孔的内部和层间绝缘膜10上依序形成塑料膜覆面金属膜11和导电膜12，将层间绝缘膜10上的导电膜12和塑料膜覆面金属膜11刻图后，形成字线BL。

接着，在包含位线的基片上堆积800毫微米左右的平坦化用的层间绝缘膜13，然後用化学机械研磨(Chemical Mechanical Polishing)方法研磨200毫微米左右使其平坦化。

接着，如图5所示，借助于光学制版工序和蚀刻工序，在层间绝缘膜13和层间绝缘膜10的所述源极区S所对应的部分有选择性地形成例如0.8微米×0.8微米见方开口面积的电容器插头用的接触孔。在该情况下，层间绝缘膜13和层间绝缘膜10的总绝缘膜厚为1500毫微米，开口的纵横尺寸比为1.9。

而且，在上述接触孔内表面堆积20毫微米的塑料膜覆面金属膜11(例如TiN膜)后，用例如金属化学气相沉积(CVD)装置堆积比上述总绝缘膜厚度大的1700毫微米左右的钨，把钨全面埋入。

然後，用内蚀刻除去平坦化用的层间绝缘膜13上的钨膜和塑料膜覆面金属膜，从而如图1中所示得到电容器接触接头15。

还有，在上述电容器接触接头15被埋入之际，接触孔内壁上形成塑料膜覆面金属膜14，因此可以防止从接触插头15向源极区S用的杂质扩散层的扩散。

还如图5所示，在用化学机械研磨(简称CMP)方法使层间绝缘膜13平整后，堆积150毫微米的罩盖用绝缘膜16。

接着如图2和图6所示，在上述罩盖用绝缘膜16上依序形成电容器下部电极17(电容器板线PL)用的导电膜和电容器绝缘膜用的强电介质膜18，再形成电容器上部电极19，进行强电介质膜18和下部电极17用的导电膜的刻图，制成强电介质电容器后，形成保护电容器用的绝缘膜20。这时，所述强电介质膜18可以使用PZT(PbZr_xTi_1-xO₃)膜或SBT(SrBi₂Ta₂O₂)膜等，电容器下部电极17和电容器上部电极19可以使用Pt等。

接着，在保护电容器用的绝缘膜20和罩盖用绝缘膜16的对应于电容器接触插头15的部分开口，同时在保护电容器用的绝缘膜20的与电容器上部电极19对应的部分开口。在这种情况下，形成比电容器接触插头15的上端面积大的开口(在图2中的16a)和比电容器上部电极19的面积小的开口(图2中的19a)。

如图3和图7所示，连接电容器接触插头15和电容器上部电极19用的电极布线材料，是把例如用作塑料膜覆面金属膜的TiN膜21和含有Si-Cu成份的Al布线那样的薄膜用例如高频溅射方法、金属CVD法、或MOCVD法依序堆积，然後将其刻图，形成电极布线22，再在该布线上堆积钝化膜23的。

而且在形成上述强电介质膜18时，在强电介质材料堆积后，使强电介质材料结晶化，为了提高强电介质特性，通常在750℃左右的高温下、氧化气氛中进行10秒钟左右的快速热处理。

又，在强电介质材料堆积后的工序中进行电容器刻图成工序时，为了使强电介质特性的下降得以恢复，在600℃高温、氧化气氛中进行30分钟左右的退火处理。

在进行这些高温、氧化气氛中的热处理时，上述罩盖用绝缘膜16在形成强电介质膜18时的强电介质热处理工序结束之前，由于尚未开口形成用于形成电极布线的接触孔，具有防止上述电容器接触插头材料氧化的作用。

但是，即使用罩盖用绝缘膜16覆盖电容器接触插头15，也不能避免在高温、氧化气氛中进行热处理时，电容器接触插头材料的表面发生轻度的、部分的氧化。

因此，最好是，在上述电容器接触插头15上堆积电极布线材料时，在进行堆积之前附加对电容器接触插头15的表面氧化膜进行蚀刻的工序，以使电容器接触插头材料与电极布线材料能够稳定连接。这时使用的蚀刻可以更换通常的金属溅射电极，采用逆溅射。

又，通常为了降低MOSFET活性层和接触插头的接触电阻而进行的使用氢-氮混合气体的450℃烧结工序，由于在已有的工艺例子中引起强电介质电容器特性的劣化而不使用。与此相对，采用上述实施例的制作方法，在强电介质电容器形成之前投入电容器接触插头15制作，借助于此，可以在强电介质电容器形成之前采用与通常的MOS型LSI相同的烧结工艺，具体地说，就可使用氢气或氮气或其混合气体在400～500℃左右进行烧结。以此就能够同时控制MOSFET的栅极阈值电压Vth、基片电位等器件的诸参数。

而且在上述实施例的制造方法中，电容器接触插头15的材料不使用与电极布线相同的材料，而最好使用耐氧化、耐热、低接触电阻的，能够埋入高纵横比的接触孔的材料，例如钨、钼、钛、钯等高熔点金属。

这是由于在上述电容器接触插头15使用多晶硅材料和铝系材料等易氧化材料的情况下，埋入并形成电容器接触插头15后，投入强电介质电容器制作时，也对电容器接触插头15进行氧化气氛下的高温热处理，电容器接触插头15受到氧化，产生其寄生电阻增大的问题。

还有，在本实施例中AlSiCu电极布线材料与钨接触插头材料之间的中间层使用TiN，但是也可以使用Ti/TiN层积膜。而且布线材料不限于使用AlSiCu布线，还可以使用铝系、铜系的布线材料和导电性多晶硅系布线材料。

而且在上述实施例的制造方法中，为了使电容器用的接触插头与电极布线材料的接触电阻减小，在这些接触面上采用电极布线具有比电容器用的接触插头的上端面面积更大的布线面积的连接结构。即在本例中采用电容器用的接触插头上的电极布线(AlSiCu/TiN)与接触插头(W)的上端面和周边绝缘膜(在本例中为层间绝缘膜13)两者接触的结构。

下面参照图8(a)～(f)，对使用上述那样的PZT材料或SBT材料的强电介质电容器的上部电极材料采用Pt或其他电极材料(Ir、Ir氧化物、Ru氧化物等)，把强电介质电容器的上部电极做得极其细微，达到0.1微米级的方法加以说明。还有，这一工序在形成强电介质电容器用的电极以外的构件时也可以使用。

首先如图8(a)所示，在上述电容器用的绝缘膜16上依序堆积强电介质电容器的下部电极17a、强电介质薄膜18a。在本情况下，下部电极膜17a用Pt做成175毫微米，强电介质膜18a用PZT膜做成300毫微米。

接着，如图8(b)所示，在强电介质膜18a上堆积300毫微米厚度的TEOS(四乙氧基硅烷)氧化膜20a。

然后，如图8(c)所示，用PEP(照相蚀刻工艺)在TEOS氧化膜20a上选择性地形成所希望的、与上部电极面积对应的开口。

然后，如图8(d)所示，堆积膜厚度大于TEOS氧化膜20a的厚度的、用于形成上部电极的Pt膜19a。

然后，如图8(e)所示，借助于内蚀刻或CMP除去TEOS氧化膜20a上的Pt膜19a。然後使用通常的光学制版技术，形成带状的保护膜图案，借助于以该保护膜图案为掩模的各向异性蚀刻，对上述TEOS氧化膜20a、强电介质薄膜18a、下部电极膜17a依序进行刻图。

由上得到所希望的带状的强电介质薄膜18和下部电极17。这时，使用同一掩模依序对TEOS氧化膜20a、强电介质薄膜18a和下部电极膜17a进行蚀刻加工，并借助于自调整，使TEOS氧化膜20a、强电介质薄膜18a和下部电极膜17a形成大致相同的平面形状。

然後，如图8(f)所示，为了减少上述强电介质薄膜18、下部电极膜17在刻图形中各向异性蚀刻引起的加工破坏，同时抑制强电介质薄膜18的电气绝缘耐压的下降，形成保护电容器用的绝缘膜20，以覆盖TEOS氧化膜20a、上部电极19、强电介质薄膜18和下部电极膜17的表面。上述保护电容器用的绝缘膜20是用例如等离子体CVD法的TEOS分解形成的SiO₂膜或用热氧化法形成的SiO₂膜。

然后，在保护电容器用的绝缘膜20的对应于上部电极19的部分设置比上部电极19的面积小的开口后，形成如上面所述那样的电极布线22及最终保护用的钝化膜23。

如上所述在上述实施例的制造方法中，在形成强电介质存储单元时，在传递晶体管的一端区埋入接触插头层后形成强电介质电容器，用于连接电容器上部电极和接触插头的上端的电极布线可以用例如溅射法形成。

以此可以免去在强电介质存储单元形成后，使用金属CVD装置和MOCVD装置的在还原性气氛中进行的布线膜堆积工序，可以防止电容器的剩余极化量等电气特性的劣化。

而且由于采用把电容器上部电极19埋入绝缘膜20a的开口处的结构，有可能缩小电容器上部电极19的面积，缩小单个存储单元的面积，能够实现FRAM的高集成化。

接着，示出上面所述那样的FRAM被使用于RFID(射频鉴别)系统的例子。

所谓RFID系统是指使用电波的非接触式标记系统(识别器)，通常又有非接触数据载体检测系统等称呼，图14表示整个RFID系统的结构。

RFID系统由个人电脑、控制器、天线等组成的主机部分和称为转发器的数据载体构成。转发器是内藏FRAM和ASIC形成于一块芯片的单片RFID芯片以及兼管功率接收、数据接收和发送的天线的简单结构。

从主机部分根据需要使命令和数据调制在载波上发送，而在转发器部分则根据该载波产生必要的电功率，用于数据的写入和读出及发信，并使信息返回主机部分。

非接触式标记不需要电池，使用电波非接触地读取FRAM的存储内容，改写该存储内容，以此可以灵活应用于人员出入等的管理上。例如可以用于把用作月票的非接触型标签放在衣服口袋中不必出示而能够进行检票，或把非接触式标签装在汽车上，从而可以不必在高速公路的收费口停下一一计算付费就可以通过，或使停车场的出入监视、管理实现无人化等目的。又可以使用于对家畜和回游鱼类等的行动进行管理。

图15详细表示出转发器的内部电路。

即由检测从外部输入的电磁波的LC电路、根据LC电路检测出的电磁波产生信号的电路58、根据LC电路检测出的电磁波产生电源电压的电路59、检测电源电压的上升沿输出电源接通信号的电源接通电路60，以及FRAM存储单元阵61等构成后者做成多个由电极上具有强电介质的强电介质电容器和传送电荷用的MOS晶体管构成的存储单元成行列状配置，例如属于同一行的存储单元MOS晶体管用同一字线一个个连接起来，属于同一行的存储单元强电介质电容器的一侧的电极用同一电容器板线一个个连接起来，属于同一列的存储单元MOS晶体管的一侧的端子用同一位线一个个连接起来。

而且，本发明不限于上面所述那样的FRAM，也可以用于在装载FPGA(场可编程门阵列)和静态型RAM的逻辑LSI等上，少量使用于逻辑程序存储部分的强电介质存储单元的形成方法。

又，本发明不限于在上面所述那样的半导体基片上形成强电介质存储单元，也可以用于像SOI等那样在绝缘基片上的半导体层上面形成强电介质存储单元的情况。

像上面所述那样采用本发明的半导体器件制造方法，在形成强电介质存储单元时，在传递晶体管的一端区埋入接触插头层后形成强电介质电容器，电容器上部电极与接触插头的上端部用电极布线连接，因此可以避免强电介质电容器形成后在还原性气氛中处理的影响，并且使强电介质电容器容易形成。

又，采用本发明的半导体装置的制造方法，能够实现电容器上部电极的精细加工，甚至是强电介质存储单元线条图形的细微化。

因而，采用以本发明的半导体器件制造方法制造的半导体器件，具有能够使用于连接电容器上部电极和接触插头上端部的电极布线可靠性提高，能够实现强电介质电容器微型化的结构。

Claims (18)

1.一种半导体器件的制造方法，其特征在于，包括下述工序：在半导体基片的表层部上形成具有由杂质扩散区组成的漏极区、源极区的MOS晶体管的工序；然后，在所述半导体基片上形成第1绝缘膜的工序；在所述第1绝缘膜上形成下端部接触所述MOS晶体管的一端区的位线的工序；在所述位线上和所述第1绝缘膜上形成第2绝缘膜的工序；在所述第2绝缘膜和所述第1绝缘膜上有选择地开出接触孔，而且埋入并形成下端部接触所述MOS晶体管的另一端区的电容器接触插件的工序；然后，在所述半导体基片上形成具有下部电极、使用强电介质物质的电极间绝缘膜，和上部电极的强电介质电容器的工序；形成使所述强电介质电容器的上部电极和电容器接触插件的上端面之间相连的电极布线的工序。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，还包括下述工序：在所述埋入并形成电容器接触插件的工序和所述形成强电介质电容器的工序之间，在半导体基片上堆积第3绝缘膜的工序；在所述形成强电介质电容器的工序和所述形成电极布线的工序之间，在第3绝缘膜上开出电极布线接触用的接触孔的工序。

3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述形成电极布线的工序在蚀刻所述电容器接触插件的上端面后，堆积电极布线材料并进行刻图。

4.如权利要求1所述的半导体器件的制造方法，其特征在于，还包括下述工序：在所述埋入并形成电容器接触插件的工序和所述形成强电介质电容器的工序之间，使用氢系气体和氮系气体中的至少一种进行烧结的工序。

5.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述强电介质电容器时，在堆积下部电极和电极间绝缘膜后，在所述电极绝缘膜上堆积第3绝缘膜，有选择地将所述第3绝缘膜开口，并在该开口部和所述第3绝缘膜上堆积所述上部电极形成用的电极材料，再利用蚀刻或者化学机械研磨去除所述第3绝缘膜上的电极材料，从而形成所述上部电极。

6.如权利要求5所述的半导体器件的制造方法，其特征在于，在去除所述第3绝缘膜上的电极材料后，用相同的掩模图形顺次刻图加工所述第3绝缘膜、电极间绝缘膜和下部电极膜。

7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述形成电容器接触插件的工序还包括：在开出所述接触孔后的第2绝缘膜上和所述接触孔的内部，用金属CVD法或者MOCVD法堆积高熔点金属材料后，利用化学机械研磨去除第2绝缘膜上的高熔点金属材料。

8.一种半导体器件的制造方法，其特征在于，所述制造方法为强电介质存储器制造方法，所述强电介质存储器包括：分别具有电极间绝缘膜中使用强电介质物质的信息存储用强电介质电容器和电荷传送用的MOS晶体管的多个存储单元，分别共同连接于同一行的所述存储单元的MOS晶体管的栅极的多根字线，分别共同连接于同一行的所述存储单元的强电介质电容器的多根电容器板线，分别共同连接于同一列的所述存储单元的MOS晶体管的一端的多根位线；所述强电介质存储器制造方法包括下述工序：

在半导体基片的表层部的规定位置，沿对位线方向几乎平行的方向，直线状地形成分别构成MOS晶体管的两个漏极、沟道、源极区，而且在中央部共有漏极区，这时，将多个漏极、沟道、源极区作为整体，呈格状地规则配置，从而划定存储单元阵区的工序；以相互几乎平行的方向，形成具有通过栅极绝缘膜在所述存储单元阵区中各同行多个漏极、沟道、源极区的各MOS晶体管沟道区上积层的栅极电极部的多根字线的工序；在所述字线上形成第1绝缘膜的工序；在所述第1绝缘膜上，以相互几乎平行且与所述多根字线几乎正交的方向，形成接触所述存储单元阵区中各同列多个漏极、沟道、源极区的共用漏极区的多根位线的工序；在所述位线上和所述第1绝缘膜上形成第2绝缘膜的工序；在所述第2绝缘膜和第1绝缘膜中埋入并形成下端部接触所述漏极、沟道、源极区的源极区的电容器接触插件的工序；在所述电容器接触插件上和所述第2绝缘膜上形成罩盖用的第3绝缘膜的工序；以和所述字线几乎平行的方向，在所述第3绝缘膜上形成作为各同行多个存储单元的强电介质电容器共有的下部电极的多根电容器板线，同时对应于所述存储单元阵区的各存储单元，形成具有所述下部电极、使用强电介质物质的电极间绝缘膜，和上部电极的多个强电介质电容器的工序；形成保护所述强电介质电容器的表面的第4绝缘膜的工序；在所述第4绝缘膜上与所述强电介质电容器上部电极对应的部分，开出连接电极布线用的第1接触孔，同时在所述第4绝缘膜和第3绝缘膜上与所述电容器接触插件对应的部分，开出连接电极布线用的第2接触孔的工序；在所述第4绝缘膜上堆积电极布线材料，刻图形成在所述每个存储单元中使强电介质电容器的上部电极和电容器接触插件的上端面之间相连的电极布线的工序。

9.如权利要求8所述的半导体器件的制造方法，其特征在于，所述埋入并形成电容器接触插件的工序还包括：在所述第2绝缘膜和第1绝缘膜上有选择地开出接触孔的工序；在所述第2绝缘膜和所述接触孔的内部堆积高熔点金属材料的工序；利用化学机械研磨去除所述第2绝缘膜上的高熔点金属材料的工序。

10.一种半导体器件，其特征在于，包括：在半导体基片的表层部上形成的由杂质扩散区组成的漏极区域、源极区的MOS晶体管；在所述MOS晶体管上形成的第1绝缘膜；在所述第1绝缘膜内埋入并形成的、下端部接触所述漏极区、源极区中的一方的电容器接触插件；在所述第1绝缘膜的上层侧形成，并具有下部电极、使用强电介质物质的电极间绝缘膜，和上部电极的强电介质电容器；使所述电容器接触插件的上端和所述强电介质电容器的上部电极之间相连的电极布线。

11.如权利要求10所述的半导体器件，其特征在于，还包括介于所述第1绝缘膜和所述强电介质电容器的下部电极之间的第2绝缘膜。

12.如权利要求10或11所述的半导体器件，其特征在于，所述电容器接触插件和所述电极布线各自的材料不同。

13.如权利要求12所述的半导体器件，其特征在于，所述电容器接触插件的材料是高熔点金属，所述电极布线的材料选自铝系材料、铜系材料和多晶硅系材料中的至少一种。

14.如权利要求10或11所述的半导体器件，其特征在于，所述电极布线的下端面的面积比所述电容器接触插件的上端面的面积大，所述电极布线的下端面接触在所述电容器接触插件的上端面上和所述第1绝缘膜上。

15.如权利要求10所述的半导体器件，其特征在于，在堆积于所述强电介质电容器的电极间绝缘膜上的上部电极隐埋用绝缘膜中，埋入Pt后，形成所述强电介质电容器的上部电极。

16.如权利要求10所述的半导体器件，其特征在于，所述第1绝缘膜内还包括：下端部接触所述漏极区、源极区中的另一方的布线层。

17.如权利要求10所述的半导体器件，其特征在于，在中央部共有漏极区的两个漏极、沟道、源极区分别构成所述MOS晶体管，同时多个区呈格状地规则配置在所述半导体基片的表层部，这些漏极、沟道、源极区的上方和最接近的两个漏极、沟道、源极区间的上方，分别配置所述强电介质电容器，形成存储单元布局阵区。

18.如权利要求10所述的半导体器件，其特征在于，所述半导体器件为强电介质存储器，所述强电介质存储器包括：分别具有电极绝缘膜中使用强电介质物质的信息存储用强电介质电容器和电荷传送用的MOS晶体管的多个存储单元，分别共同连接于同一行的所述存储单元的MOS晶体管的栅极的多根字线，分别共同连接于同一行的所述存储单元的强电介质电容器的多根电容器板线，分别共同连接于同一列的所述存储单元的MOS晶体管的一端的多根位线。

Images