JPH05327062A - 強誘電体記憶素子 - Google Patents
強誘電体記憶素子Info
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- JPH05327062A JPH05327062A JP4130920A JP13092092A JPH05327062A JP H05327062 A JPH05327062 A JP H05327062A JP 4130920 A JP4130920 A JP 4130920A JP 13092092 A JP13092092 A JP 13092092A JP H05327062 A JPH05327062 A JP H05327062A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 強誘電体薄膜から半導体表面への不純物の拡
散を防ぎ、素子の動作の安定化、素子の歩留りの著しい
向上及び安価な素子を提供すること。 【構成】 一方の導電形のバルク半導体材料からなる基
板１の表面層に十分に接近させた間隔をおいて形成され
た、前記基板とは反対の導電形の２つの領域２及び３
と、これら２つの領域をまたぐように前記基板の表面に
誘電体膜４と、該誘電体膜４上に第１の下部電極５が形
成されてなり、前記基板１、導電形領域２及び３、誘電
体膜４及び第１の下部電極５とを被うように絶縁保護膜
６を形成し、前記第１の下部電極５上に絶縁保護膜６を
通して、前記第１の下部電極５と電気的に接触させた第
２の下部電極８を前記絶縁保護膜６上に形成し、前記第
２の下部電極８上に強誘電体薄膜９を形成し、該強誘電
体薄膜９上に上部電極１０を形成することによって強誘
電体記憶素子を形成する。
散を防ぎ、素子の動作の安定化、素子の歩留りの著しい
向上及び安価な素子を提供すること。 【構成】 一方の導電形のバルク半導体材料からなる基
板１の表面層に十分に接近させた間隔をおいて形成され
た、前記基板とは反対の導電形の２つの領域２及び３
と、これら２つの領域をまたぐように前記基板の表面に
誘電体膜４と、該誘電体膜４上に第１の下部電極５が形
成されてなり、前記基板１、導電形領域２及び３、誘電
体膜４及び第１の下部電極５とを被うように絶縁保護膜
６を形成し、前記第１の下部電極５上に絶縁保護膜６を
通して、前記第１の下部電極５と電気的に接触させた第
２の下部電極８を前記絶縁保護膜６上に形成し、前記第
２の下部電極８上に強誘電体薄膜９を形成し、該強誘電
体薄膜９上に上部電極１０を形成することによって強誘
電体記憶素子を形成する。
Description
【０００１】
【産業上の利用分野】本発明は強誘電体記憶素子に関す
る。さらに詳しくは強誘電体薄膜の自発分極による静電
誘導を介して２つの導電形領域間の電気抵抗を変化させ
る強誘電体記憶素子に関する。
る。さらに詳しくは強誘電体薄膜の自発分極による静電
誘導を介して２つの導電形領域間の電気抵抗を変化させ
る強誘電体記憶素子に関する。
【０００２】
【従来の技術】従来、コンピュータ等に利用される不揮
発性の半導体記憶素子としては、ＲＯＭ（Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍ
ａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ
ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
ＥＰＲＯＭ）等があり、特にＥＥＰＲＯＭは電気的に
記憶内容を書き換えることができるので有望視されてい
る。
発性の半導体記憶素子としては、ＲＯＭ（Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍ
ａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ
ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
ＥＰＲＯＭ）等があり、特にＥＥＰＲＯＭは電気的に
記憶内容を書き換えることができるので有望視されてい
る。
【０００３】このＥＥＰＲＯＭにおいては、ＭＩＳ（Ｍ
ｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）電界効果型トランジスタのゲート絶縁膜中のト
ラップ領域、あるいは、フローティングゲートをシリコ
ン基板からの電荷注入によって帯電させ、その静電誘導
によって基板の表面電導度を変調する方法が知られてい
る。
ｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）電界効果型トランジスタのゲート絶縁膜中のト
ラップ領域、あるいは、フローティングゲートをシリコ
ン基板からの電荷注入によって帯電させ、その静電誘導
によって基板の表面電導度を変調する方法が知られてい
る。
【０００４】一方、ＥＥＰＲＯＭとは全く異なった方法
の不揮発性メモリとして、強誘電体の自発分極を利用し
た方法も考えられている。強誘電体は、ＰＺＴ（チタン
酸ジルコン酸鉛）、ＰｂＴｉＯ3 （チタン酸鉛）、Ｂａ
ＴｉＯ3 （チタン酸バリウム）などの酸化物が主であ
り、現在、最も有望な不揮発性メモリ用材料としてもＰ
ＺＴが精力的に研究されている。ＰＺＴ薄膜の下地電極
としては、耐酸化性や格子の整合性を考慮してＰｔ（白
金）電極が用いられることが多い。
の不揮発性メモリとして、強誘電体の自発分極を利用し
た方法も考えられている。強誘電体は、ＰＺＴ（チタン
酸ジルコン酸鉛）、ＰｂＴｉＯ3 （チタン酸鉛）、Ｂａ
ＴｉＯ3 （チタン酸バリウム）などの酸化物が主であ
り、現在、最も有望な不揮発性メモリ用材料としてもＰ
ＺＴが精力的に研究されている。ＰＺＴ薄膜の下地電極
としては、耐酸化性や格子の整合性を考慮してＰｔ（白
金）電極が用いられることが多い。
【０００５】また、この強誘電体薄膜を利用した方法に
は２通りの構造があり、それぞれ、キャパシタ構造、Ｍ
ＦＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）−ＦＥＴ（Ｆｉｅｌｄ−Ｅｆ
ｆｅｃｔ−Ｔｒａｎｓｉｓｔｅｒ）構造と呼ばれてい
る。キャパシタ構造は、強誘電体薄膜を電極で挟んだ構
造をしており、強誘電体の自発分極の分極反転による反
転電流の有無を検出して情報の読み出しをするものであ
る。一方、ＭＦＳ−ＦＥＴ構造は、ＭＩＳ−ＦＥＴのゲ
−ト絶縁膜を強誘電体薄膜としたもので、強誘電体の自
発分極の向き、大きさに応じてその自発分極を補償する
ように半導体表面に誘起される電荷によって半導体表面
の電導度が変調されることを利用して情報の読み出しを
するものである。
は２通りの構造があり、それぞれ、キャパシタ構造、Ｍ
ＦＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）−ＦＥＴ（Ｆｉｅｌｄ−Ｅｆ
ｆｅｃｔ−Ｔｒａｎｓｉｓｔｅｒ）構造と呼ばれてい
る。キャパシタ構造は、強誘電体薄膜を電極で挟んだ構
造をしており、強誘電体の自発分極の分極反転による反
転電流の有無を検出して情報の読み出しをするものであ
る。一方、ＭＦＳ−ＦＥＴ構造は、ＭＩＳ−ＦＥＴのゲ
−ト絶縁膜を強誘電体薄膜としたもので、強誘電体の自
発分極の向き、大きさに応じてその自発分極を補償する
ように半導体表面に誘起される電荷によって半導体表面
の電導度が変調されることを利用して情報の読み出しを
するものである。
【０００６】
【発明が解決しようとする課題】しかしながら、電子の
トンネル効果を利用したような素子においては、シリコ
ン基板からの電荷注入の際に大きな電界が必要であった
り、ＳｉＯ2 絶縁膜中にトラップが発生して書き換え回
数が制限されるという問題があった。 また、キャパシ
タ構造ではＰｔ電極などの上に強誘電体薄膜を形成する
ため、比較的良好な膜質が得られやすく、現在、製品化
に向けて精力的に開発が進められているが、読み出し時
に蓄積された情報を破壊してしまうので読み出し後にも
う一度情報を書き直さなければならないという欠点があ
った。ＭＦＳ−ＦＥＴ構造では読み出し時に情報を破壊
しない非破壊読み出しが可能であるが、シリコン半導体
上に直接強誘電体薄膜を形成するため、界面準位密度が
定まりにくかったり、半導体表面に酸化膜などが形成さ
れるなどという問題も起こり、安定な素子作製が困難で
あるという欠点があった。
トンネル効果を利用したような素子においては、シリコ
ン基板からの電荷注入の際に大きな電界が必要であった
り、ＳｉＯ2 絶縁膜中にトラップが発生して書き換え回
数が制限されるという問題があった。 また、キャパシ
タ構造ではＰｔ電極などの上に強誘電体薄膜を形成する
ため、比較的良好な膜質が得られやすく、現在、製品化
に向けて精力的に開発が進められているが、読み出し時
に蓄積された情報を破壊してしまうので読み出し後にも
う一度情報を書き直さなければならないという欠点があ
った。ＭＦＳ−ＦＥＴ構造では読み出し時に情報を破壊
しない非破壊読み出しが可能であるが、シリコン半導体
上に直接強誘電体薄膜を形成するため、界面準位密度が
定まりにくかったり、半導体表面に酸化膜などが形成さ
れるなどという問題も起こり、安定な素子作製が困難で
あるという欠点があった。
【０００７】このような問題点に対して、上記ＭＦＳ−
ＦＥＴ構造において下部電極と半導体表面との間に誘電
体薄膜を形成した構造が提案されている（特開昭４９−
１３１６４６）。この構造によれば、上記下部電極はシ
リコン基板により電気的に絶縁された浮遊ゲートとして
働いている。ところがこの構造では、強誘電体薄膜とシ
リコン基板間に電極及び誘電体薄膜があったとしてもこ
れらは非常に薄いので、特にＰＺＴなどの鉛系強誘電体
薄膜ではＰｂやＺｒ等の金属原料の純度が悪いために強
誘電体薄膜から半導体基板へのＮａ等の不純物による汚
染が起こり、半導体の動作を不安定にするという問題が
あった。
ＦＥＴ構造において下部電極と半導体表面との間に誘電
体薄膜を形成した構造が提案されている（特開昭４９−
１３１６４６）。この構造によれば、上記下部電極はシ
リコン基板により電気的に絶縁された浮遊ゲートとして
働いている。ところがこの構造では、強誘電体薄膜とシ
リコン基板間に電極及び誘電体薄膜があったとしてもこ
れらは非常に薄いので、特にＰＺＴなどの鉛系強誘電体
薄膜ではＰｂやＺｒ等の金属原料の純度が悪いために強
誘電体薄膜から半導体基板へのＮａ等の不純物による汚
染が起こり、半導体の動作を不安定にするという問題が
あった。
【０００８】
【課題を解決するための手段及び作用】かくしてこの発
明によれば、一方の導電形のバルク半導体材料からなる
基板と、該基板の表面層に形成された、２つの独立な前
記基板とは反対の導電形の領域と、これら２つの領域を
またぐように前記基板の表面に形成された誘電体膜と、
該誘電体膜上に形成された第１の下部電極と、前記導電
形領域及び前記誘電体膜及び前記第１の下部電極を被う
ように形成された絶縁保護膜と、前記第１の下部電極上
の前記絶縁保護膜に形成された窓を通して前記第１の下
部電極と電気的に接触されて前記絶縁保護膜上に形成さ
れた第２の下部電極と、該第２の下部電極上に形成され
た強誘電体薄膜と、該強誘電体薄膜上に形成された上部
電極とからなることを特徴とする強誘電体記憶素子が提
供される。
明によれば、一方の導電形のバルク半導体材料からなる
基板と、該基板の表面層に形成された、２つの独立な前
記基板とは反対の導電形の領域と、これら２つの領域を
またぐように前記基板の表面に形成された誘電体膜と、
該誘電体膜上に形成された第１の下部電極と、前記導電
形領域及び前記誘電体膜及び前記第１の下部電極を被う
ように形成された絶縁保護膜と、前記第１の下部電極上
の前記絶縁保護膜に形成された窓を通して前記第１の下
部電極と電気的に接触されて前記絶縁保護膜上に形成さ
れた第２の下部電極と、該第２の下部電極上に形成され
た強誘電体薄膜と、該強誘電体薄膜上に形成された上部
電極とからなることを特徴とする強誘電体記憶素子が提
供される。
【０００９】本発明の強誘電体記憶素子を図１にしたが
って説明する。使用される基板としては、半導体材料で
あれば特に限定されるものではないがシリコン基板等が
好ましい。更にｎ型又はｐ型の導電形の基板の表面層
に、基板とは反対の導電形の２つの領域（例えばソース
領域２及びドレイン領域３）を形成するための注入イオ
ンとして、ｐ型の導電領域とする場合例えばホウ素等が
挙げられ、ｎ型の導電層とする場合はＰ，Ａｓ等を４０
〜８０ＫｅＶ，１×１０13〜１×１０15ions/cm2程度の
濃度でイオン注入したのち、例えば非酸化性雰囲気中６
００〜１３００℃で５分〜１時間程度アニール処理する
ことによって形成することができる。
って説明する。使用される基板としては、半導体材料で
あれば特に限定されるものではないがシリコン基板等が
好ましい。更にｎ型又はｐ型の導電形の基板の表面層
に、基板とは反対の導電形の２つの領域（例えばソース
領域２及びドレイン領域３）を形成するための注入イオ
ンとして、ｐ型の導電領域とする場合例えばホウ素等が
挙げられ、ｎ型の導電層とする場合はＰ，Ａｓ等を４０
〜８０ＫｅＶ，１×１０13〜１×１０15ions/cm2程度の
濃度でイオン注入したのち、例えば非酸化性雰囲気中６
００〜１３００℃で５分〜１時間程度アニール処理する
ことによって形成することができる。
【００１０】また、ソース領域２からドレイン領域３に
わたって形成される誘電体膜４はＳｉＯ2、Ｓｉ3Ｎ4等
を用いて形成することができ、好ましくはＳｉＯ2膜で
ある。このＳｉＯ2 膜は公知の方法、例えば１０００〜
１２００℃の熱酸化、あるいはＣＶＤ法、ＲＦスパッタ
によって形成することができ、その膜厚は０．１〜１０
μｍ程度である。
わたって形成される誘電体膜４はＳｉＯ2、Ｓｉ3Ｎ4等
を用いて形成することができ、好ましくはＳｉＯ2膜で
ある。このＳｉＯ2 膜は公知の方法、例えば１０００〜
１２００℃の熱酸化、あるいはＣＶＤ法、ＲＦスパッタ
によって形成することができ、その膜厚は０．１〜１０
μｍ程度である。
【００１１】次に、誘電体膜４上に第１の下部電極５を
形成する。この第１の下部電極５に使用される材料とし
ては、例えばＡｌ、Ｐｔ等、通常電極として用いられる
金属を用いることができ、これらの金属は公知の方法、
例えば、金属ターゲットを用いるスパッタリング法、Ｃ
ＶＤ法あるいは蒸着法等によって形成することができ、
それらの膜厚は０．１〜１０μｍ程度が好ましい。
形成する。この第１の下部電極５に使用される材料とし
ては、例えばＡｌ、Ｐｔ等、通常電極として用いられる
金属を用いることができ、これらの金属は公知の方法、
例えば、金属ターゲットを用いるスパッタリング法、Ｃ
ＶＤ法あるいは蒸着法等によって形成することができ、
それらの膜厚は０．１〜１０μｍ程度が好ましい。
【００１２】更に、上記誘電体膜４及び第１の下部電極
５上には絶縁保護膜６が形成されており、この材料とし
てはＳｉＯ2、Ｓｉ3Ｎ4等を用いることができる。好ま
しくはＳｉＯ2 膜である。この絶縁保護膜６の膜厚は、
強誘電体薄膜９からの不純物による汚染を防止可能な膜
厚であり０．３〜２０μｍ程度の膜厚が好ましい。次
に、この絶縁保護膜６には公知の方法、例えばＨＦを用
いるウエットエッチング法によってソース領域２、ドレ
イン領域３及び第１の下部電極５上に窓が形成され、更
に電気的に接触させるために配線層（１３、１１及び
７）が形成される。
５上には絶縁保護膜６が形成されており、この材料とし
てはＳｉＯ2、Ｓｉ3Ｎ4等を用いることができる。好ま
しくはＳｉＯ2 膜である。この絶縁保護膜６の膜厚は、
強誘電体薄膜９からの不純物による汚染を防止可能な膜
厚であり０．３〜２０μｍ程度の膜厚が好ましい。次
に、この絶縁保護膜６には公知の方法、例えばＨＦを用
いるウエットエッチング法によってソース領域２、ドレ
イン領域３及び第１の下部電極５上に窓が形成され、更
に電気的に接触させるために配線層（１３、１１及び
７）が形成される。
【００１３】第１の下部電極５に接続された配線層７上
に第２の下部電極８を形成し、この第２の下部電極８上
に強誘電体薄膜９を形成し、次に強誘電体薄膜９上に上
部電極１０を形成する。この第２の下部電極８及び上部
電極１０に使用される材料及び形成方法は第１の下部電
極５と同様であり、その膜厚はそれぞれ０．１〜１０μ
ｍ及び０．１〜１０μｍ程度が好ましい。
に第２の下部電極８を形成し、この第２の下部電極８上
に強誘電体薄膜９を形成し、次に強誘電体薄膜９上に上
部電極１０を形成する。この第２の下部電極８及び上部
電極１０に使用される材料及び形成方法は第１の下部電
極５と同様であり、その膜厚はそれぞれ０．１〜１０μ
ｍ及び０．１〜１０μｍ程度が好ましい。
【００１４】また、第２の下部電極８と上部電極１０の
間に形成される強誘電体膜９としてはチタン酸ジルコン
酸鉛（ＰＺＴ）、ＰＬＺＴ等が挙げられ，この強誘電体
膜９は公知の方法、例えばＰＺＴを用いる場合、ＭＯＣ
ＶＤ法によってＰｂ（Ｃ2Ｈ5）4、Ｚｒ（ＤＰＭ）4及び
Ｔｉ（ｉ−Ｃ3Ｈ7）4等を用いて膜厚０．１〜１０μｍ
で形成することが好ましい。
間に形成される強誘電体膜９としてはチタン酸ジルコン
酸鉛（ＰＺＴ）、ＰＬＺＴ等が挙げられ，この強誘電体
膜９は公知の方法、例えばＰＺＴを用いる場合、ＭＯＣ
ＶＤ法によってＰｂ（Ｃ2Ｈ5）4、Ｚｒ（ＤＰＭ）4及び
Ｔｉ（ｉ−Ｃ3Ｈ7）4等を用いて膜厚０．１〜１０μｍ
で形成することが好ましい。
【００１５】ソース領域２及びドレイン領域３の配線上
と基板の裏面には、それぞれオーミック電極（１４、１
２及び１８）が形成される。オーミック電極（１４、１
２及び１８）及び上部電極１０には電圧印加手段として
リード線（１６、１７、１９及び１９）が接続されてい
る。更にリード線１７、１６及び１５にはそれぞれ電圧
ＶD 、ＶS 及びＶG が印加されるようになっている。
と基板の裏面には、それぞれオーミック電極（１４、１
２及び１８）が形成される。オーミック電極（１４、１
２及び１８）及び上部電極１０には電圧印加手段として
リード線（１６、１７、１９及び１９）が接続されてい
る。更にリード線１７、１６及び１５にはそれぞれ電圧
ＶD 、ＶS 及びＶG が印加されるようになっている。
【００１６】この素子における動作は以下のようであ
る。すなわち、ＶG に駆動電圧として−ＶCCのパルスを
印加すると、ＰＺＴ薄膜９は下向きに分極してこの静電
誘導のためにシリコン酸化膜４も誘電分極し、このため
ソース２とドレイン３の間のシリコン基板１の表面にホ
−ルを誘起する。この誘起されたホールによってソース
２とドレイン３の間にチャネルが形成され、ＶD に−Ｖ
CCを印加するとドレイン電流ＩD が流れ、素子は“Ｏ
Ｎ”状態となる。
る。すなわち、ＶG に駆動電圧として−ＶCCのパルスを
印加すると、ＰＺＴ薄膜９は下向きに分極してこの静電
誘導のためにシリコン酸化膜４も誘電分極し、このため
ソース２とドレイン３の間のシリコン基板１の表面にホ
−ルを誘起する。この誘起されたホールによってソース
２とドレイン３の間にチャネルが形成され、ＶD に−Ｖ
CCを印加するとドレイン電流ＩD が流れ、素子は“Ｏ
Ｎ”状態となる。
【００１７】次に、ＶG に＋ＶCCのパルスを印加する
と、ＰＺＴ薄膜９は上向きに分極してこの静電誘導のた
めに誘電体膜４も誘電分極し、このためソース２とドレ
イン３の間のシリコン基板１の表面にチャネルは形成さ
れないので、ＶD に−ＶCCを印加してもドレイン電流Ｉ
D は流れず、素子は“ＯＦＦ”状態となる。この誘電体
膜４も誘電分極はＰＺＴ薄膜９の分極が保持される限り
保たれるので非破壊で読み出しの可能な不揮発性メモリ
として動作させることができるのである。また、この素
子構造によれば、１素子で１ビットが記憶できるので高
集積化が可能である。
と、ＰＺＴ薄膜９は上向きに分極してこの静電誘導のた
めに誘電体膜４も誘電分極し、このためソース２とドレ
イン３の間のシリコン基板１の表面にチャネルは形成さ
れないので、ＶD に−ＶCCを印加してもドレイン電流Ｉ
D は流れず、素子は“ＯＦＦ”状態となる。この誘電体
膜４も誘電分極はＰＺＴ薄膜９の分極が保持される限り
保たれるので非破壊で読み出しの可能な不揮発性メモリ
として動作させることができるのである。また、この素
子構造によれば、１素子で１ビットが記憶できるので高
集積化が可能である。
【００１８】
【実施例】本発明の強誘電体記憶素子を次のようにして
作製した。裏面にＡｌ電極１４をスパッタ法によって形
成したｎ型のシリコン基板１の表面に、１５０ＫｅＶ、
１×１０16ｉｏｎｓ／ｃｍ2 でＡｓを注入し１０００℃
でアニール処理することによってｐ+ 型のソース領域２
とドレイン領域３を間隔５０μｍ、幅１０μｍの大きさ
で形成した。
作製した。裏面にＡｌ電極１４をスパッタ法によって形
成したｎ型のシリコン基板１の表面に、１５０ＫｅＶ、
１×１０16ｉｏｎｓ／ｃｍ2 でＡｓを注入し１０００℃
でアニール処理することによってｐ+ 型のソース領域２
とドレイン領域３を間隔５０μｍ、幅１０μｍの大きさ
で形成した。
【００１９】次に上記ソース領域２とドレイン領域３の
間のシリコン基板１の表面上に、誘電体膜として膜厚１
００ｎｍのシリコン酸化膜４を１０００℃の熱酸化法に
よって形成し、このシリコン酸化膜４上に膜厚１００ｎ
ｍのＡｌ電極５をスパッタ法により形成し、更に上記基
板の上に絶縁保護膜として膜厚１μｍでシリコン酸化膜
６を３００〜４００℃のＣＶＤ法によって形成した。こ
のとき使用する原料ガスとしてはＳｉＨ4 を使用した。
間のシリコン基板１の表面上に、誘電体膜として膜厚１
００ｎｍのシリコン酸化膜４を１０００℃の熱酸化法に
よって形成し、このシリコン酸化膜４上に膜厚１００ｎ
ｍのＡｌ電極５をスパッタ法により形成し、更に上記基
板の上に絶縁保護膜として膜厚１μｍでシリコン酸化膜
６を３００〜４００℃のＣＶＤ法によって形成した。こ
のとき使用する原料ガスとしてはＳｉＨ4 を使用した。
【００２０】このシリコン酸化膜６を、反応性イオンエ
ッチングによってＡｌ電極５、ソース領域２及びドレイ
ン領域３上に窓を形成する。更にこの窓には導通させる
ために、配線層であるＡｌ線７、１１及び１３を蒸着法
で形成した。次にＡｌ線７上にスパッタ法により膜厚１
００ｎｍでＰｔ電極８を形成し、このＰｔ電極８上にＰ
ｂ（Ｃ2Ｈ5）4、Ｚｒ（ＤＰＭ）4及びＴｉ（ｉ−Ｃ
3Ｈ7）4を用いてＭＯＣＶＤ法によってＰＺＴ（Ｐｂ
（Ｚｒ0.53Ｔｉ0.47）Ｏ3 、チタン酸ジルコン酸鉛）薄
膜９を膜厚３００ｎｍで形成した。
ッチングによってＡｌ電極５、ソース領域２及びドレイ
ン領域３上に窓を形成する。更にこの窓には導通させる
ために、配線層であるＡｌ線７、１１及び１３を蒸着法
で形成した。次にＡｌ線７上にスパッタ法により膜厚１
００ｎｍでＰｔ電極８を形成し、このＰｔ電極８上にＰ
ｂ（Ｃ2Ｈ5）4、Ｚｒ（ＤＰＭ）4及びＴｉ（ｉ−Ｃ
3Ｈ7）4を用いてＭＯＣＶＤ法によってＰＺＴ（Ｐｂ
（Ｚｒ0.53Ｔｉ0.47）Ｏ3 、チタン酸ジルコン酸鉛）薄
膜９を膜厚３００ｎｍで形成した。
【００２１】次に、スパッタ法によって上部電極とし
て、Ａｌ電極を膜厚０．５μｍで形成した。最も上のＡ
ｌ電極１０の面積は２μｍ×１０μｍである。Ａｌ電極
１０にはリード線１５が引き出され、電圧ＶG を印加で
きるようになっている。Ａｌ線１１及び１３上にはそれ
ぞれオーミック電極であるＡｌ電極１２及び１４をスパ
ッタ法によって形成し、これらのＡｌ電極１２及び１４
からもリード線１７及び１６が引き出され、それぞれに
電圧ＶD 及びＶS を印加できるようになっている。な
お、１８は基板に対するオーミック電極であり、１９は
このオーミック電極から引き出されたリード線である。
このようにして図１の形状を得ることができる。
て、Ａｌ電極を膜厚０．５μｍで形成した。最も上のＡ
ｌ電極１０の面積は２μｍ×１０μｍである。Ａｌ電極
１０にはリード線１５が引き出され、電圧ＶG を印加で
きるようになっている。Ａｌ線１１及び１３上にはそれ
ぞれオーミック電極であるＡｌ電極１２及び１４をスパ
ッタ法によって形成し、これらのＡｌ電極１２及び１４
からもリード線１７及び１６が引き出され、それぞれに
電圧ＶD 及びＶS を印加できるようになっている。な
お、１８は基板に対するオーミック電極であり、１９は
このオーミック電極から引き出されたリード線である。
このようにして図１の形状を得ることができる。
【００２２】図２は本発明の実施例としての強誘電体記
憶素子を“ＯＮ”状態にしたときと“ＯＦＦ”状態にし
たときのドレイン電圧ＶD とドレイン電流ＩD との関係
を示した特性曲線である。このように“ＯＮ”状態で
は、電界効果型トランジスタ特有のドレイン電流が流
れ、“ＯＦＦ”状態ではドレイン電流は流れない。この
特性は非常に安定しており、素子としての安定な動作を
示している。
憶素子を“ＯＮ”状態にしたときと“ＯＦＦ”状態にし
たときのドレイン電圧ＶD とドレイン電流ＩD との関係
を示した特性曲線である。このように“ＯＮ”状態で
は、電界効果型トランジスタ特有のドレイン電流が流
れ、“ＯＦＦ”状態ではドレイン電流は流れない。この
特性は非常に安定しており、素子としての安定な動作を
示している。
【００２３】なお、上記の実施例において、ｎ型のシリ
コン基板１の代わりにｐ型のシリコン基板を用いること
が可能であり、その場合、ｐ+ 領域のソース２とドレイ
ン３はｎ+ 領域となる。
コン基板１の代わりにｐ型のシリコン基板を用いること
が可能であり、その場合、ｐ+ 領域のソース２とドレイ
ン３はｎ+ 領域となる。
【００２４】
【発明の効果】本発明による強誘電体記憶素子によれ
ば、強誘電体薄膜から半導体表面への不純物の拡散を防
ぐことが出来るので素子の動作が安定となり、素子の歩
留りを著しく向上させて安定な素子を提供可能となる。
ば、強誘電体薄膜から半導体表面への不純物の拡散を防
ぐことが出来るので素子の動作が安定となり、素子の歩
留りを著しく向上させて安定な素子を提供可能となる。
【図１】本発明の強誘電体記憶素子の概略断面図であ
る。
る。
【図２】本発明の強誘電体記憶素子のドレイン電圧ＶD
とドレイン電流ＩD の関係を示すグラフである。
とドレイン電流ＩD の関係を示すグラフである。
１ ｎ型シリコン基板 ２ ｐ+ ソース領域（導電形の領域） ３ ｐ+ ドレイン領域（導電形の領域） ４ シリコン酸化膜（誘電体膜） ５ Ａｌ電極（第１の下部電極） ６ シリコン酸化膜（絶縁保護膜） ７ Ａｌ線 ８ Ｐｔ電極（第２の下部電極） ９ ＰＺＴ強誘電体薄膜 １０ Ａｌ電極（上部電極） １１ Ａｌ線 １２ Ａｌ電極（オーミック電極） １３ Ａｌ線 １４ Ａｌ電極（オーミック電極） １５ リード線 １６ リード線 １７ リード線 １８ 基板のオーミック電極 １９ リード線
Claims (1)
- 【請求項１】 一方の導電形のバルク半導体材料からな
る基板と、該基板の表面層に形成された、２つの独立な
前記基板とは反対の導電形の領域と、これら２つの領域
をまたぐように前記基板の表面に形成された誘電体膜
と、該誘電体膜上に形成された第１の下部電極と、前記
導電形領域及び前記誘電体膜及び前記第１の下部電極を
被うように形成された絶縁保護膜と、前記第１の下部電
極上の前記絶縁保護膜に形成された窓を通して前記第１
の下部電極と電気的に接触されて前記絶縁保護膜上に形
成された第２の下部電極と、該第２の下部電極上に形成
された強誘電体薄膜と、該強誘電体薄膜上に形成された
上部電極とからなることを特徴とする強誘電体記憶素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130920A JPH05327062A (ja) | 1992-05-22 | 1992-05-22 | 強誘電体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130920A JPH05327062A (ja) | 1992-05-22 | 1992-05-22 | 強誘電体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327062A true JPH05327062A (ja) | 1993-12-10 |
Family
ID=15045832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4130920A Pending JPH05327062A (ja) | 1992-05-22 | 1992-05-22 | 強誘電体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327062A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0886317A2 (en) * | 1997-06-16 | 1998-12-23 | Sanyo Electric Co. Ltd | Dielectric device, Dielectric memory and method of fabricating the same |
| EP1006590A1 (en) * | 1998-12-01 | 2000-06-07 | Rohm Co., Ltd. | Ferroelectric memory and method for manufacturing same |
| DE10333557A1 (de) * | 2003-07-23 | 2005-02-24 | Infineon Technologies Ag | Speicherzelle und Verfahren zur Herstellung einer Speichereinrichtung |
-
1992
- 1992-05-22 JP JP4130920A patent/JPH05327062A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0886317A2 (en) * | 1997-06-16 | 1998-12-23 | Sanyo Electric Co. Ltd | Dielectric device, Dielectric memory and method of fabricating the same |
| EP0886317A3 (en) * | 1997-06-16 | 1999-02-17 | Sanyo Electric Co. Ltd | Dielectric device, Dielectric memory and method of fabricating the same |
| US6194752B1 (en) | 1997-06-16 | 2001-02-27 | Sanyo Electric Co., Ltd. | Dielectric device, dielectric memory and method of fabricating the same |
| EP1006590A1 (en) * | 1998-12-01 | 2000-06-07 | Rohm Co., Ltd. | Ferroelectric memory and method for manufacturing same |
| US6656747B2 (en) | 1998-12-01 | 2003-12-02 | Rohm Co., Ltd. | Ferroelectric memory and method for manufacturing same |
| US6900486B1 (en) | 1998-12-01 | 2005-05-31 | Rohm Co., Ltd. | Ferroelectric memory and method for manufacturing same |
| DE10333557A1 (de) * | 2003-07-23 | 2005-02-24 | Infineon Technologies Ag | Speicherzelle und Verfahren zur Herstellung einer Speichereinrichtung |
| DE10333557B4 (de) * | 2003-07-23 | 2008-02-14 | Qimonda Ag | Verfahren zur Herstellung einer Speichereinrichtung, Speicherzelle, Speichereinrichtung und Verfahren zum Betrieb der Speichereinrichtung |
| DE10333557B8 (de) * | 2003-07-23 | 2008-05-29 | Qimonda Ag | Verfahren zur Herstellung einer Speichereinrichtung, Speicherzelle, Speichereinrichtung und Verfahren zum Betrieb der Speichereinrichtung |
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