JP2927628B2 - 強誘電体記憶素子及びその駆動方法 - Google Patents
強誘電体記憶素子及びその駆動方法Info
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- JP2927628B2 JP2927628B2 JP4312174A JP31217492A JP2927628B2 JP 2927628 B2 JP2927628 B2 JP 2927628B2 JP 4312174 A JP4312174 A JP 4312174A JP 31217492 A JP31217492 A JP 31217492A JP 2927628 B2 JP2927628 B2 JP 2927628B2
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Description
【０００１】
【産業上の利用分野】本発明は強誘電体記憶素子及びそ
の駆動方法に関する。さらに詳しくは強誘電体膜の自発
分極による静電誘導を介して不純物領域中のキャリアの
移動量を変化させる強誘電体記憶素子及びその駆動方法
に関する。
の駆動方法に関する。さらに詳しくは強誘電体膜の自発
分極による静電誘導を介して不純物領域中のキャリアの
移動量を変化させる強誘電体記憶素子及びその駆動方法
に関する。
【０００２】
【従来の技術】従来、コンピュータ等に利用される不揮
発性の半導体記憶素子としては、ＲＯＭ（Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍ
ａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ
ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
ＥＰＲＯＭ）等があり、特にＥＥＰＲＯＭは電気的に
記憶内容を書き換えることができるので有望視されてい
る。
発性の半導体記憶素子としては、ＲＯＭ（Ｒｅａｄ Ｏ
ｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍ
ａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ
ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
ＥＰＲＯＭ）等があり、特にＥＥＰＲＯＭは電気的に
記憶内容を書き換えることができるので有望視されてい
る。
【０００３】このＥＥＰＲＯＭにおいては、ＭＩＳ（Ｍ
ｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）電界効果型トランジスタのゲート絶縁膜中のト
ラップ領域、あるいは、フローティングゲートをシリコ
ン基板からの電荷注入によって帯電させ、その静電誘導
によって基板の表面電導度を変調する方法が知られてい
る。
ｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）電界効果型トランジスタのゲート絶縁膜中のト
ラップ領域、あるいは、フローティングゲートをシリコ
ン基板からの電荷注入によって帯電させ、その静電誘導
によって基板の表面電導度を変調する方法が知られてい
る。
【０００４】一方、ＥＥＰＲＯＭとは全く異なった方法
の不揮発性メモリとして、強誘電体の自発分極を利用し
た方法も考えられている。強誘電体は、ＰＺＴ（チタン
酸ジルコン酸鉛）、ＰｂＴｉＯ3 （チタン酸鉛）、Ｂａ
ＴｉＯ3 （チタン酸バリウム）などの酸化物が主であ
り、現在、最も有望な不揮発性メモリ用材料としてもＰ
ＺＴが精力的に研究されている。ＰＺＴ薄膜の下地電極
としては、耐酸化性や格子の整合性を考慮してＰｔ（白
金）電極が用いられることが多い。
の不揮発性メモリとして、強誘電体の自発分極を利用し
た方法も考えられている。強誘電体は、ＰＺＴ（チタン
酸ジルコン酸鉛）、ＰｂＴｉＯ3 （チタン酸鉛）、Ｂａ
ＴｉＯ3 （チタン酸バリウム）などの酸化物が主であ
り、現在、最も有望な不揮発性メモリ用材料としてもＰ
ＺＴが精力的に研究されている。ＰＺＴ薄膜の下地電極
としては、耐酸化性や格子の整合性を考慮してＰｔ（白
金）電極が用いられることが多い。
【０００５】また、この強誘電体膜を利用した方法には
２通りの構造があり、それぞれ、キャパシタ構造、ＭＦ
Ｓ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）−ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆ
ｅｃｔ−Ｔｒａｎｓｉｓｔｅｒ）構造と呼ばれている。
２通りの構造があり、それぞれ、キャパシタ構造、ＭＦ
Ｓ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）−ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆ
ｅｃｔ−Ｔｒａｎｓｉｓｔｅｒ）構造と呼ばれている。
【０００６】キャパシタ構造は、強誘電体膜を電極で挟
んだ構造をしており、強誘電体の自発分極の分極反転に
よる反転電流の有無を検出して情報の読み出しをするも
のである。一方、ＭＦＳ−ＦＥＴ構造は、ＭＩＳ−ＦＥ
Ｔのゲ−ト絶縁膜を強誘電体膜としたもので、強誘電体
の自発分極の向き、大きさに応じてその自発分極を補償
するように半導体表面に誘起される電荷によって半導体
表面の電導度が変調されることを利用して情報の読み出
しをするものである。
んだ構造をしており、強誘電体の自発分極の分極反転に
よる反転電流の有無を検出して情報の読み出しをするも
のである。一方、ＭＦＳ−ＦＥＴ構造は、ＭＩＳ−ＦＥ
Ｔのゲ−ト絶縁膜を強誘電体膜としたもので、強誘電体
の自発分極の向き、大きさに応じてその自発分極を補償
するように半導体表面に誘起される電荷によって半導体
表面の電導度が変調されることを利用して情報の読み出
しをするものである。
【０００７】
【発明が解決しようとする課題】しかしながら、電子の
トンネル効果を利用したような素子においては、シリコ
ン基板からの電荷注入の際に大きな電界が必要であった
り、ＳｉＯ2 絶縁膜中にトラップが発生して書き換え回
数が制限されるという問題があった。また、キャパシタ
構造ではＰｔ電極などの上に強誘電体膜を形成するた
め、比較的良好な膜質が得られやすく、現在、製品化に
向けて精力的に開発が進められているが、読み出し時に
蓄積された情報を破壊してしまうので読み出し後にもう
一度情報を書き直さなければならないという欠点があっ
た。ＭＦＳ−ＦＥＴ構造では読み出し時に情報を破壊し
ない非破壊読み出しが可能であるが、シリコン半導体上
に直接強誘電体膜を形成するため、界面準位密度が定ま
りにくかったり、半導体表面に酸化膜などが形成される
などという問題も起こり、安定な素子作製が困難である
という欠点があった。
トンネル効果を利用したような素子においては、シリコ
ン基板からの電荷注入の際に大きな電界が必要であった
り、ＳｉＯ2 絶縁膜中にトラップが発生して書き換え回
数が制限されるという問題があった。また、キャパシタ
構造ではＰｔ電極などの上に強誘電体膜を形成するた
め、比較的良好な膜質が得られやすく、現在、製品化に
向けて精力的に開発が進められているが、読み出し時に
蓄積された情報を破壊してしまうので読み出し後にもう
一度情報を書き直さなければならないという欠点があっ
た。ＭＦＳ−ＦＥＴ構造では読み出し時に情報を破壊し
ない非破壊読み出しが可能であるが、シリコン半導体上
に直接強誘電体膜を形成するため、界面準位密度が定ま
りにくかったり、半導体表面に酸化膜などが形成される
などという問題も起こり、安定な素子作製が困難である
という欠点があった。
【０００８】このような問題点に対して、上記ＭＦＳ−
ＦＥＴ構造において下部電極と半導体表面との間に誘電
体薄膜を形成した構造が提案されている（特開昭４９−
１３１６４６）。この構造によれば、上記下部電極はシ
リコン基板により電気的に絶縁された浮遊ゲートとして
働いている。
ＦＥＴ構造において下部電極と半導体表面との間に誘電
体薄膜を形成した構造が提案されている（特開昭４９−
１３１６４６）。この構造によれば、上記下部電極はシ
リコン基板により電気的に絶縁された浮遊ゲートとして
働いている。
【０００９】ところがこの構造では、強誘電体膜の自発
分極を反転させるのに、上部電極のみに電圧を印加する
ので、反転電圧をＶr とすると±Ｖr の正負両極の電圧
パルスが必要になり、回路構成が複雑になったり、浮遊
ゲートが電気的に不安定なために強誘電体の自発分極が
不安定になり正常な動作が損なわれたり、強誘電体膜に
印加される電圧が、上部電極と下部電極で非対称となる
ために分極反転の繰り返し耐久性が悪化するという問題
があった。
分極を反転させるのに、上部電極のみに電圧を印加する
ので、反転電圧をＶr とすると±Ｖr の正負両極の電圧
パルスが必要になり、回路構成が複雑になったり、浮遊
ゲートが電気的に不安定なために強誘電体の自発分極が
不安定になり正常な動作が損なわれたり、強誘電体膜に
印加される電圧が、上部電極と下部電極で非対称となる
ために分極反転の繰り返し耐久性が悪化するという問題
があった。
【００１０】また、ＭＦＳ−ＦＥＴ構造においては、単
一セルを構成するためには、ソース・ドレイン・ゲート
のそれぞれ個別の領域を分離して形成しなければならな
いので、集積度の向上に限界があった。
一セルを構成するためには、ソース・ドレイン・ゲート
のそれぞれ個別の領域を分離して形成しなければならな
いので、集積度の向上に限界があった。
【００１１】
【課題を解決するための手段及び作用】かくしてこの発
明によれば、一方の導電形のバルク半導体材料からなる
基板と、該基板の表面層に形成された、前記基板とは反
対の導電形の不純物領域と、該不純物領域上に形成され
た誘電体膜と、該誘電体膜上に形成された下部電極と、
該下部電極上に形成された強誘電体膜と、該強誘電体膜
上に形成された上部電極とからなり、前記不純物領域が
ソース、ドレイン及びゲート領域を一体化した領域であ
ることを特徴とする強誘電体記憶素子が提供される。さ
らにこの発明によれば、上記下部電極と上記上部電極に
それぞれ駆動電圧を印加することを特徴とする強誘電体
記憶素子の駆動方法が提供される。
明によれば、一方の導電形のバルク半導体材料からなる
基板と、該基板の表面層に形成された、前記基板とは反
対の導電形の不純物領域と、該不純物領域上に形成され
た誘電体膜と、該誘電体膜上に形成された下部電極と、
該下部電極上に形成された強誘電体膜と、該強誘電体膜
上に形成された上部電極とからなり、前記不純物領域が
ソース、ドレイン及びゲート領域を一体化した領域であ
ることを特徴とする強誘電体記憶素子が提供される。さ
らにこの発明によれば、上記下部電極と上記上部電極に
それぞれ駆動電圧を印加することを特徴とする強誘電体
記憶素子の駆動方法が提供される。
【００１２】本発明の強誘電体記憶素子を図１にしたが
って説明する。使用される基板としては、半導体材料で
あれば特に限定されるものではないがシリコン基板等が
好ましい。更にｎ型又はｐ型の導電形の基板の表面層
に、基板とは反対の導電形の不純物領域２を形成する。
この不純物領域２を形成するための注入イオンとして、
ｐ型の導電領域とする場合例えばホウ素等が挙げられ、
ｎ型の導電層とする場合はＰ，Ａｓ等が挙げられる。こ
のようなイオンを４０〜８０ＫｅＶ，１×１０13〜１×
１０15ions/cm2程度の濃度でイオン注入したのち、例え
ば還元性雰囲気中６００〜１３００℃で５分〜１時間程
度アニール処理することによって深さ０．０２〜０．３
μｍの一体化された不純物領域２を形成することができ
る。このように形成された不純物領域２は、従来の強誘
電体記憶素子のようにソース、ドレイン及びゲート領域
がそれぞれ分離した構造ではないので、製造が簡単であ
り歩留りの向上を図ることができる。
って説明する。使用される基板としては、半導体材料で
あれば特に限定されるものではないがシリコン基板等が
好ましい。更にｎ型又はｐ型の導電形の基板の表面層
に、基板とは反対の導電形の不純物領域２を形成する。
この不純物領域２を形成するための注入イオンとして、
ｐ型の導電領域とする場合例えばホウ素等が挙げられ、
ｎ型の導電層とする場合はＰ，Ａｓ等が挙げられる。こ
のようなイオンを４０〜８０ＫｅＶ，１×１０13〜１×
１０15ions/cm2程度の濃度でイオン注入したのち、例え
ば還元性雰囲気中６００〜１３００℃で５分〜１時間程
度アニール処理することによって深さ０．０２〜０．３
μｍの一体化された不純物領域２を形成することができ
る。このように形成された不純物領域２は、従来の強誘
電体記憶素子のようにソース、ドレイン及びゲート領域
がそれぞれ分離した構造ではないので、製造が簡単であ
り歩留りの向上を図ることができる。
【００１３】また、不純物領域２上に形成される誘電体
膜３はＳｉＯ2、Ｓｉ3Ｎ4等を用いて形成することがで
き、好ましくはＳｉＯ2膜である。このＳｉＯ2 膜は公
知の方法、例えば１０００〜１２００℃の熱酸化、ある
いはＣＶＤ法、ＲＦスパッタ法によって形成することが
でき、その膜厚は０．１〜１０μｍ程度である。
膜３はＳｉＯ2、Ｓｉ3Ｎ4等を用いて形成することがで
き、好ましくはＳｉＯ2膜である。このＳｉＯ2 膜は公
知の方法、例えば１０００〜１２００℃の熱酸化、ある
いはＣＶＤ法、ＲＦスパッタ法によって形成することが
でき、その膜厚は０．１〜１０μｍ程度である。
【００１４】次に、誘電体膜３上に下部電極４を形成す
る。この下部電極４に使用される材料としては、例えば
Ａｌ、Ｐｔ等、通常電極として用いられる金属を用いる
ことができ、これらの金属は公知の方法、例えば、金属
ターゲットを用いるスパッタリング法、ＣＶＤ法あるい
は蒸着法等によって形成することができ、それらの膜厚
は０．１〜１０μｍ程度が好ましい。
る。この下部電極４に使用される材料としては、例えば
Ａｌ、Ｐｔ等、通常電極として用いられる金属を用いる
ことができ、これらの金属は公知の方法、例えば、金属
ターゲットを用いるスパッタリング法、ＣＶＤ法あるい
は蒸着法等によって形成することができ、それらの膜厚
は０．１〜１０μｍ程度が好ましい。
【００１５】更に、下部電極４上に強誘電体膜５を形成
し、さらに強誘電体膜５上に上部電極６を形成する。強
誘電体膜５としてはチタン酸ジルコン酸鉛（ＰＺＴ）、
ＰＬＺＴ等が挙げられ，この強誘電体膜５は公知の方
法、例えばＰＺＴを用いる場合、ＭＯＣＶＤ法によって
Ｐｂ（ＤＰＭ）2、Ｚｒ（ＤＰＭ）4及びＴｉ（ｉ−Ｃ3
Ｈ7）4等を用いて膜厚０．１〜１０μｍで形成すること
が好ましい。また、上部電極６は、上記下部電極４と同
様な構成にすることができる。
し、さらに強誘電体膜５上に上部電極６を形成する。強
誘電体膜５としてはチタン酸ジルコン酸鉛（ＰＺＴ）、
ＰＬＺＴ等が挙げられ，この強誘電体膜５は公知の方
法、例えばＰＺＴを用いる場合、ＭＯＣＶＤ法によって
Ｐｂ（ＤＰＭ）2、Ｚｒ（ＤＰＭ）4及びＴｉ（ｉ−Ｃ3
Ｈ7）4等を用いて膜厚０．１〜１０μｍで形成すること
が好ましい。また、上部電極６は、上記下部電極４と同
様な構成にすることができる。
【００１６】不純物領域２と基板の裏面には、それぞれ
オーミック電極（９、１０及び１３）が形成される。オ
ーミック電極（９、１０及び１３）、下部電極６及び上
部電極４には電圧印加手段としてリード線（１１、１
２、１４、７及び８）が接続されている。更にリード線
１１、１２、７及び８にはそれぞれ電圧ＶD 、ＶS 、Ｖ
G1及びＶ G2が印加されるようになっている。
オーミック電極（９、１０及び１３）が形成される。オ
ーミック電極（９、１０及び１３）、下部電極６及び上
部電極４には電圧印加手段としてリード線（１１、１
２、１４、７及び８）が接続されている。更にリード線
１１、１２、７及び８にはそれぞれ電圧ＶD 、ＶS 、Ｖ
G1及びＶ G2が印加されるようになっている。
【００１７】この素子における動作は以下のようであ
る。すなわち、ＶG2をアースに保ちながらＶG1に−ＶCC
のパルスを印加した後、ＶG1をフローティングにする
と、強誘電体膜５は下向きに分極してこの静電誘導のた
めにシリコン酸化膜３も誘電分極し、このため不純物領
域２はキャリアが多数存在することになり、電極９と電
極１０の間が導通して、ＶD に−ＶCCを印加するとドレ
イン電流ＩD が流れ、素子は“ＯＮ”状態となる。
る。すなわち、ＶG2をアースに保ちながらＶG1に−ＶCC
のパルスを印加した後、ＶG1をフローティングにする
と、強誘電体膜５は下向きに分極してこの静電誘導のた
めにシリコン酸化膜３も誘電分極し、このため不純物領
域２はキャリアが多数存在することになり、電極９と電
極１０の間が導通して、ＶD に−ＶCCを印加するとドレ
イン電流ＩD が流れ、素子は“ＯＮ”状態となる。
【００１８】次に、ＶG1をアースに保ちながらＶG2に−
ＶCCのパルスを印加した後、ＶG1をフローティングにす
ると、強誘電体膜５は上向きに分極してこの静電誘導の
ために誘電体膜３も誘電分極し、不純物領域２に反転層
が形成されるが、不純物領域２のドープ深さは、反転層
が基板にまで達する程度の深さであるため、不純物領域
２のシリコン酸化膜３で覆われた部分はキャリアの枯渇
した空乏状態となり、このため電極９と電極１０の間が
導通せず、ＶD に−ＶCCを印加してもドレイン電流ＩD
は流れず、素子は“ＯＦＦ”状態となる。この誘電体膜
３も誘電分極は強誘電体膜５の分極が保持される限り保
たれるので非破壊で読み出しの可能な不揮発性メモリと
して動作させることができるのである。また、この素子
構造によれば、ソース・ドレイン・ゲート領域が一体化
した同一導電型となるので高集積化が可能である。
ＶCCのパルスを印加した後、ＶG1をフローティングにす
ると、強誘電体膜５は上向きに分極してこの静電誘導の
ために誘電体膜３も誘電分極し、不純物領域２に反転層
が形成されるが、不純物領域２のドープ深さは、反転層
が基板にまで達する程度の深さであるため、不純物領域
２のシリコン酸化膜３で覆われた部分はキャリアの枯渇
した空乏状態となり、このため電極９と電極１０の間が
導通せず、ＶD に−ＶCCを印加してもドレイン電流ＩD
は流れず、素子は“ＯＦＦ”状態となる。この誘電体膜
３も誘電分極は強誘電体膜５の分極が保持される限り保
たれるので非破壊で読み出しの可能な不揮発性メモリと
して動作させることができるのである。また、この素子
構造によれば、ソース・ドレイン・ゲート領域が一体化
した同一導電型となるので高集積化が可能である。
【００１９】
【実施例】本発明の強誘電体記憶素子を次のようにして
作製した。裏面にＡｌ電極１３をスパッタ法によって形
成したｎ型のシリコン基板１の表面に、１５０ＫｅＶ、
１×１０16ｉｏｎｓ／ｃｍ2 でＢを注入し１０００℃で
アニール処理することによってｐ+ 型の一体化された不
純物領域２を形成した。この不純物領域２の深さは０．
３５μｍであった。この不純物領域２の両端に、スパッ
タ法によって膜厚０．５μｍのＡｌ電極９及び１０を形
成した。
作製した。裏面にＡｌ電極１３をスパッタ法によって形
成したｎ型のシリコン基板１の表面に、１５０ＫｅＶ、
１×１０16ｉｏｎｓ／ｃｍ2 でＢを注入し１０００℃で
アニール処理することによってｐ+ 型の一体化された不
純物領域２を形成した。この不純物領域２の深さは０．
３５μｍであった。この不純物領域２の両端に、スパッ
タ法によって膜厚０．５μｍのＡｌ電極９及び１０を形
成した。
【００２０】次にＡｌ電極９及び１０の間の上記不純物
領域２の表面上に、誘電体膜として膜厚１００ｎｍのシ
リコン酸化膜３を１０００℃の熱酸化法によって形成
し、このシリコン酸化膜３上に膜厚１００ｎｍのＰｔ電
極４をスパッタ法により形成し、このＰｔ電極４上にＰ
ｂ（ＤＰＭ）2、Ｚｒ（ＤＰＭ）4及びＴｉ（ｉ−Ｃ
3Ｈ7）4を用いてＭＯＣＶＤ法によってＰＺＴ（Ｐｂ
（Ｚｒ0.53Ｔｉ0.47）Ｏ3 、チタン酸ジルコン酸鉛）膜
５を膜厚３００ｎｍで形成した。
領域２の表面上に、誘電体膜として膜厚１００ｎｍのシ
リコン酸化膜３を１０００℃の熱酸化法によって形成
し、このシリコン酸化膜３上に膜厚１００ｎｍのＰｔ電
極４をスパッタ法により形成し、このＰｔ電極４上にＰ
ｂ（ＤＰＭ）2、Ｚｒ（ＤＰＭ）4及びＴｉ（ｉ−Ｃ
3Ｈ7）4を用いてＭＯＣＶＤ法によってＰＺＴ（Ｐｂ
（Ｚｒ0.53Ｔｉ0.47）Ｏ3 、チタン酸ジルコン酸鉛）膜
５を膜厚３００ｎｍで形成した。
【００２１】次に、スパッタ法によって上部電極とし
て、Ａｌ電極６を膜厚０．５μｍで形成した。最も上の
Ａｌ電極１１の面積は２μｍ×１０μｍである。Ｐｔ電
極４及びＡｌ電極６にはリード線７及び８が引き出さ
れ、それぞれ電圧ＶG1及びＶG2を印加できるようになっ
ている。Ａｌ線９及び１０からもリード線１１及び１２
が引き出され、それぞれに電圧ＶS 及びＶD を印加でき
るようになっている。なお、１３は基板に対するオーミ
ック電極であり、１４はこのオーミック電極から引き出
されたリード線である。このようにして図１の形状を得
ることができる。
て、Ａｌ電極６を膜厚０．５μｍで形成した。最も上の
Ａｌ電極１１の面積は２μｍ×１０μｍである。Ｐｔ電
極４及びＡｌ電極６にはリード線７及び８が引き出さ
れ、それぞれ電圧ＶG1及びＶG2を印加できるようになっ
ている。Ａｌ線９及び１０からもリード線１１及び１２
が引き出され、それぞれに電圧ＶS 及びＶD を印加でき
るようになっている。なお、１３は基板に対するオーミ
ック電極であり、１４はこのオーミック電極から引き出
されたリード線である。このようにして図１の形状を得
ることができる。
【００２２】図２は本発明の実施例としての強誘電体記
憶素子を“ＯＮ”状態にしたときと“ＯＦＦ”状態にし
たときのドレイン電圧ＶD とドレイン電流ＩD との関係
を示した特性曲線である。このように“ＯＮ”状態で
は、電界効果型トランジスタ特有のドレイン電流が流
れ、“ＯＦＦ”状態ではドレイン電流は流れない。この
特性は非常に安定しており、素子としての安定な動作を
示している。
憶素子を“ＯＮ”状態にしたときと“ＯＦＦ”状態にし
たときのドレイン電圧ＶD とドレイン電流ＩD との関係
を示した特性曲線である。このように“ＯＮ”状態で
は、電界効果型トランジスタ特有のドレイン電流が流
れ、“ＯＦＦ”状態ではドレイン電流は流れない。この
特性は非常に安定しており、素子としての安定な動作を
示している。
【００２３】なお、上記の実施例において、ｎ型のシリ
コン基板１の代わりにｐ型のシリコン基板を用いること
が可能であり、その場合、ｐ+ 型の不純物領域２はｎ+
領域となる。
コン基板１の代わりにｐ型のシリコン基板を用いること
が可能であり、その場合、ｐ+ 型の不純物領域２はｎ+
領域となる。
【００２４】
【発明の効果】本発明による強誘電体記憶素子及びその
駆動方法によれば、正または負の単極パルスのみで駆動
できるので、駆動回路構成を単純化できるし、書き込み
時の下部電極の電位も安定しているので自発分極が安定
化し素子の動作も安定となり、素子の歩留りを著しく向
上させて安定な素子を提供可能となる。また、強誘電体
膜への対称性の良い電圧の印加が可能であり、繰り返し
書き込みの耐久性を向上させることができる。また、こ
の素子構造によれば、ソース・ドレイン・ゲート領域が
一体化した同一導電型となるため、素子の高集積化が可
能であるので実用上非常に有用である。
駆動方法によれば、正または負の単極パルスのみで駆動
できるので、駆動回路構成を単純化できるし、書き込み
時の下部電極の電位も安定しているので自発分極が安定
化し素子の動作も安定となり、素子の歩留りを著しく向
上させて安定な素子を提供可能となる。また、強誘電体
膜への対称性の良い電圧の印加が可能であり、繰り返し
書き込みの耐久性を向上させることができる。また、こ
の素子構造によれば、ソース・ドレイン・ゲート領域が
一体化した同一導電型となるため、素子の高集積化が可
能であるので実用上非常に有用である。
【図１】本発明の強誘電体記憶素子の概略断面図であ
る。
る。
【図２】本発明の強誘電体記憶素子のドレイン電圧ＶD
とドレイン電流ＩDの関係を示すグラフである。
とドレイン電流ＩDの関係を示すグラフである。
１ シリコン基板 ２ 不純物領域 ３ シリコン酸化膜（誘電体膜） ４ Ｐｔ電極（下部電極） ５ ＰＺＴ強誘電体膜 ６ Ａｌ電極（上部電極） ７ リード線 ８ リード線 ９ Ａｌ電極（オーミック電極） １０ Ａｌ電極（オーミック電極） １１ リード線 １２ リード線 １３ 基板のオーミック電極 １４ リード線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/10 451 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】 一方の導電形のバルク半導体材料からな
る基板と、該基板の表面層に形成された、前記基板とは
反対の導電形の不純物領域と、該不純物領域上に形成さ
れた誘電体膜と、該誘電体膜上に形成された下部電極
と、該下部電極上に形成された強誘電体膜と、該強誘電
体膜上に形成された上部電極とからなり、前記不純物領
域がソース、ドレイン及びゲート領域を一体化した領域
であることを特徴とする強誘電体記憶素子。 - 【請求項２】 ゲート領域が蓄積状態であるときはＯＮ
状態であり、ゲート電極が空乏状態であるときはＯＦＦ
状態である請求項１に記載の強誘電体記憶素子。 - 【請求項３】 一方の導電形のバルク半導体材料からな
る基板と、該基板の表面層に形成された、前記基板とは
反対の導電形の不純物領域と、該不純物領域上に形成さ
れた誘電体膜と、該誘電体膜上に形成された下部電極
と、該下部電極上に形成された強誘電体膜と、該強誘電
体膜上に形成された上部電極とからなり、前記不純物領
域がソース、ドレイン及びゲート領域を一体化した領域
である強誘電体記憶素子において、前記下部電極と前記
上部電極にそれぞれ駆動電圧を印加することを特徴とす
る強誘電体記憶素子の駆動方法。 - 【請求項４】 ゲート領域が蓄積状態であるときはＯＮ
状態であり、ゲート電極が空乏状態であるときはＯＦＦ
状態である請求項３に記載の強誘電体記憶素子の駆動方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4312174A JP2927628B2 (ja) | 1992-11-20 | 1992-11-20 | 強誘電体記憶素子及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4312174A JP2927628B2 (ja) | 1992-11-20 | 1992-11-20 | 強誘電体記憶素子及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163914A JPH06163914A (ja) | 1994-06-10 |
| JP2927628B2 true JP2927628B2 (ja) | 1999-07-28 |
Family
ID=18026117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4312174A Expired - Fee Related JP2927628B2 (ja) | 1992-11-20 | 1992-11-20 | 強誘電体記憶素子及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927628B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3805001B2 (ja) * | 1995-06-08 | 2006-08-02 | 株式会社ルネサステクノロジ | 半導体装置 |
-
1992
- 1992-11-20 JP JP4312174A patent/JP2927628B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163914A (ja) | 1994-06-10 |
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