JP2001196548A - 半導体装置 - Google Patents
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Abstract
(57)【要約】 （修正有）
【課題】半導体装置におけるタングステン配線の断線、
信頼性低下、歩留まり低下等の問題を解決する。 【解決手段】金属配線層の形成されたシリコン基板１の
一主面側に、第一電極１５と、該第一電極に接触する高
誘電率あるいは強誘電性の酸化物膜１６と、該酸化物膜
に接触する第二電極１７が、この順序で形成されている
容量素子を備えた半導体装置において、前記金属配線層
の材料をモリブデンを添加したタングステンとする。
信頼性低下、歩留まり低下等の問題を解決する。 【解決手段】金属配線層の形成されたシリコン基板１の
一主面側に、第一電極１５と、該第一電極に接触する高
誘電率あるいは強誘電性の酸化物膜１６と、該酸化物膜
に接触する第二電極１７が、この順序で形成されている
容量素子を備えた半導体装置において、前記金属配線層
の材料をモリブデンを添加したタングステンとする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の微細化にともない、
情報蓄積用容量素子の面積が減少し、容量の絶対値も減
少する傾向にある。容量Ｃは、例えば平行平板電極構造
の場合は、Ｃ＝ε・Ｓ／ｄで決定される。ここで、εは
誘電体の誘電率、Ｓは電極の面積、ｄは誘電体の膜厚
（電極間の距離）である。情報蓄積用容量素子に使用さ
れる電極の面積Ｓを増大することなく、容量を確保する
ためには、誘電率εの高い誘電体を使用するか、誘電体
の膜厚ｄを薄くすることが必要である。現在、酸化膜厚
は10nm程度まで薄膜化されており、64Mビット以上の高
集積メモリにおいては、容量絶縁膜の薄膜化は限界に達
しつつあるため、より誘電率εの高い容量絶縁膜材料の
開発が進められ、酸化タンタルやチタン酸バリウムスト
ロンチウム（BaxSryTisOt：BST）等の使用が検討されて
いる。ここでは、酸化タンタルやチタン酸バリウムスト
ロンチウムのように、比誘電率が5以上の場合に、高誘
電率と呼ぶ。また、不揮発性メモリとしてはチタン酸ジ
ルコン酸鉛(PbxZryTisOt：PZT)等の強誘電体の使用が検
討されている。
情報蓄積用容量素子の面積が減少し、容量の絶対値も減
少する傾向にある。容量Ｃは、例えば平行平板電極構造
の場合は、Ｃ＝ε・Ｓ／ｄで決定される。ここで、εは
誘電体の誘電率、Ｓは電極の面積、ｄは誘電体の膜厚
（電極間の距離）である。情報蓄積用容量素子に使用さ
れる電極の面積Ｓを増大することなく、容量を確保する
ためには、誘電率εの高い誘電体を使用するか、誘電体
の膜厚ｄを薄くすることが必要である。現在、酸化膜厚
は10nm程度まで薄膜化されており、64Mビット以上の高
集積メモリにおいては、容量絶縁膜の薄膜化は限界に達
しつつあるため、より誘電率εの高い容量絶縁膜材料の
開発が進められ、酸化タンタルやチタン酸バリウムスト
ロンチウム（BaxSryTisOt：BST）等の使用が検討されて
いる。ここでは、酸化タンタルやチタン酸バリウムスト
ロンチウムのように、比誘電率が5以上の場合に、高誘
電率と呼ぶ。また、不揮発性メモリとしてはチタン酸ジ
ルコン酸鉛(PbxZryTisOt：PZT)等の強誘電体の使用が検
討されている。
【０００３】そして、酸化タンタル、BST、PZT等の酸化
物は、熱処理を受けないと良好な特性を発揮しないこと
が知られており、酸化物膜形成後に約600℃以上の熱処
理、より好ましくは約700℃以上の熱処理が必要とな
る。このため、熱処理を受ける金属配線には、融点の高
い金属として、例えば特開平10−116905号公報に記載さ
れているようなタングステンが用いられている。
物は、熱処理を受けないと良好な特性を発揮しないこと
が知られており、酸化物膜形成後に約600℃以上の熱処
理、より好ましくは約700℃以上の熱処理が必要とな
る。このため、熱処理を受ける金属配線には、融点の高
い金属として、例えば特開平10−116905号公報に記載さ
れているようなタングステンが用いられている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来技術を256ＭビットのDRAMやシステムＬＳＩ（メモリL
SIとロジックLSIをひとつのチップに混載した半導体装
置）の半導体装置に採用したところ、タングステン配線
の断線、半導体装置の信頼性低下、歩留まり低下等の問
題が生じる場合があった。
来技術を256ＭビットのDRAMやシステムＬＳＩ（メモリL
SIとロジックLSIをひとつのチップに混載した半導体装
置）の半導体装置に採用したところ、タングステン配線
の断線、半導体装置の信頼性低下、歩留まり低下等の問
題が生じる場合があった。
【０００５】本願発明は上記問題のうち、少なくとも１
つを解決するためになされたものである。
つを解決するためになされたものである。
【０００６】
【課題を解決するための手段】発明者らは、上記課題を
解決するため鋭意研究を行った。そして、本願発明の課
題の一つであるタングステン配線の断線が結晶粒界近傍
のタングステン原子が拡散することによって進行するこ
とを見出し、さらに、そのタングステン配線における原
子の粒界拡散を抑制するためには、タングステン配線の
タングステン結晶の原子間隔を狭くする元素（添加元
素）をタングステン配線に含有させることが有効である
ことを見出した。
解決するため鋭意研究を行った。そして、本願発明の課
題の一つであるタングステン配線の断線が結晶粒界近傍
のタングステン原子が拡散することによって進行するこ
とを見出し、さらに、そのタングステン配線における原
子の粒界拡散を抑制するためには、タングステン配線の
タングステン結晶の原子間隔を狭くする元素（添加元
素）をタングステン配線に含有させることが有効である
ことを見出した。
【０００７】本願発明の課題は例えば、シリコン基板に
代表される半導体基板と、前記半導体基板の一主面側に
形成されたタングステンを主構成材料（主構成材料と
は、金属配線層に最も多く含まれる材料を意味する）と
し、モリブデンを含有する金属配線（金属配線層）と、
前記半導体基板の一主面側に形成された第一電極(容量
下部電極)と、前記第一電極に接する高誘電率（比誘電
率が5以上）または強誘電性の酸化物膜と、前記酸化物
膜に接する第二電極(容量上部電極)とで構成された容量
素子と、を備えた半導体装置により解決される。 酸化
タンタル、チタン酸バリウムストロンチウム(BST）、チ
タン酸ジルコン酸鉛(PZT)等の代表される高誘電率また
は強誘電性の酸化物膜は成膜後に熱処理（６００℃以
上、望ましくは７００℃以上）を行う必要ある。そし
て、従来のタングステン配線はこの熱処理により断線す
ることが解った。
代表される半導体基板と、前記半導体基板の一主面側に
形成されたタングステンを主構成材料（主構成材料と
は、金属配線層に最も多く含まれる材料を意味する）と
し、モリブデンを含有する金属配線（金属配線層）と、
前記半導体基板の一主面側に形成された第一電極(容量
下部電極)と、前記第一電極に接する高誘電率（比誘電
率が5以上）または強誘電性の酸化物膜と、前記酸化物
膜に接する第二電極(容量上部電極)とで構成された容量
素子と、を備えた半導体装置により解決される。 酸化
タンタル、チタン酸バリウムストロンチウム(BST）、チ
タン酸ジルコン酸鉛(PZT)等の代表される高誘電率また
は強誘電性の酸化物膜は成膜後に熱処理（６００℃以
上、望ましくは７００℃以上）を行う必要ある。そし
て、従来のタングステン配線はこの熱処理により断線す
ることが解った。
【０００８】そこで、上記構成の半導体装置ではタング
ステンを主構成材料とし、モリブデンを含有する金属配
線を用いることにより、配線の断線防止を図った。な
お、モリブデンの含有量は0.05at%以上18at%以下であれ
ば効果があり、0.1at%以上15at%以下であればより好ま
しい。
ステンを主構成材料とし、モリブデンを含有する金属配
線を用いることにより、配線の断線防止を図った。な
お、モリブデンの含有量は0.05at%以上18at%以下であれ
ば効果があり、0.1at%以上15at%以下であればより好ま
しい。
【０００９】また、配線の断線は配線幅が0.2μｍ以下
で特に顕著となるため上記の構成は、配線幅0.2μｍ以
下の半導体装置に対して必然性の高い構成である。すな
わち、上記の構成は、メモリLSIとMOSトランジスタを備
えたロジックLSIとが搭載された半導体装置において必
然性の高い構成である。
で特に顕著となるため上記の構成は、配線幅0.2μｍ以
下の半導体装置に対して必然性の高い構成である。すな
わち、上記の構成は、メモリLSIとMOSトランジスタを備
えたロジックLSIとが搭載された半導体装置において必
然性の高い構成である。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図に
示した実施例により詳細に説明する。まず、本発明に係
る半導体装置の第一の実施例であるDRAM(Dynamic Rando
m Access Memory)メモリセルの断面構造を図１に示す。
これは、図２に示した平面レイアウトの一例において、
A-BあるいはC-Dで切断した断面図である。本実施例の半
導体装置は、図１に示すように、半導体であるシリコン
基板１の主面のアクティブ領域に形成されたＭＯＳ（Me
tal Oxide Semiconductor）型のトランジスタ２と、そ
の上部に配置された情報蓄積用容量素子（容量素子とも
いう）３とを備えている。絶縁膜１２は、素子間分離の
ための膜である。
示した実施例により詳細に説明する。まず、本発明に係
る半導体装置の第一の実施例であるDRAM(Dynamic Rando
m Access Memory)メモリセルの断面構造を図１に示す。
これは、図２に示した平面レイアウトの一例において、
A-BあるいはC-Dで切断した断面図である。本実施例の半
導体装置は、図１に示すように、半導体であるシリコン
基板１の主面のアクティブ領域に形成されたＭＯＳ（Me
tal Oxide Semiconductor）型のトランジスタ２と、そ
の上部に配置された情報蓄積用容量素子（容量素子とも
いう）３とを備えている。絶縁膜１２は、素子間分離の
ための膜である。
【００１１】メモリセルのＭＯＳトランジスタ２は、ゲ
−ト電極５、ゲ−ト絶縁膜６および拡散層７で構成され
ている。ゲ−ト絶縁膜６は、例えばシリコン酸化膜、窒
化珪素膜あるいは強誘電体膜あるいはこれらの積層構造
からなる。また、ゲ−ト電極５は、例えば多結晶シリコ
ン膜や金属薄膜、あるいは金属シリサイド膜あるいはこ
れらの積層構造からなる。前記ゲ−ト電極５の上部およ
び側壁には例えばシリコン酸化膜からなる絶縁膜９が形
成されている。メモリセル選択用ＭＯＳトランジスタの
一方の拡散層７には、プラグ１０を介してビット線１１
が接続されている。ＭＯＳトランジスタの上部全面に
は、例えばBPSG〔Boron-doped Phospho Silicate Glas
s〕膜やSOG（Spin On Glass）膜、あるいは化学気相蒸
着法やスパッタ法で形成したシリコン酸化膜や窒化膜等
からなる絶縁膜１２が形成されている。
−ト電極５、ゲ−ト絶縁膜６および拡散層７で構成され
ている。ゲ−ト絶縁膜６は、例えばシリコン酸化膜、窒
化珪素膜あるいは強誘電体膜あるいはこれらの積層構造
からなる。また、ゲ−ト電極５は、例えば多結晶シリコ
ン膜や金属薄膜、あるいは金属シリサイド膜あるいはこ
れらの積層構造からなる。前記ゲ−ト電極５の上部およ
び側壁には例えばシリコン酸化膜からなる絶縁膜９が形
成されている。メモリセル選択用ＭＯＳトランジスタの
一方の拡散層７には、プラグ１０を介してビット線１１
が接続されている。ＭＯＳトランジスタの上部全面に
は、例えばBPSG〔Boron-doped Phospho Silicate Glas
s〕膜やSOG（Spin On Glass）膜、あるいは化学気相蒸
着法やスパッタ法で形成したシリコン酸化膜や窒化膜等
からなる絶縁膜１２が形成されている。
【００１２】ＭＯＳトランジスタを覆う絶縁膜１２の上
部には情報蓄積用容量素子３が形成されている。情報蓄
積用容量素子３は、メモリセル選択用ＭＯＳトランジス
タの他方の拡散層８に、例えば多結晶シリコンからなる
プラグ１３を介して接続されている。情報蓄積用容量素
子３は、下層から順に、導電性のバリア膜１４、容量下
部電極１５、高誘電率あるいは強誘電性を有する酸化物
膜１６、容量上部電極１７を積層した構造で構成されて
いる。この情報蓄積用容量素子３は絶縁膜１８で覆われ
ている。
部には情報蓄積用容量素子３が形成されている。情報蓄
積用容量素子３は、メモリセル選択用ＭＯＳトランジス
タの他方の拡散層８に、例えば多結晶シリコンからなる
プラグ１３を介して接続されている。情報蓄積用容量素
子３は、下層から順に、導電性のバリア膜１４、容量下
部電極１５、高誘電率あるいは強誘電性を有する酸化物
膜１６、容量上部電極１７を積層した構造で構成されて
いる。この情報蓄積用容量素子３は絶縁膜１８で覆われ
ている。
【００１３】本実施例の半導体装置は酸化物膜１６とし
て主構成材料として酸化タンタル、BST、PZT等の酸化物
を使用している。また、ビット線１１にタングステンを
使用しており、その配線の最少幅は0.2μｍとなってい
る。
て主構成材料として酸化タンタル、BST、PZT等の酸化物
を使用している。また、ビット線１１にタングステンを
使用しており、その配線の最少幅は0.2μｍとなってい
る。
【００１４】ビット線１１に融点の高いタングステンを
用いるのは、酸化物膜１６の特性を高めるために行う60
0〜700℃以上の熱処理でもビット線を溶融させないため
である。また、本実施例では、上記の熱処理においても
ビット線が断線しないように、添加元素としてモリブデ
ンを含有させる。
用いるのは、酸化物膜１６の特性を高めるために行う60
0〜700℃以上の熱処理でもビット線を溶融させないため
である。また、本実施例では、上記の熱処理においても
ビット線が断線しないように、添加元素としてモリブデ
ンを含有させる。
【００１５】以下、本実施例の効果について説明する。
酸化物膜１６の主構成材料である酸化タンタル、BST、P
ZT等の酸化物は、熱処理を受けないと良好な特性を発揮
しないため、酸化物膜形成後に、約600〜700℃以上の熱
処理を受ける。そこで、ビット線１１は約600〜700℃以
上の高温にさらされても断線しないように、融点の高い
タングステン等を用いるのが好ましい。しかし、タング
ステンを用いても、ビット線の線幅が0.2μｍ以下の場
合には、断線してしまう場合があることが実験的に明ら
かになった。発明者らは、ビット線１１の断線は、タン
グステン原子の結晶粒界における拡散が熱により活性化
されることによって引き起こされることを見出した。そ
こで、発明者らは、タングステンからなるビット線に、
添加元素としてモリブデンを含有させることによって粒
界拡散を抑制でき、結果として断線を防止できることを
見出した。この効果を詳しく説明するために、分子動力
学シミュレーションにより、結晶粒界におけるタングス
テン原子の拡散係数を計算した結果を以下に示す。分子
動力学シミュレーションとは、例えばジャーナルオブア
プライドフィジックス(Journal of Applied Physics)の
第５４巻(１９８３年発行)の４８６４ページから４８７
８ページまでに記述されているように、原子間ポテンシ
ャルを通して各原子に働く力を計算し、この力を基にニ
ュートンの運動方程式を解くことによって各時刻におけ
る各原子の位置を算出する方法である。分子動力学シミ
ュレーションにより拡散係数を計算する方法について
は、例えばフィジカルレビューＢ(Physical ReviewB)の
第２９巻(１９８４年発行)の５３６３ページから５３７
１ページまでに記述されている。ここでは、温度を1000
Kに設定して結晶粒界におけるタングステン原子の拡散
係数を計算した例を用いて説明する。なお、ここで説明
する効果は、温度条件等のシミュレーション条件を変え
ても同様に説明することができる。
酸化物膜１６の主構成材料である酸化タンタル、BST、P
ZT等の酸化物は、熱処理を受けないと良好な特性を発揮
しないため、酸化物膜形成後に、約600〜700℃以上の熱
処理を受ける。そこで、ビット線１１は約600〜700℃以
上の高温にさらされても断線しないように、融点の高い
タングステン等を用いるのが好ましい。しかし、タング
ステンを用いても、ビット線の線幅が0.2μｍ以下の場
合には、断線してしまう場合があることが実験的に明ら
かになった。発明者らは、ビット線１１の断線は、タン
グステン原子の結晶粒界における拡散が熱により活性化
されることによって引き起こされることを見出した。そ
こで、発明者らは、タングステンからなるビット線に、
添加元素としてモリブデンを含有させることによって粒
界拡散を抑制でき、結果として断線を防止できることを
見出した。この効果を詳しく説明するために、分子動力
学シミュレーションにより、結晶粒界におけるタングス
テン原子の拡散係数を計算した結果を以下に示す。分子
動力学シミュレーションとは、例えばジャーナルオブア
プライドフィジックス(Journal of Applied Physics)の
第５４巻(１９８３年発行)の４８６４ページから４８７
８ページまでに記述されているように、原子間ポテンシ
ャルを通して各原子に働く力を計算し、この力を基にニ
ュートンの運動方程式を解くことによって各時刻におけ
る各原子の位置を算出する方法である。分子動力学シミ
ュレーションにより拡散係数を計算する方法について
は、例えばフィジカルレビューＢ(Physical ReviewB)の
第２９巻(１９８４年発行)の５３６３ページから５３７
１ページまでに記述されている。ここでは、温度を1000
Kに設定して結晶粒界におけるタングステン原子の拡散
係数を計算した例を用いて説明する。なお、ここで説明
する効果は、温度条件等のシミュレーション条件を変え
ても同様に説明することができる。
【００１６】本実施例では、上記の分子動力学法に電荷
移動を取り入れて異種元素間の相互作用を計算すること
により、以下の効果を明らかにすることができた。粒界
拡散係数のモリブデン濃度依存性を解析した結果を図
３、４に示す。図３、４は、それぞれ低濃度領域、高濃
度領域に対する濃度依存性である。図３からわかるよう
に、添加濃度が0.05at%以上になると拡散を抑制する効
果が顕著となる。約0.1at.%以上になるとこの効果は飽
和し、ほぼ最大の効果が得られるので、好ましくは、約
0.1at.%以上の添加濃度が良い。また、図４からわかる
ように、添加濃度が約15at%以上になると拡散を抑制す
る効果は弱くなりはじめる。添加濃度が約18at%以上に
なるとさらに拡散を抑制する効果は弱くなる。これは、
添加元素があまり多くなると、主構成材料であるタング
ステンの結晶構造が乱されるので、拡散が活発になるた
めである。
移動を取り入れて異種元素間の相互作用を計算すること
により、以下の効果を明らかにすることができた。粒界
拡散係数のモリブデン濃度依存性を解析した結果を図
３、４に示す。図３、４は、それぞれ低濃度領域、高濃
度領域に対する濃度依存性である。図３からわかるよう
に、添加濃度が0.05at%以上になると拡散を抑制する効
果が顕著となる。約0.1at.%以上になるとこの効果は飽
和し、ほぼ最大の効果が得られるので、好ましくは、約
0.1at.%以上の添加濃度が良い。また、図４からわかる
ように、添加濃度が約15at%以上になると拡散を抑制す
る効果は弱くなりはじめる。添加濃度が約18at%以上に
なるとさらに拡散を抑制する効果は弱くなる。これは、
添加元素があまり多くなると、主構成材料であるタング
ステンの結晶構造が乱されるので、拡散が活発になるた
めである。
【００１７】次に、本発明の半導体装置に係る第二の実
施例であるDRAMメモリセルの断面構造を図５に示す。こ
れも、図２に示した平面レイアウトの一例において、A-
BあるいはC-Dで切断した断面図である。本実施例と第一
の実施例との違いは、ビット線１１の下部に例えば窒化
タングステンや窒化チタンからなる導電性膜１９が形成
されている点である。プラグ１０が多結晶シリコンを主
構成元素とする場合には、シリコン元素がプラグ１０か
らビット線１１に入り込んでデバイスの特性を劣化させ
る恐れがあるため、導電性膜１９はこれを防ぐためのバ
リアとなっている。また、導電性膜１９とプラグ１０の
間にはさらに一層以上の別の膜が存在していてもよい。
施例であるDRAMメモリセルの断面構造を図５に示す。こ
れも、図２に示した平面レイアウトの一例において、A-
BあるいはC-Dで切断した断面図である。本実施例と第一
の実施例との違いは、ビット線１１の下部に例えば窒化
タングステンや窒化チタンからなる導電性膜１９が形成
されている点である。プラグ１０が多結晶シリコンを主
構成元素とする場合には、シリコン元素がプラグ１０か
らビット線１１に入り込んでデバイスの特性を劣化させ
る恐れがあるため、導電性膜１９はこれを防ぐためのバ
リアとなっている。また、導電性膜１９とプラグ１０の
間にはさらに一層以上の別の膜が存在していてもよい。
【００１８】続いて、本発明における第三の実施例であ
るDRAMメモリセルの断面構造を図６に示す 。これも、
図２に示した平面レイアウトの一例において、A-Bある
いはC-Dで切断した断面図である。第三の実施例の第一
の実施例との違いは、ビット線１１がより断線しにくく
なるように、ビット線１１の下面および側面に導電性膜
２０が形成されている点である。図には示さないが、第
二の実施例で示したようなバリア用の導電性膜が導電性
膜２０の下に形成されていてもよい。また、さらに断線
を起こしにくくするために、ビット線１１の上面にオー
バーレーヤー膜があってもよい。
るDRAMメモリセルの断面構造を図６に示す 。これも、
図２に示した平面レイアウトの一例において、A-Bある
いはC-Dで切断した断面図である。第三の実施例の第一
の実施例との違いは、ビット線１１がより断線しにくく
なるように、ビット線１１の下面および側面に導電性膜
２０が形成されている点である。図には示さないが、第
二の実施例で示したようなバリア用の導電性膜が導電性
膜２０の下に形成されていてもよい。また、さらに断線
を起こしにくくするために、ビット線１１の上面にオー
バーレーヤー膜があってもよい。
【００１９】本発明における第四の実施例であるDRAMメ
モリセルの断面構造を図７に示す。これも、図２に示し
た平面レイアウトの一例において、A-BあるいはC-Dで切
断した断面図である。第四の実施例の第一の実施例との
違いは、プラグがプラグ１０aとプラグ１０bのように分
かれている点である。シリコン基板１に接触するプラグ
１０aは、基板との相性がよい多結晶シリコンやシリサ
イドで形成することが好ましく、プラグ１０bは、抵抗
の低い金属で形成することが好ましい。この場合、シリ
コン原子がプラグ１０aからプラグ１０bに入り込まない
ように、これらの間には導電性膜２１が形成されていて
いることが好ましい。図７では、導電性膜２１はプラグ
１０aの側面にも形成されているが、側面には存在しな
くてもよい。また、プラグはさらに多くの部分に分かれ
ていてもよい。
モリセルの断面構造を図７に示す。これも、図２に示し
た平面レイアウトの一例において、A-BあるいはC-Dで切
断した断面図である。第四の実施例の第一の実施例との
違いは、プラグがプラグ１０aとプラグ１０bのように分
かれている点である。シリコン基板１に接触するプラグ
１０aは、基板との相性がよい多結晶シリコンやシリサ
イドで形成することが好ましく、プラグ１０bは、抵抗
の低い金属で形成することが好ましい。この場合、シリ
コン原子がプラグ１０aからプラグ１０bに入り込まない
ように、これらの間には導電性膜２１が形成されていて
いることが好ましい。図７では、導電性膜２１はプラグ
１０aの側面にも形成されているが、側面には存在しな
くてもよい。また、プラグはさらに多くの部分に分かれ
ていてもよい。
【００２０】本発明における第五の実施例であるDRAMメ
モリセルの断面構造を図８に示す。これも、図２に示し
た平面レイアウトの一例において、A-BあるいはC-Dで切
断した断面図である。第五の実施例の第四の実施例との
違いは、ビット線１１とプラグ１０bが同一材料から形
成されており、これらの下面と側面に導電性膜２２が形
成されている点である。これによって断線がより起こり
にくい構造となっている。
モリセルの断面構造を図８に示す。これも、図２に示し
た平面レイアウトの一例において、A-BあるいはC-Dで切
断した断面図である。第五の実施例の第四の実施例との
違いは、ビット線１１とプラグ１０bが同一材料から形
成されており、これらの下面と側面に導電性膜２２が形
成されている点である。これによって断線がより起こり
にくい構造となっている。
【００２１】本発明における第六の実施例である半導体
装置の断面構造を図９に示す。第六の実施例の前記の実
施例との違いは、DRAMに付け加わってロジックLSI１０
０が搭載されている点である。これは、ゲート電極１０
５とゲート絶縁膜１０６を備えたMOSトランジスタ１０
２と、プラグ１１０、配線１１１、配線１１２を備えて
いる。配線は、バリア膜１１３のような隣接膜を伴って
いてもよい。半導体装置全体を小型化するためには、配
線の幅は狭いほうがよい。しかし、配線幅が狭くなると
熱処理での断線が懸念されるので、断線を防止するため
に、配線１１１、配線１１２等の少なくとも一部分に
は、タングステンにモリブデンを添加した材料を用いる
とよい。
装置の断面構造を図９に示す。第六の実施例の前記の実
施例との違いは、DRAMに付け加わってロジックLSI１０
０が搭載されている点である。これは、ゲート電極１０
５とゲート絶縁膜１０６を備えたMOSトランジスタ１０
２と、プラグ１１０、配線１１１、配線１１２を備えて
いる。配線は、バリア膜１１３のような隣接膜を伴って
いてもよい。半導体装置全体を小型化するためには、配
線の幅は狭いほうがよい。しかし、配線幅が狭くなると
熱処理での断線が懸念されるので、断線を防止するため
に、配線１１１、配線１１２等の少なくとも一部分に
は、タングステンにモリブデンを添加した材料を用いる
とよい。
【００２２】また、以上の実施例において、ゲート電極
やプラグも600〜700℃以上の熱処理を受けることになる
ので、これらも断線を起こす場合がある。そこで、タン
グステンにモリブデンを添加した材料を、ゲート電極を
構成する材料や、プラグを構成する材料として用いるこ
とにより、これらの断線も防止できる。
やプラグも600〜700℃以上の熱処理を受けることになる
ので、これらも断線を起こす場合がある。そこで、タン
グステンにモリブデンを添加した材料を、ゲート電極を
構成する材料や、プラグを構成する材料として用いるこ
とにより、これらの断線も防止できる。
【００２３】以上の実施例において、モリブデンを含有
したタングステン膜は、例えば２元スパッタ法を用いて
成膜してもよいし、モリブデンを含有したタングステン
ターゲットを用いて１元スパッタ法で成膜してもよい。
また、混合ガスを用いた化学気相蒸着法で成膜してもよ
い。また、図１０に例示したように、モリブデンを主構
成材料とする導電性膜２３をビット線１１の上に形成し
た後に熱処理を施すことによって、ビット線１１にモリ
ブデンを添加させてもよい。また、モリブデンを主構成
材料とする導電性膜を、ビット線１１の下地層、あるい
はビット線１１の中間層として形成し、この後熱処理を
施すことによって、ビット線１１にモリブデンを添加さ
せてもよい。
したタングステン膜は、例えば２元スパッタ法を用いて
成膜してもよいし、モリブデンを含有したタングステン
ターゲットを用いて１元スパッタ法で成膜してもよい。
また、混合ガスを用いた化学気相蒸着法で成膜してもよ
い。また、図１０に例示したように、モリブデンを主構
成材料とする導電性膜２３をビット線１１の上に形成し
た後に熱処理を施すことによって、ビット線１１にモリ
ブデンを添加させてもよい。また、モリブデンを主構成
材料とする導電性膜を、ビット線１１の下地層、あるい
はビット線１１の中間層として形成し、この後熱処理を
施すことによって、ビット線１１にモリブデンを添加さ
せてもよい。
【００２４】
【発明の効果】本発明によれば、信頼性の高い半導体装
置を提供できる。また、歩留りの高い半導体装置を提供
できる。また、断線を起こしにくい配線構造を有する半
導体装置を提供できる。
置を提供できる。また、歩留りの高い半導体装置を提供
できる。また、断線を起こしにくい配線構造を有する半
導体装置を提供できる。
【図１】本発明における第一の実施例である半導体装置
の主要部の断面図である。
の主要部の断面図である。
【図２】半導体装置の平面レイアウトの一例を示す図で
ある。
ある。
【図３】タングステンの粒界拡散係数に対するモリブデ
ン添加濃度の依存性を低濃度領域について示した図であ
る。
ン添加濃度の依存性を低濃度領域について示した図であ
る。
【図４】タングステンの粒界拡散係数に対するモリブデ
ン添加濃度の依存性を高濃度領域について示した図であ
る。
ン添加濃度の依存性を高濃度領域について示した図であ
る。
【図５】本発明における第二の実施例である半導体装置
の主要部の断面図である。
の主要部の断面図である。
【図６】本発明における第三の実施例である半導体装置
の主要部の断面図である。
の主要部の断面図である。
【図７】本発明における第四の実施例である半導体装置
の主要部の断面図である。
の主要部の断面図である。
【図８】本発明における第五の実施例である半導体装置
の主要部の断面図である。
の主要部の断面図である。
【図９】本発明における第六の実施例である半導体装置
の主要部の断面図である。
の主要部の断面図である。
【図１０】モリブデンの添加方法の一例を説明するため
の図である。
の図である。
１…シリコン基板、２…トランジスタ、３…情報蓄積用
容量素子、４…素子分離膜、５、１０５…ゲート電極、
６、１０６…ゲート絶縁膜、７、８…拡散層、９…絶縁
膜、１０、１０a、１０b…プラグ、１１…ビット線、１
２…絶縁膜、１３、１１０…プラグ、１４…導電性膜、
１５…容量下部電極、１６…容量絶縁膜、１７…容量上
部電極、１８…絶縁膜、１９、２０、２１、２２、２３
…導電性膜、１００…ロジックLSI、１０２…MOSトラン
ジスタ、１１１、１１２…配線、１１３…バリア膜。
容量素子、４…素子分離膜、５、１０５…ゲート電極、
６、１０６…ゲート絶縁膜、７、８…拡散層、９…絶縁
膜、１０、１０a、１０b…プラグ、１１…ビット線、１
２…絶縁膜、１３、１１０…プラグ、１４…導電性膜、
１５…容量下部電極、１６…容量絶縁膜、１７…容量上
部電極、１８…絶縁膜、１９、２０、２１、２２、２３
…導電性膜、１００…ロジックLSI、１０２…MOSトラン
ジスタ、１１１、１１２…配線、１１３…バリア膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中島 隆 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 太田 裕之 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 西原 晋治 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 佐原 政司 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F083 AD31 AD48 AD49 FR02 JA06 JA13 JA14 JA15 JA19 JA35 JA39 KA05 MA06 MA17 MA20 PR12 ZA12
Claims (9)
- 【請求項１】半導体基板と、前記半導体基板の一主面側
に形成されたタングステンを主構成材料とし、モリブデ
ンを含有する金属配線と、前記半導体基板の一主面側に
形成された第一電極と、前記第一電極に接する高誘電率
または強誘電性の酸化物膜と、前記酸化物膜に接する第
二電極とで構成された容量素子と、を備えた半導体装
置。 - 【請求項２】請求項１において、前記金属配線の配線幅
が0.2μｍ以下である半導体装置。 - 【請求項３】請求項１において、前記酸化物膜の主構成
材料が酸化タンタル、チタン酸バリウムストロンチウム
(BST）、チタン酸ジルコン酸鉛(PZT)からなる群から選
ばれる材料である半導体装置。 - 【請求項４】請求項１において、前記配線における前記
モリブデンの含有量が0.05at.%以上18at.%以下である半
導体装置。 - 【請求項５】シリコン基板と、前記シリコン基板の一主
面側に形成されたタングステンを主構成材料とし、モリ
ブデンを0.05at.%以上18at.%以下含有する配線幅が0.2
μｍ以下である金属配線と、前記シリコン基板の一主面
側に形成された第一電極と、前記第一電極に接する酸化
物膜であって酸化タンタル、チタン酸バリウムストロン
チウム(BST）、チタン酸ジルコン酸鉛(PZT)からなる群
から選ばれる酸化物膜と、前記酸化物膜に接する第二電
極とで構成された容量素子と、を備えた半導体装置。 - 【請求項６】金属配線層の形成された半導体基板と、前
記半導体基板の一主面側に、第一電極と、前記第一電極
に接触する高誘電率あるいは強誘電性の酸化物膜と、前
記酸化物膜に接触する第二電極とで形成されている容量
素子を備えたメモリLSIと、ゲート酸化膜とゲート電極
が形成されているMOSトランジスタを備えたロジックLSI
と、が搭載された半導体装置において、前記金属配線層
の主構成材料がタングステンであり、前記金属配線層が
モリブデンを含有することを特徴とする半導体装置。 - 【請求項７】金属配線層の形成されたシリコン基板の一
主面側に、第一電極と、前記第一電極に接触する高誘電
率あるいは強誘電性の酸化物膜と、前記酸化物膜に接触
する第二電極が、この順序で形成されている容量素子を
備えたメモリLSIと、ゲート酸化膜とゲート電極が形成
されているMOSトランジスタを備えたロジックLSIが搭載
された半導体装置において、前記酸化物膜の主構成材料
が酸化タンタル、チタン酸バリウムストロンチウム(BS
T）、チタン酸ジルコン酸鉛(PZT)からなる群から選ばれ
る材料であり、前記金属配線層の配線幅が0.2μｍ以下
であり、前記金属配線層の主構成材料がタングステンで
あり、前記金属配線層がモリブデンを0.05at.%以上18a
t.%以下含有することを特徴とする半導体装置。 - 【請求項８】半導体基板を供給する工程と、前記半導体
基板の一主面側にタングステンを主構成材料とし、モリ
ブデンを含有する金属配線を形成する工程と、前記半導
体基板の一主面側に第一電極を形成する工程と、前記第
一電極に接するように高誘電率または強誘電性の酸化物
膜を形成し、しかる後に前記酸化物を６００℃以上の温
度で加熱する工程と、前記酸化物膜に接する第二電極を
形成する工程と、を備えた半導体装置の製造方法。 - 【請求項９】シリコン基板を供給する工程と、前記シリ
コン基板の一主面側にタングステンを主構成材料とし、
モリブデンを0.05at.%以上18at.%以下含有する配線幅が
0.2μｍ以下である金属配線を形成する工程と、前記シ
リコン基板の一主面側に第一電極を形成する工程と、前
記第一電極に接するように酸化物膜であって酸化タンタ
ル、チタン酸バリウムストロンチウム(BST）、チタン酸
ジルコン酸鉛(PZT)からなる群から選ばれる酸化物膜を
形成し、しかる後に前記酸化物を７００℃以上の温度で
加熱する工程と、前記加熱する工程が終了した後、前記
酸化物膜に接する第二電極を形成する工程と、を備えた
半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000010107A JP4011813B2 (ja) | 2000-01-14 | 2000-01-14 | 半導体装置及び半導体装置の製造方法 |
| KR10-2001-0001707A KR100416124B1 (ko) | 2000-01-14 | 2001-01-12 | 반도체 장치 및 반도체 제조방법 |
| US09/758,288 US6476492B2 (en) | 2000-01-14 | 2001-01-12 | Semiconductor device having a capacitor and an interconnect layer with molybdenum-containing tungsten |
| US10/252,685 US6548904B2 (en) | 2000-01-14 | 2002-09-24 | Semiconductor device having a capacitor and a metal interconnect layer with tungsten as a main constituent material and containing molybdenum |
| US10/395,248 US6784549B2 (en) | 2000-01-14 | 2003-03-25 | Semiconductor device having a capacitor and a metal interconnect layer with tungsten as a main constituent material and containing molybdenum |
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|---|---|---|---|
| JP2000010107A JP4011813B2 (ja) | 2000-01-14 | 2000-01-14 | 半導体装置及び半導体装置の製造方法 |
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|---|---|
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|---|---|
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| JP2003142661A (ja) * | 2001-11-05 | 2003-05-16 | Sony Corp | 強誘電体型不揮発性半導体メモリ |
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| FR2839581B1 (fr) * | 2002-05-07 | 2005-07-01 | St Microelectronics Sa | Circuit electronique comprenant un condensateur et au moins un composant semiconducteur, et procede de conception d'un tel circuit |
| US6614116B1 (en) * | 2002-06-04 | 2003-09-02 | Micron Technology, Inc. | Buried digit line stack and process for making same |
| US6869862B2 (en) * | 2002-08-09 | 2005-03-22 | Texas Instruments Incorporated | Method for improving a physical property defect value of a gate dielectric |
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| JP2005285842A (ja) * | 2004-03-26 | 2005-10-13 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| US20060158037A1 (en) * | 2005-01-18 | 2006-07-20 | Danley Douglas R | Fully integrated power storage and supply appliance with power uploading capability |
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|---|---|---|---|---|
| KR960009123Y1 (ko) * | 1990-12-28 | 1996-10-15 | 엘지전자 주식회사 | 액정표시소자의 투명전극 단락검출장치 |
| US5739579A (en) * | 1992-06-29 | 1998-04-14 | Intel Corporation | Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections |
| US5612254A (en) * | 1992-06-29 | 1997-03-18 | Intel Corporation | Methods of forming an interconnect on a semiconductor substrate |
| JPH0714993A (ja) * | 1993-06-18 | 1995-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH08250677A (ja) * | 1994-12-28 | 1996-09-27 | Nippon Steel Corp | 半導体記憶装置及びその製造方法 |
| JPH09266289A (ja) * | 1996-03-29 | 1997-10-07 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US6010955A (en) | 1996-09-23 | 2000-01-04 | Kabushiki Kaisha Toshiba | Electrical connection forming process for semiconductor devices |
| US5981374A (en) | 1997-04-29 | 1999-11-09 | International Business Machines Corporation | Sub-half-micron multi-level interconnection structure and process thereof |
| KR100269310B1 (ko) * | 1997-09-29 | 2000-10-16 | 윤종용 | 도전성확산장벽층을사용하는반도체장치제조방법 |
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- 2002-09-24 US US10/252,685 patent/US6548904B2/en not_active Expired - Fee Related
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- 2003-03-25 US US10/395,248 patent/US6784549B2/en not_active Expired - Fee Related
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