JP2005293563A - 半導体装置、無線チップ、ｉｃカード、ｉｃタグ、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ及び衣類 - Google Patents

Abstract

【課題】アンテナから無線によって信号を入力する非接触型ＩＤチップにおいて、高いセキュリティを得るため、１回のみ書き込みが可能なＩＤチップを構成する。
【解決手段】非接触型ＩＤチップにおいて、チップ内部に不揮発性のＦｅＲＡＭを有し、ＦｅＲＡＭに書き込みがおこなわれたかどうかを示すデータも、固有情報書き込み時に書き込みをおこない、そのデータがあるときにはＩＤチップ内部のＦｅＲＡＭに情報が新たに書き込めないような回路構成を有する。
【選択図】図１

Description

本発明は、無線通信など非接触手段により、メモリ回路に必要な情報を記憶させ、或いは情報を読み取ることのできるＩＣチップ（以下「ＩＤチップ」ともいう。）として用いる半導体装置に関する。特に、ガラス、プラスチックなどの絶縁基板上に形成されたＩＤチップとして用いる半導体装置に関する。

コンピュータ技術の発展や、画像認識技術の向上によって、バーコードなどの媒体を用いた情報認識が広く普及し、商品データの認識などに用いられている。今後はさらに多量の情報認識が実施されると予想される。その一方、バーコードによる情報読み取りなどでは、バーコードリーダーがバーコードとの接触を必要とすることや、バーコードに記録される情報量があまり多くできないという欠点があり、非接触の情報認識および媒体の記憶容量増大が望まれている。

このような要望から、近年ＩＣを用いたＩＤチップが開発されている。ＩＤチップとはＩＣチップ内のメモリ回路に必要な情報を記憶し、非接触手段、一般的には無線手段を用いて内部の情報を読み取るものである。このようなＩＤチップの実用化によって、商品流通などの簡素化、低コスト化、高いセキュリティの確保が可能になるものと期待されている。

ＩＤチップを用いた個体認証システムの概要について図４を用いて説明する。図４はバッグの個体情報を非接触で得ることを目的とした個体認証システムの概要を示す図である。特定の個体情報を記憶したＩＤチップ４０１はバッグ４０４に貼り付けられている、もしくは埋め込まれている。このＩＤチップ４０１に対して質問器（リードライタともいう）４０３のアンテナユニット４０２より電磁波が発信される。その電磁波を受けるとＩＤチップ４０１はそのＩＤチップが持っている個体情報をアンテナユニット４０２に対して送り返す。アンテナユニット４０２は送り返された個体情報を質問器４０３に送り、質問器４０３は個体情報の判別を行う。このようにして、バッグ４０４の情報を質問器４０３は得ることが可能になる。また、このシステムを用いることによって物流管理、集計、偽造品の除去などが可能になる。

このようなＩＤチップの技術としては例えば図２に示すようなものがある。ＩＤチップに用いる半導体装置２００はアンテナ回路２０１、整流回路２０２、安定化電源回路２０３、変調回路２０４、アンプ２０５、論理回路２０６、復調回路２０７、アンプ２０８、論理回路２０９、メモリコントロール回路２１０、メモリ回路２１１によって構成される。また、アンテナ回路２０１はアンテナコイル３０１、同調容量３０２によって構成される（図３（Ａ））。また、整流回路２０２はダイオード３０３、３０４、平滑容量３０５によって構成される（図３（Ｂ））。

このようなＩＤチップの動作を以下に説明する。アンテナ回路２０１で受信した交流信号はダイオード３０３、３０４によって半波整流され、平滑容量３０５によって平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定化電源回路２０３で安定化され、安定化された後の電圧を変調回路２０４、アンプ２０５、論理回路２０６、復調回路２０７、アンプ２０８、論理回路２０９、メモリコントロール回路２１０、メモリ回路２１１に供給する。一方、アンテナ回路２０１で受信された信号はアンプ２０８を介して、クロック信号として、論理回路２０９に入力される。また、アンテナ回路２０１から入力された信号は復調回路２０７で復調され、データとして論理回路２０９に入力される。

論理回路２０９において、入力されたデータはデコードされる。質問器がデータを変形ミラー符号、ＮＲＺ−Ｌ符号などでエンコードして送信するため、それを論理回路２０９はデコードする。デコードされたデータは、メモリコントロール回路２１０に送られ、それに従いメモリ回路２１１に記憶された記憶データが読み出される。メモリ回路２１１は電源が切れても保持できる不揮発性メモリ回路である必要があり、マスクＲＯＭなどが使用される。記憶される内容は、例えば１６バイトのデータ（図１２（Ａ）参照）であり、ＩＤチップの系列を示すファミリーコード４バイト、アプリケーションコード４バイト、使用者が設定するユーザーコード４バイトが２種類となっている。

送受信される信号は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などが設定される。また、送受信の際の変調・復調方式も規格化されている（例えば、特許文献１参照。）。
特開２００１−２５０３９３号公報

以上に述べた、従来のＩＤチップ用半導体装置は、以下のような課題があった。メモリ回路にマスクＲＯＭを用いた場合、チップ製造時以外ではデータの書き込みを行うことができない。従って、チップ製造時以外にデータの書き込みを行うことが可能なＩＤチップが求められている。
またメモリ回路にＥＥＰＲＯＭを用いた場合、ユーザーが自由に内容を書き換えられる反面、本来のユーザー以外の人が、認証用として書き換えられるべきでない情報を書き換えることが可能になり、偽造を行うことも可能である。従って、そのような偽造を防止するため１回のみの書き込みが可能なＩＤチップが求められている。

そこで本発明は、ＩＤチップに用いる半導体装置において、一回のみ書き換え可能なＩＤチップとして用いる半導体装置を提供することを課題とする。また、チップ製造時以外にデータの書き込みを行うことが可能なＩＤチップとして用いる半導体装置を提供することを課題とする。

本発明は、メモリ回路を、強誘電体を利用した不揮発性メモリで構成すると共に、そのメモリ回路に１回のみの書き込みを可能とする制御回路を設けたことを要旨とする。強誘電体を利用した不揮発性メモリを用いることで、いわゆるフラッシュメモリと比較して、高速な読み書きを可能とし、かつ信頼性を向上させることができる。

本発明は、絶縁基板上に変調回路と、復調回路と、論理回路と、メモリ回路とを有し、変調回路および復調回路にはアンテナ回路が電気的に接続され、復調回路には前記論理回路が接続され、メモリ回路は論理回路の出力信号を記憶し、メモリ回路は強誘電体容量素子を有するＦｅＲＡＭ回路であり、メモリ回路に１回のみの書き込みが可能である制御回路を有することを特徴とする。

また、本発明は、絶縁基板上に変調回路と、復調回路と、論理回路と、メモリ回路とを有し、変調回路および復調回路にはアンテナ回路が電気的に接続され、復調回路には論理回路が接続され、メモリ回路は論理回路の出力信号を記憶し、メモリ回路は強誘電体容量素子を有するＦｅＲＡＭ回路であり、論理回路はメモリ回路に記憶されたデータによってメモリ回路の書き込みの可否を制御することを特徴とする。

また、その半導体装置において、メモリ回路を構成するメモリセルは２つのトランジスタと２つの強誘電体容量素子を有することを特徴とする。

また、その半導体装置において、メモリ回路を構成するメモリセルは１つのトランジスタと１つの強誘電体容量素子を有することを特徴とする。

また、その半導体装置において、変調回路と、前記復調回路と、前記論理回路と、前記メモリ回路とのうち、少なくとも一つは薄膜トランジスタ（以下「ＴＦＴ（Thin Film Transistor）」ともいう。）で構成されていることを特徴とする。

また、その半導体装置において、アンテナ回路および変調回路と、復調回路と、論理回路と、メモリ回路とがそれぞれ同一の絶縁基板上に一体形成されている、もしくは、変調回路と、復調回路と、論理回路と、メモリ回路とがそれぞれ同一の絶縁基板上に一体形成され、アンテナ回路は別の絶縁基板上に形成されていることを特徴とする。

また、その半導体装置において、アンテナ回路は前変調回路と、復調回路と、論理回路と、メモリ回路とのうち、少なくとも一つの上方で形成されていることを特徴とする。

本発明において、ＩＤチップとは個体認識に用いる半導体チップのことであり、無線タグ、ＲＦＩＤのような無線チップ、ＩＣタグ、ＩＣカード、トランスポンダなどに使用されるものとする。

以上に述べたように、本発明を用いることによって、ＩＤチップの中のメモリ回路に情報を１回のみ書き込むことが可能になる。このようにして、ＩＤチップのデータ偽造を防止することができ、セキュリティを確保したＩＤチップとして用いる半導体装置を構成することができる。また、チップ製造時以外にデータの書き込みを行うことが可能なＩＤチップとして用いる半導体装置を提供することができる。

以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

本発明の半導体装置について説明する。以下の説明において、強誘電体を用いたＲＡＭをＦｅＲＡＭ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭ）と称する。
図１において、ＩＤチップに用いる半導体装置１００はアンテナ回路１０１、整流回路１０２、安定化電源回路１０３、変調回路１０４、アンプ１０５、論理回路１０６、復調回路１０７、アンプ１０８、論理回路１０９、ＦｅＲＡＭコントロール回路１１０、ＦｅＲＡＭ回路１１１によって構成されている。また、アンテナ回路１０１は従来例、図３（Ａ）に示したものと同様である。整流回路１０２は従来例、図３（Ｂ）に示したものと同様である。本実施形態において、アンテナ回路は半導体装置１００上に構成されているが、これに限定されずアンテナ回路を半導体装置１００の外部に接続しても良い。アンテナを実装した本発明のチップを無線チップとも言う。

このようなＩＤチップの動作を以下に説明する。
アンテナ回路１０１で受信した交流信号は整流回路１０２によって整流され、平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定化電源回路１０３で安定化され、安定化された後の電圧をアンプ１０５、復調回路１０７、アンプ１０８、論理回路１０９に供給する。

アンテナ回路１０１から入力された信号は論理回路１０９で論理演算された後、ＦｅＲＡＭ回路１１１に入力される。また、論理回路１０９はＦｅＲＡＭコントロール回路１１０に対して、書き込みの有無、アドレスなどを指定する。ＦｅＲＡＭ回路１１１にはＦｅＲＡＭコントロール回路１１０の指示によって、データが書き込まれる。

ＦｅＲＡＭ回路１１１に記憶されたデータを質問器が呼び出す場合は以下のように動作する。アンテナ回路１０１で受信した交流信号は整流回路１０２によって整流され、平滑される。この平滑された電圧は多数のリップルを含んでいるため、安定化電源回路１０３で安定化され、安定化された後の電圧を変調回路１０４、アンプ１０５、論理回路１０６、復調回路１０７、アンプ１０８、論理回路１０９、ＦｅＲＡＭコントロール回路１１０、ＦｅＲＡＭ回路１１１に供給する。一方、アンテナ回路で受信された交流信号はアンプ１０８を通して論理回路１０９に入力され、論理演算が行われる。そして、論理回路１０９からの信号を用いて、ＦｅＲＡＭコントロール回路１１０を制御し、ＦｅＲＡＭ回路１１１に記憶されているデータを呼び出す。次にＦｅＲＡＭ回路１１１から呼び出されたデータを論理回路１０６で加工し、アンプ１０５で増幅の後、変調回路１０４を動作させる。データの加工はＩＳＯ１４４４３、ＩＳＯ１５６９３、ＩＳＯ１８０００などの規格に定められた方式に従い加工されるが、質問器との整合性が確保されれば、上記規格以外であってもかまわない。

変調回路１０４が動作すると、アンテナ回路１０１のインピーダンスが変化する。これによって、アンテナ回路１０１で反射される質問器の信号に変化が生じる。この変化を質問器が読み取ることによって半導体装置１００のＦｅＲＡＭ回路１１１に記憶されたデータを知ることが可能になる。このような変調方式を負荷変調方式という。

以下、ＦｅＲＡＭ回路の動作について、図５を用いて説明を行う。図５ではＦｅＲＡＭ回路を２Ｔ２Ｃ方式（１つのメモリセルが２つのトランジスタと２つの強誘電体容量で構成されている方式）とした例である。図５のＦｅＲＡＭ回路は説明簡略化のため、４ビットのメモリ回路としているが、４ビットに限定されるものではない。図５に示すＦｅＲＡＭ回路はビット線デコーダー５０１、ワード線デコーダー５０２、プレート線デコーダー５０３、プリチャージ回路５０４、ｎ型メモリトランジスタ５０５〜５１２（以下トランジスタ５０５〜５１２と略記する）、強誘電体容量素子５１３〜５２０、ビット線５２１〜５２４、ワード線５２５、５２６、プレート線５２７、５２８、センスアンプ５２９、５３０、センスアンプ選択スイッチ５３１、５３２、プリチャージスイッチ５３３〜５３６、ビット線選択スイッチ５３７〜５４０、入力端子５４１、５４２、出力端子５４３によって構成される。

メモリセルに含まれる強誘電体容量素子は図６に示すような３層構造をもっている。すなわち、Ｐｔ／ＩｒＯ₂などよりなる下部電極層、ＰＺＴ（ＰｂＺｒＴｉＯ₃）などよりなる強誘電体層、Ｉｒ／ＩｒＯ₂などよりなる上部電極層である。ＰＺＴを良好に成膜するためには、下地膜の格子定数はＰＺＴに近いものが望ましい。Ｐｔ／ＩｒＯ₂はこのような理由から選ばれている。

強誘電体容量には電圧に対して、分極特性がヒステリシスを有する。これを図８に示す。ＦｅＲＡＭはこのヒステリシスを利用して、不揮発性のメモリを構成している。以下、トランジスタ５０５、５０６によって構成されるメモリセル５００を代表として説明を行う。

ここで、メモリセルが二値のデジタル信号のうち一方を出力する場合について例示する。以下の説明においては、高電位の信号を“１”、低電位の信号を“０”と表記する。まず、メモリセル５００が、“１”を出力するような書き込みをする場合を考える。まず、入力端子５４１に高電位（例えばＶＤＤ）、入力端子５４２に低電位（例えばＧＮＤ）を与える。次にビット線デコーダー５０１を動作させ、ビット線選択スイッチ５３７、５３８をオンさせる。これによって、ビット線５２１には高電位、ビット線５２２には低電位が供給される。このときプレート線５２７の電位は中間電位（例えばＶＤＤ／２）としておく。次にワード線デコーダー５０２を動作させ、ワード線５２５をアクティブとする、それによってトランジスタ５０５、５０６はオンとなり、ビット線５２１と強誘電体容量素子５１３は短絡され、ビット線５２２と強誘電体容量素子５１４も短絡される。従って、強誘電体容量素子５１３、５１４にはそれぞれＶＤＤ／２および−ＶＤＤ／２の電圧が印加される。

この状態は図８において、点Ｂおよび点Ｄになっていることを示している。次に、入力端子５４１、５４２にプレート線５２７と同じ電位（ここではＶＤＤ／２）を印加する。トランジスタ５０５、５０６はオンしたままなので、強誘電体容量素子５１３、５１４の端子間に加わる電圧は０となる。これによって、強誘電体容量素子５１３、５１４の状態は図８における点Ｃおよび点Ｅとなる。そして、ワード線デコーダー５０２を動作させ、トランジスタ５０５、５０６をオフさせる。このようにしてデータはメモリセル５００に記憶される。

メモリセル５００のデータを読み出す場合には、ビット線選択スイッチ５３７、５３８をオフとして、入力端子５４１、５４２とビット線５２１、５２２を切り離す。次にプリチャージスイッチ５３３、５３４をオンさせ、ビット線５２１、５２２を同じ電位にプリチャージ回路５０４によってプリチャージをする。この電位は例えばＶＤＤ／２でも良い。プリチャージ終了後プリチャージスイッチ５３３、５３４はオフとする。次に、ワード線デコーダー５０２を動作させトランジスタ５０５、５０６をオンさせる。そして、プレート線デコーダー５０３を動作させプレート線５２７の電位を高電位（ＶＤＤ）とする。

強誘電体容量素子５１３、５１４のプレート線５２７に接続されている端子の電位が上昇するため、トランジスタ５０５、５０６を介して、ビット線５２１、５２２の電位も上昇する。しかし、強誘電体容量素子に記憶されている分極量が異なるため、ビット線５２１と５２２では上昇する電位が異なる。その差電圧をセンスアンプ５２９で増幅し、センスアンプ選択スイッチ５３１を介して出力端子５４３に出力することができる。

書き込み時において、入力端子５４１、５４２に印加する電圧を逆にすれば、”０”の電位の書き込みができる。また、読み出しは上記と同じである。このようにしてＦｅＲＡＭは動作を行う。

次に１回のみの書き込みを行う実施形態について説明を行う。本実施の形態では図１２（Ｂ）に示すように、本来メモリ回路が必要とするメモリエリア（図１２（Ｂ）では１６バイト）のあとに、書き込み状態を示すビットを追加している。この部分に書き込みがされたかどうかを示すデータを記憶する。

次にその動作について図１３を用いて説明する。図１３は論理回路１０９の内部ブロックを示す。論理回路１０９はデコード回路１３０１、ディレイ回路１３０２、スイッチ１３０３、揮発性メモリ回路１３０４より構成されている。初期時においては、図１２（Ｂ）に示した書き込み記憶ビットには、書き込みがされていない状態を示している。これをここでは”０”が記憶されているとする。（説明上、”０”記憶とするが”１”記憶でもよい）。アンテナ回路より信号が入力され、安定化電源が立ち上がるとＦｅＲＡＭ回路１１１はこの値を論理回路１０９内部の揮発性メモリ回路１３０４に出力する。そして揮発性メモリ回路はこの値を記憶する。この揮発性メモリ回路１３０４はＤＲＡＭ、ＳＲＡＭ、レジスタなど記憶ができれば回路構成は問わない。

一方、復調回路１０７から入力された信号はデコード回路１３０１でデコードされ、ディレイ回路１３０２を経て、スイッチ１３０３に入力される。スイッチ１３０３は揮発性メモリ回路１３０４によって制御され、揮発性メモリ回路１３０４のデータが上記に示したように”０”であれば、スイッチ１３０３をオンするように動作する。スイッチ１３０３がオンしている場合、信号はＦｅＲＡＭ回路１１１に出力され、ＦｅＲＡＭ回路１１１に書き込みが行われる。書き込みが終了すると、図１２（Ｂ）に示す書き込み記憶ビットに”１”が記憶される（初期値が”１”の場合には”０”を記憶）。ディレイ回路１３０２は安定化電源が立ち上がり、スイッチ１３０３の状態が確定する前に、データがスイッチ１３０３を通過して、ＦｅＲＡＭ回路に出力されないようにするためのものであり、ディレイ回路以外の手段を用いて、スイッチの確定前の誤動作防止を行ってもよい。

図１２（Ｂ）に示す書き込み記憶ビットに”１”が記憶されると、揮発性メモリ回路１３０４はスイッチ１３０３をオフにするように動作を行う。このようにして、１回目以降のデータはスイッチ１３０３を通過することができないため、ＦｅＲＡＭ回路への書き込みは１回に限定される。

次に図１３とは異なる１回書き込みの実施形態を図９を用いて説明する。図９は論理回路１０９の内部ブロックを示す。論理回路１０９はデコード回路９０１、ディレイ回路９０２、スイッチ９０３、１ビットＦｅＲＡＭ回路９０４より構成されている。図１２（Ｂ）に示した書き込み記憶ビットは１ビットＦｅＲＡＭ９０４に記憶され、初期状態では、書き込みがされていない状態を示している。これをここでは”０”が記憶されているとする。（説明上、”０”記憶とするが”１”記憶でもよい）。

アンテナ回路より信号が入力され、安定化電源が立ち上がると、アンテナ回路を経て復調回路１０７から入力された信号はデコード回路９０１でデコードされ、ディレイ回路９０２を経て、スイッチ９０３に入力される。スイッチ９０３は１ビットＦｅＲＡＭ回路９０４によって制御され、１ビットＦｅＲＡＭ回路９０４のデータが上記に示したように”０”であれば、スイッチ９０３をオンするように動作する。スイッチ９０３がオンしている場合、信号はＦｅＲＡＭ回路１１１に出力され、ＦｅＲＡＭ回路１１１に書き込みが行われる。書き込みが終了すると、ＦｅＲＡＭコントロール回路によって、図１２（Ｂ）に示す書き込み記憶ビット（１ビットＦｅＲＡＭ回路９０４内部）に”１”が記憶される（初期値が”１”の場合には”０”を記憶）。ディレイ回路９０２は安定化電源が立ち上がり、スイッチ９０３の状態が確定する前に、データがスイッチ９０３を通過して、ＦｅＲＡＭ回路に出力されないようにするためのものであり、ディレイ回路以外の手段を用いて、スイッチの確定前の誤動作防止を行ってもよい。

図１２（Ｂ）に示す書き込み記憶ビットに”１”が記憶されると、１ビットＦｅＲＡＭ回路９０４はスイッチ９０３をオフにするように動作を行う。このようにして、１回目以降のデータはスイッチ９０３を通過することができないため、ＦｅＲＡＭ回路１１１への書き込みは１回に限定される。

以上説明したように、ＦｅＲＡＭを用いることで、高速な読み書きを可能とし、かつ信頼性を向上させることができる。また、メモリ回路に１回のみの書き込みを可能とする制御回路を設けることで、ＩＤチップの中のメモリ回路に情報を１回のみ書き込むことが可能になる。このようにして、ＩＤチップのデータ偽造を防止することができ、セキュリティを確保したＩＤチップを提供することができる。

以下、実施形態とは異なるＦｅＲＡＭ回路の動作について、図７を用いて説明を行う。図７ではＦｅＲＡＭ回路を１Ｔ１Ｃ方式（１つのメモリセルが１つのトランジスタと１つの強誘電体容量で構成されている方式）とした例である。図７のＦｅＲＡＭ回路は説明簡略化のため、４ビットのメモリ回路としているが、４ビットに限定されるものではない。図７に示すＦｅＲＡＭ回路はビット線デコーダー７０１、ワード線デコーダー７０２、プレート線デコーダー７０３、プリチャージ回路７０４、ｎ型メモリトランジスタ７０５〜７０８（以下トランジスタ７０５〜７０８と略記することがある）、強誘電体容量素子７０９〜７１２、ビット線７１３、７１４、ワード線７１５、７１６、プレート線７１７、７１８、センスアンプ７１９、７２０、センスアンプ選択スイッチ７２１、７２２、プリチャージスイッチ７２３、７２４、ビット線選択スイッチ７２５、７２６、入力端子７２７、出力端子７２８によって構成される。

以下、トランジスタ７０５によって構成されるメモリセル７００を代表として説明を行う。
まず、メモリセル７００が”１”を出力するような書き込みをする場合を考える。まず、入力端子７２７に高電位（例えばＶＤＤ）を与える。次にビット線デコーダー７０１を動作させ、ビット線選択スイッチ７２５をオンさせる。これによって、ビット線７１３には高電位が供給される。このときプレート線７１７の電位は中間電位（例えばＶＤＤ／２）としておく。次にワード線デコーダー７０２を動作させ、ワード線７１５をアクティブとする、それによってトランジスタ７０５、７０６はオンとなり、ビット線７１３と強誘電体容量素子７０９は短絡される。従って、強誘電体容量素子７０９にはＶＤＤ／２の電圧が印加される。

この状態は図８において、点Ｂになっていることを示している。次に、入力端子７２７にプレート線７１７と同じ電位（ここではＶＤＤ／２）を印加する。トランジスタ７０５、７０６はオンしたままなので、強誘電体容量素子７０９の端子間に加わる電圧は０となる。これによって、強誘電体容量素子７０９の状態は図８における点Ｃとなる。そして、ワード線デコーダー７０２を動作させ、トランジスタ７０５、７０６をオフさせる。このようにしてデータはメモリセル７００に記憶される。

メモリセル７００のデータを読み出す場合には、ビット線選択スイッチ７２５をオフとして、入力端子７２７とビット線７１３を切り離す。次にプリチャージスイッチ７２３をオンさせ、ビット線７１３をＶＤＤ／２にプリチャージ回路７０４によってプリチャージをする。プリチャージ終了後プリチャージスイッチ７２３はオフとする。次に、ワード線デコーダー７０２を動作させトランジスタ７０５、７０６をオンさせる。そして、プレート線デコーダー７０３を動作させプレート線７１７の電位を高電位（ＶＤＤ）とする。

強誘電体容量素子７０９のプレート線７１７に接続されている端子の電位が上昇するため、トランジスタ７０５を介して、ビット線の７１３の電位も上昇する。しかし、強誘電体容量素子に記憶されている分極量によって上昇電圧が異なる。基準電圧とビット線電圧の差をセンスアンプ７１９で増幅し、センスアンプ選択スイッチ７２１を介して出力端子７２８に出力することができる。

書き込み時において、入力端子７２７に印加する電圧を逆にすれば、”０”の電位の書き込みができる。また、読み出しは上記と同じである。このようにして、本実施例のＦｅＲＡＭは動作を行う。

安定化電源回路の例について図２０を用いて説明する。安定化電源回路は基準電圧回路とバッファアンプで構成される。基準電圧回路は抵抗２２０１、ダイオード接続のトランジスタ２２０２、２２０３によって構成され、トランジスタのＶＧＳ２つ分の基準電圧を発生させる。バッファアンプはトランジスタ２２０５、２２０６で構成される差動回路、トランジスタ２２０７、２２０８によって構成されるカレントミラー回路、電流供給用抵抗２２０４、トランジスタ２２０９、抵抗２２１０によって構成されるソース接地アンプより構成される。

出力端子より流れる電流が大きいときはトランジスタ２２０９に流れる電流が少なくなり、また、出力端子より流れる電流が小さいときはトランジスタ２２０９に流れる電流が多くなり、抵抗２２１０に流れる電流はほぼ一定となるように動作する。また出力端子の電位は基準電圧回路とほぼ同じ値となる。ここでは基準電圧回路とバッファアンプよりなる安定化電源回路を示しているが、本発明に用いる安定化電源回路は上記にこだわらず、他の形式の回路であっても良い。

絶縁基板上に実施の形態で示したメモリ素子、およびデコーダーなどの論理回路部に用いるＴＦＴを同時に作製する方法について図１４〜１７を用いて説明する。なお、本実施例では強誘電体材料を用いた容量と、半導体素子としてｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴを例に挙げて示すが、本発明においてメモリ部および論理回路部に含まれる半導体素子はこれに限定されない。また、この作製方法は一例であって、絶縁基板上での作製方法を限定するものではない。

まず図１４（Ａ）において基板４０００は、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス基板等を用いることができる。また、プラスチック等の可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。

基板４０００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜４００１、４００２を形成する。例えば、下地膜４００１として、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜を１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、下地膜４００２として、ＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では下地膜を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。また、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。

島状半導体層４００３〜４００５は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する（図１４（Ｂ））。この島状半導体層４００３〜４００５の厚さは２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。なお島状半導体層４００３〜４００５は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５atomic％程度であることが好ましい。

レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ²（代表的には２００〜３００ｍＪ／ｃｍ²）とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ²（代表的には３５０〜５００ｍＪ／ｃｍ²）とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。

次いで、島状半導体層４００３〜４００５を覆うゲート絶縁膜４００６を形成する（図１４（Ｃ））。ゲート絶縁膜４００６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さの酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜４００６はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）とＯ２とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８Ｗ／ｃｍ²で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールにより絶縁膜として良好な特性を得ることができる。

次に、図１５（Ａ）に示すように、ゲート絶縁膜４００６上にゲート電極４１００〜４１０２を形成する。ゲート電極４１００〜４１０２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、前記元素を主成分とする合金、あるいは多結晶シリコンなどで形成すれば良い。まずゲート絶縁膜４００６表面上に導電層を形成し、レジストマスク（図示せず）を用いて、導電層をエッチングすることで、ゲート電極４１００〜４１０２が形成される。

その後、Ｎ型を付与する不純物元素をドーピングする。こうして、半導体活性層内に低濃度ｎ型不純物領域４１０３〜４１０８が形成される。

次いで、ゲート電極４１０２を覆うようにレジストマスク（図示せず）を形成し、ゲート電極４１０１と該レジストマスクをマスクとして自己整合的にｎ型不純物元素を添加し、また、ゲート電極４１０１をマスクとして自己整合的にｐ型不純物元素を添加する。

こうしてｎチャネル型ＴＦＴのソース領域またはドレイン領域として機能する高濃度ｎ型不純物領域４１１１、４１１２、４１１３、４１１４及びｐチャネル型ＴＦＴのソース領域またはドレイン領域として機能する高濃度ｐ型不純物領域４１０９、４１１０を形成する。ｎ型を付与する不純物元素にはリン（Ｐ）あるいは砒素（Ａｓ）を、ｐ型を付与する不純物元素にはボロン（Ｂ）を、それぞれ用いる。

その後、ｎ型及びｐ型不純物元素の活性化を行う。活性化手段としては、ファーネスアニール、レーザーアニール、ランプアニール、またはこれらを組み合わせた方法を用いるとよい。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で、４００〜７００℃の加熱温度で行う。

そして図１５（Ｃ）に示すように、ゲート電極４１００〜４１０２上に、窒化珪素膜又は酸窒化珪素膜による第１の層間絶縁膜４１１５を形成する。

以上のようにして同一基板上に画素部を構成するスイッチングＴＦＴと、駆動回路や他の論理回路を構成するＴＦＴが形成される。次に第１の層間絶縁膜４１１５の上に強誘電体材料を用いた容量の形成を行う。

まず、下部電極層４２０１の形成を行う（図１６（Ａ））。形成方法はＣＶＤ法、スパッタ法、イオンビームスパッタ法、レーザアブレーション法などから選べば良い。下部電極層４２０１の材料にはＰｔ／ＩｒＯ₂、Ｐｔ／Ｔａ／ＳｉＯ₂などを用いる事ができる。強誘電体薄膜の電気的特性は結晶の配向に強く依存するため、下部電極の表面には配向制御が容易なＰｔを用いるのが特に好ましい。金属膜形成後不要な部分をプラズマエッチングなどで処理して下部電極層４２０１を形成する。

次に、下部電極層４２０１の上に強誘電体層４２０２を形成する（図１６（Ｂ））。強誘電体はＰＺＴ、ＰｂＴｉＯ₃などの鉛含有ペロブスカイト、Ｂｉ₄Ｔｉ₃Ｏ₁₂などのビスマス層状化合物、ＬｉＮｂＯ₃、ＬｉＴａＯ₃などのイルメナイト系化合物を用いる事ができる。このうち鉛含有ペロブスカイトを用いた強誘電体、とりわけＰＺＴは広い組成範囲で強誘電体の性質を示すため好ましい。

強誘電体層４２０２の形成方法はＣＶＤ法、スパッタ法、イオンビームスパッタ法、レーザアブレーション法などから選べば良い。特にＣＶＤ法は膜組成や結晶性の制御性が高く、大面積化や量産化に優れて好ましい。ＣＶＤ法で形成する場合、材料の条件として比較的低温で大きな蒸気圧を持ち、長時間にわたって安定であること、また堆積温度範囲内において析出速度が原料の供給量によって決まること、気相での核生成反応が起こらないことなどが挙げられるが、ＰＺＴはこれらの点でも優れている。

ＣＶＤ法による強誘電体層形成のプロセスは公知の手順に従えば良い。例えば圧力６６０Ｐａ、基板温度５００〜６５０度でＰＺＴによる強誘電体層を形成させることができる。

次に、強誘電体層４２０２の上に上部電極層４２０３を形成する（図１６（Ｃ））。形成方法は下部電極層４２０１と同様にＣＶＤ法、スパッタ法、イオンビームスパッタ法、レーザアブレーション法などから選ぶ事ができる。上部電極層４２０３の材料には下部電極層４２０１で用いた材料のほかＩｒ／ＩｒＯ₂などを用いる事ができる。

次に、図１７（Ａ）に示すように、窒化珪素膜又は酸窒化珪素膜を材料とする第２の層間絶縁膜４３０７を成膜した後、コンタクトホールを形成し、該コンタクトホールを介して配線４３００〜４３０６を形成する。なお、配線４３００〜４３０６とＴＦＴとの電気的な接続の形態は、本実施例に限定されない。

最後に、図１７（Ｂ）に示すように第２の層間絶縁膜４３０７上に保護層４３０８を形成する。保護層４３０８の材料としてはポリイミドやアクリル樹脂などの光硬化型または熱硬化型の有機樹脂材料を用いることができる。

このような手順を経て、画素部を構成するＴＦＴと駆動回路や他の論理回路を構成するＴＦＴ、及び不揮発性のラッチ回路を構成する強誘電体材料を用いた容量を同一基板上に同時に作製することができる。

なお、本実施例では画素を構成するスイッチングＴＦＴとして、ゲート電極とオーバーラップしないＬＤＤ領域を有する構造を、駆動回路及び論理回路を構成するＴＦＴとして、シングルドレイン構造を、それぞれ作製する場合を示したが、本実施例はこの構造に限定されない。必要に応じ、ＧＯＬＤ構造や他のＬＤＤ構造などの用途に適したＴＦＴ構造を、公知の方法に従って作製すればよい。

剥離プロセスを用いて、フレキシブルなＩＤタグを構成する場合の例について図２１を用いて説明する。ＩＤタグはフレキシブル保護層２３０１、２３０３（以下保護層２３０１、２３０３と略記することがある）、および剥離プロセスを用いて形成されたＩＤチップ２３０２より構成される。本実施例において、アンテナ２３０４はＩＤチップ２３０２上ではなく、保護層２３０３上に形成され、ＩＤチップ２３０２に電気的に接続されている。図２１（Ａ）では保護層２３０３上にのみ形成されているが、保護層２３０１上にもアンテナ２３０４を形成しても良い。アンテナは銀、銅、またはそれらでメッキされた金属であることが望ましい。ＩＤチップ２３０２とアンテナ２３０４との接続は異方性導電膜を用い、ＵＶ処理を行い接続を行うが、接続方法はこれに限定されない。

図２１（Ｂ）は図２１（Ａ）の断面を示したものである。ＩＤチップ２３０２の厚さは５μｍ以下であり、望ましくは０．１μｍ〜３μｍの厚さを有する。また保護層２３０１、２３０３の厚さは、保護層２３０１、２３０３を重ねたときの厚さをｄとしたとき、（ｄ／２）±３０μｍとなっていることが望ましく、特に（ｄ／２）±１０μｍであれば最良である。保護層２３０１、２３０３の厚さは１０μｍ〜２００μｍであることが望ましい。ＩＤチップ２３０２の面積は５ｍｍ角以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角の面積を有する。

保護層２３０１、２３０３は有機樹脂材料で形成され折り曲げに対して強い構造をもっている。剥離プロセスを用いたＩＤチップ２３０２自体も単結晶半導体に比べて、折り曲げに対して強いため、保護層２３０１、２３０３と密着させることが可能である。このような保護層２３０１、２３０３で囲われたＩＤチップをさらに他の個体物の表面または内部に配置しても良い。また、紙の中に埋め込んでも良い。

ＩＤチップを曲面にはる場合、つまり、ＩＤチップが弧を描いている方向と垂直にＴＦＴを配置した例について図１９を用いて説明する。図１９のＩＤチップが含むＴＦＴは、電流が流れる方向、すなわち、ドレイン電極〜ゲート電極〜ソース電極の位置は直線状にあり、応力の影響が少なくなるような配置となっている。このような配置を行うことによって、ＴＦＴ特性の変動を抑えることができる。また、ＴＦＴを構成する結晶は電流の流れる方向にそろっており、これらをＣＷＬＣなどで形成することによって、Ｓ値を０．３５Ｖ／ｄｅｃ以下、（好ましくは０．０９〜０．２５Ｖ／ｄｅｃ）、移動度を１００ｃｍ２／Ｖｓ以上にすることができる。
このようなＴＦＴを用いて１９段リングオシレータを構成した場合において、電源電圧３〜５Ｖにおいて、その発振周波数は１ＭＨ以上、好ましくは１００ＭＨｚ以上の特性を有する。電源電圧３〜５Ｖにおいて、インバータ１段あたりの遅延時間は２６ｎｓ、好ましくは０．２６ｎｓ以下を有する。

また、応力に対して、ＴＦＴなどのアクティブ素子を破壊させないためには、ＴＦＴなどのアクティブ素子の活性領域（シリコンアイランド部分）の面積が全体の面積に占める割合は、５％〜５０％であることが望ましい。
ＴＦＴなどのアクティブ素子の存在しない領域には下地絶縁材料、層間絶縁材料および配線材料が主として設けられている。ＴＦＴの活性領域以外の面積は全体の面積の６０％以上であることが望ましい。
アクティブ素子の活性領域の厚さは２０ｎｍ〜２００ｎｍ、代表的には４０〜１７０ｎｍが好ましい。また、活性領域を広くとる場合は活性領域の厚さを４５〜５５ｎｍとし、活性領域を狭くとる場合は活性領域の厚さを１４５〜１５５ｎｍとすることが好適である。

本実施例では本発明を用いた回路に外付けのアンテナを付けた例について図１０、図１１を用いて説明する。

図１０（Ａ）は回路の周りを一面のアンテナで覆ったものである。基板１０００上にアンテナ１００１を構成し、本発明を用いた回路１００２を接続する。図面では回路１００２の周りをアンテナ１００１で覆う構成になっているが、基板の全面をアンテナ１００１で覆い、その上に電極を構成した回路１００２を貼り付けるような構造を取っても良い。

図１０（Ｂ）は細いアンテナを回路の周りを回るように配置したものである。基板１００３上にアンテナ１００４を構成し、本発明を用いた回路１００５を接続する。なお、アンテナの配線の配置は一例であってこれに限定するものではない。

図１０（Ｃ）は高周波数の電磁波を受信するためのアンテナの形状の一形態である。基板１００６上にアンテナ１００７を構成し、本発明を用いた回路１００８を接続する。

図１０（Ｄ）は１８０度無指向性（どの方向からでも同じく受信可能）なアンテナである。基板１００９上にアンテナ１０１０を構成し、本発明を用いた回路１０１１を接続する。

図１０（Ｅ）は棒状に長く伸ばしたアンテナである。基板１０１２上にアンテナ１０１３を構成し、本発明を用いた回路１０１４を接続する。

本発明を用いた回路とこれらのアンテナへの接続は公知の方法で行うことができる。例えばアンテナと回路をワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した回路の一面を電極にしてアンテナに貼り付けるという方法を取ってもよい。この方式ではＡＣＦ（anisotropic conductive film；異方性導電性フィルム）を用いて回路をアンテナに貼り付けることができる。

アンテナに必要な長さは受信に用いる周波数によって適正な長さが異なる。一般には波長の整数分の１の長さにすると良いとされる。例えば周波数が２．４５ＧＨｚの場合は約６０ｍｍ（１／２波長）、約３０ｍｍ（１／４波長）とすれば良い。

また、本発明の回路上に基板を取りつけ、さらにその上にアンテナを構成してもよい。図１１（Ａ）〜（Ｃ）にその一例として回路上に基板１１００を取りつけ、らせん状のアンテナ１１０１を配置したものの上面図および断面図を示す。

なお、本実施例に示した例はごく一例であり、アンテナの形状を限定するものではない。あらゆる形状のアンテナについて本発明は実施することが可能である。この実施例は実施形態および上記の実施例１〜５のどのような組み合わせからなる構成を用いても実現することができる。

本実施例では、図２２〜２４を参照して、ＴＦＴを含む薄膜集積回路装置の具体的な作製方法について説明する。ここでは、簡単のため、ｎ型ＴＦＴとｐ型ＴＦＴを用いたＣＰＵとメモリ部の断面構造を示すことによって、その作製方法について説明する。

まず、基板６０上に、剥離層６１を形成する（図２２（Ａ））。ここでは、ガラス基板（例えば、コーニング社製１７３７基板）上に、５０ｎｍ（５００Å）の膜厚のａ−Ｓｉ膜（非晶質シリコン膜）を減圧ＣＶＤ法により形成した。なお、基板６０としては、ガラス基板の他にも、石英基板、アルミナなど絶縁物質で形成される基板、シリコンウエハ基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板等を用いることができる。

また、剥離層６１としては、非晶質シリコンの他に、多結晶シリコン、単結晶シリコン、ＳＡＳ（セミアモルファスシリコン（微結晶シリコン、マイクロクリスタルシリコンともいう。））等、シリコンを主成分とする膜を用いることが望ましいが、これらに限定されるものではない。剥離層６１は、減圧ＣＶＤ法の他にも、プラズマＣＶＤ法、スパッタ法等によって形成しても良い。また、リンなどの不純物をドープした膜を用いてもよい。また、剥離層６１の膜厚は、５０〜６０ｎｍとするのが望ましい。ＳＡＳに関しては、３０〜５０ｎｍとしてもよい。

次に、剥離層６１上に、保護膜５５（下地膜、下地絶縁膜と呼ぶこともある。）を形成する（図２２（Ａ））。ここでは、剥離層６１側から順に保護膜５５を、膜厚１００ｎｍのＳｉＯＮ（窒素を含む酸化珪素）膜、膜厚５０ｎｍのＳｉＮＯ（酸素を含む窒化珪素）膜、膜厚１００ｎｍのＳｉＯＮ膜の３層構造としたが、材質、膜厚、積層数は、これに限定されるものではない。例えば、下層のＳｉＯＮ膜に代えて、膜厚０．５〜３μｍのシロキサン等の耐熱性樹脂をスピンコート法、スリットコーター法、液滴吐出法などによって形成しても良い。また上層のＳｉＯＮ膜に代えて、酸化珪素膜を用いてもよい。また、窒化珪素膜（ＳｉＮ、Ｓｉ₃Ｎ₄等）を用いてもよい。また、それぞれの膜厚は、０．０５〜３μｍとするのが望ましく、その範囲から自由に選択することができる。

ここで、酸化珪素膜は、ＳｉＨ₄／Ｏ₂、ＴＥＯＳ（テトラエトキシシラン）／Ｏ₂等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、ＳｉＨ₄／ＮＨ₃の混合ガスを用い、プラズマＣＶＤによって形成することができる。また、ＳｉＯＮ膜又はＳｉＮＯ膜は、代表的には、ＳｉＨ₄／Ｎ₂Ｏの混合ガスを用い、プラズマＣＶＤによって形成することができる。

なお、剥離層６１及び島状半導体膜５７として、ａ−Ｓｉ等の珪素を主成分とする材料を用いる場合には、それらに接する保護膜５５としては、密着性確保の点から、ＳｉＯｘＮｙを用いてもよい。

次に、保護膜５５上に、薄膜集積回路装置のＣＰＵやメモリ部を構成する薄膜トランジスタ（ＴＦＴ）を形成する。なお、ＴＦＴ以外にも、有機ＴＦＴ、薄膜ダイオード等の薄膜能動素子を形成することもできる。

ＴＦＴの作製方法として、まず、保護膜５５上に、島状半導体膜５７を形成する（図２２（Ｂ））。島状半導体膜５７は、アモルファス半導体、結晶性半導体、又はセミアモルファス半導体で形成する。いずれも、シリコン、シリコンゲルマニウム（ＳｉＧｅ）等を主成分とする半導体膜を用いることができる。

ここでは、７０ｎｍの膜厚のアモルファスシリコンを形成し、さらにその表面をニッケル含有溶液で処理した。さらに、５００〜７５０℃の熱結晶化工程によって結晶質シリコン半導体膜を得、レーザー結晶化を行って結晶性の改善を施した。また、成膜方法としては、プラズマＣＶＤ法、スパッタ法、ＬＰＣＶＤ法などを用いても良い。結晶化方法としては、レーザー結晶化法、熱結晶化法、他の触媒（Ｆｅ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔ，Ｃｕ，Ａｕ等）を用いた熱結晶化、あるいはそれらを交互に複数回行っても良い。

また、非晶質構造を有する半導体膜の結晶化処理としては、連続発振のレーザーを用いても良く、結晶化に際し大粒径の結晶を得るためには、連続発振が可能な固体レーザーを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい（この場合の結晶化をＣＷＬＣという。）。代表的には、Ｎｄ：ＹＶＯ₄レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザーを用いる場合には、出力１０Ｗの連続発振のＹＶＯ₄レーザーから射出されたレーザー光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ₄結晶又はＧｄＶＯ₄結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザー光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ²程度（好ましくは０．１〜１０ＭＷ／ｃｍ²）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザー光に対して相対的に半導体膜を移動させて照射すればよい。

また、パルス発振のレーザーを用いる場合、通常、数十Ｈｚ〜数百Ｈｚの周波数帯を用いるが、それよりも著しく高い１０ＭＨｚ以上の発振周波数を有するパルス発振レーザーを用いてもよい（この場合の結晶化をＭＨｚＬＣという。）。パルス発振でレーザー光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われているため、上記高周波数帯を用いることで、半導体膜がレーザー光によって溶融してから固化するまでに、次のパルスのレーザー光を照射できる。よって、従来のパルス発振のレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μｍ、走査方向に対して垂直な方向における幅が１〜５μｍ程度の結晶粒の集合を形成することができる。走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。

なお、保護膜５５の一部に耐熱性有機樹脂であるシロキサンを用いた場合には、上記結晶化の際に、半導体膜中から熱が漏れることを防止することができ、効率よく結晶化を行うことができる。

上記の方法によって結晶性シリコン半導体膜を得る。なお、結晶は、ソース、チャネル、ドレイン方向にそろっていることが望ましい。また、結晶層の厚さは、２０〜２００ｎｍ（代表的には４０〜１７０ｎｍ、さらに好ましくは、５０〜１５０ｎｍ）となるようにするのがよい。その後、半導体膜上に酸化膜を介して、金属触媒をゲッタリングするためのアモルファスシリコン膜を成膜して、５００〜７５０℃の熱処理によってゲッタリング処理を行った。さらに、ＴＦＴ素子としての閾値を制御するために、結晶性シリコン半導体膜に対し、１０¹³／ｃｍ²オーダーのドーズ量のホウ素イオンを注入した。その後、レジストをマスクとしてエッチングを行うことにより、島状半導体膜５７を形成した。

なお、結晶性半導体膜を形成するにあたっては、ジシラン（Ｓｉ₂Ｈ₆）とフッ化ゲルマニウム（ＧｅＦ₄）の原料ガスとして、ＬＰＣＶＤ（減圧ＣＶＤ）法によって、多結晶半導体膜を直接形成することによっても、結晶性半導体膜を得ることができる。ガス流量比は、Ｓｉ₂Ｈ₆／ＧｅＦ₄＝２０／０．９、成膜温度は４００〜５００℃、キャリアガスとしてＨｅ又はＡｒを用いたが、これに限定されるものではない。

なお、ＴＦＴ内の特にチャネル領域には、１×１０¹⁹〜１×１０²²ｃｍ^-3、好ましくは１×１０¹⁹〜５×１０²⁰ｃｍ^-3の水素又はハロゲンが添加されているのがよい。ＳＡＳに関しては、１×１０¹⁹〜２×１０²¹ｃｍ^-3とするのが望ましい。いずれにしても、ＩＣチップに用いられる単結晶に含まれる水素又はハロゲンの含有量よりも多く含有させておくことが望ましい。これにより、ＴＦＴ部に局部クラックが生じても、水素又はハロゲンによってターミネート（終端）されうる。

次に、島状半導体膜５７上にゲート絶縁膜５８を形成する（図２２（Ｂ））。ゲート絶縁膜５８はプラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素又は酸化窒化珪素を含む膜を、単層で、又は積層させて形成することが好ましい。積層する場合には、例えば、基板側から酸化珪素膜、窒化珪素膜、酸化珪素膜の３層構造とするのがよい。

次に、ゲート電極５６を形成する（図２２（Ｃ））。ここでは、ＳｉとＷ（タングステン）をスパッタ法により積層形成した後に、レジスト６２をマスクとしてエッチングを行うことにより、ゲート電極５６を形成した。勿論、ゲート電極５６の材料、構造、作製方法は、これに限定されるものではなく、適宜選択することができる。例えば、ｎ型不純物がドーピングされたＳｉとＮｉＳｉ（ニッケルシリサイド）との積層構造や、ＴａＮ（窒化タンタル）とＷ（タングステン）の積層構造としてもよい。また、種々の導電材料を用いて単層で形成しても良い。

また、レジストマスクの代わりに、ＳｉＯｘ等のマスクを用いてもよい。この場合、ＳｉＯｘ、ＳｉＯＮ等のマスク（ハードマスクと呼ばれる。）のパターニング形成工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅のゲート電極層を形成することができる。また、レジスト６２を用いずに、液滴吐出法を用いて選択的にゲート電極５６を形成しても良い。

導電材料としては、導電膜の機能に応じて種々の材料を選択することができる。また、ゲート電極とアンテナとを同時に形成する場合には、それらの機能を考慮して材料を選択すればよい。

なお、ゲート電極をエッチング形成する際のエッチングガスとしては、ＣＦ₄、Ｃｌ₂、Ｏ₂の混合ガスやＣｌ₂ガスを用いたが、これに限定されるものではない。

次に、ｐ型ＴＦＴ７０、７２となる部分をレジスト６３で覆い、ゲート電極をマスクとして、ｎ型ＴＦＴ６９、７１の島状半導体膜中に、ｎ型を付与する不純物元素６４（代表的にはＰ（リン）又はＡｓ（砒素））を低濃度にドーピングする（第１のドーピング工程（ｎ型不純物元素のライトドープ）、図２２（Ｄ））。第１のドーピング工程の条件は、ドーズ量：１×１０¹³〜６×１０¹³／ｃｍ²、加速電圧：５０〜７０ｋｅＶとしたが、これに限定されるものではない。この第１のドーピング工程によって、ゲート絶縁膜５８を介してスルードーピングがなされ、一対の低濃度不純物領域６５が形成される。なお、第１のドーピング工程は、ｐ型ＴＦＴ領域をレジストで覆わずに、全面に行っても良い。

次に、レジスト６３をアッシング等により除去した後、ｎ型ＴＦＴ領域を覆うレジスト６６を新たに形成し、ゲート電極をマスクとして、ｐ型ＴＦＴ７０、７２の島状半導体膜中に、ｐ型を付与する不純物元素６７（代表的にはＢ（ホウ素））を高濃度にドーピングする（第２のドーピング工程（ｐ型不純物元素のライトドープ）、図２２（Ｅ））。第２のドーピング工程の条件は、ドーズ量：１×１０¹⁶〜３×１０¹⁶／ｃｍ²、加速電圧：２０〜４０ｋｅＶとして行う。この第２のドーピング工程によって、ゲート絶縁膜５８を介してスルードープがなされ、一対のｐ型の高濃度不純物領域６８が形成される。

次に、レジスト６６をアッシング等により除去した後、基板表面に、絶縁膜７５を形成した（図２３（Ａ））。ここでは、膜厚１００ｎｍのＳｉＯ₂膜をプラズマＣＶＤ法によって形成した。その後、エッチバック法により、絶縁膜７５、ゲート絶縁膜５８をエッチング除去し、サイドウォール（側壁）７６を自己整合的（セルフアライン）に形成した（図２３（Ｂ））。エッチングガスとしては、ＣＨＦ₃とＨｅの混合ガスを用いた。なお、サイドウォールを形成する工程は、これらに限定されるものではない。

なお、サイドウォール７６の形成方法は上記に限定されるものではない。例えば、図２４に示した方法を用いることができる。図２４（Ａ）は、絶縁膜７５を二層又はそれ以上の積層構造とした例を示している。絶縁膜７５としては、例えば、膜厚１００ｎｍのＳｉＯＮ（酸窒化珪素）膜と、膜厚２００ｎｍのＬＴＯ膜（Low Temperature Oxide、低温酸化膜）の２層構造とした。ここでは、ＳｉＯＮ膜は、プラズマＣＶＤ法で形成し、ＬＴＯ膜としは、ＳｉＯ₂膜を減圧ＣＶＤ法で形成した。その後、エッチバックを行うことにより、Ｌ字状と円弧状からなるサイドウォール７６が形成される。

また、図２４（Ｂ）は、エッチバック時に、ゲート絶縁膜５８を残すようにエッチングを行った例を示している。この場合の絶縁膜７５は、単層構造でも積層構造でも良い。

上記サイドウォールは、後に高濃度のｎ型不純物をドーピングし、サイドウォール７６の下部に低濃度不純物領域又はノンドープのオフセット領域を形成する際のマスクとして機能するものであるが、上述したサイドウォールのいずれの形成方法においても、形成したい低濃度不純物領域又はオフセット領域の幅によって、エッチバックの条件を適宜変更すればよい。

次に、ｐ型ＴＦＴ領域を覆うレジスト７７を新たに形成し、ゲート電極５６及びサイドウォール７６をマスクとして、ｎ型を付与する不純物元素７８（代表的にはＰ又はＡｓ）を高濃度にドーピングする（第３のドーピング工程（ｎ型不純物元素のヘビードープ）、図２３（Ｃ））。第３のドーピング工程の条件は、ドーズ量：１×１０¹³〜５×１０¹⁵／ｃｍ²、加速電圧：６０〜１００ｋｅＶとして行う。この第３のドーピング工程によって、一対のｎ型の高濃度不純物領域７９が形成される。

なお、レジスト７７をアッシング等により除去した後、不純物領域の熱活性化を行っても良い。例えば、５０ｎｍのＳｉＯＮ膜を成膜した後、５５０℃、４時間、窒素雰囲気下において、加熱処理を行えばよい。また、水素を含むＳｉＮｘ膜を、１００ｎｍの膜厚に形成した後、４１０℃、１時間、窒素雰囲気下において、加熱処理を行うことにより、結晶性半導体膜の欠陥を改善することができる。これは、例えば、結晶性シリコン中に存在するダングリングボンドを終端させるものであり、水素化処理工程などと呼ばれる。さらに、この後、ＴＦＴを保護するキャップ絶縁膜として、膜厚６００ｎｍのＳｉＯＮ膜を形成する。なお、水素化処理工程は、該ＳｉＯＮ膜形成後に行っても良い。この場合、ＳｉＮｘ、ＳｉＯＮ膜は連続成膜することができる。このように、ＴＦＴ上には、ＳｉＯＮ、ＳｉＮｘ、ＳｉＯＮを順次積層してなる絶縁膜が形成されることになるが、その構造や材料はこれらに限定されるものではない。また、これらの絶縁膜は、ＴＦＴを保護する機能をも有しているため、できるだけ形成しておくのが望ましい。

次に、ＴＦＴ上に、層間膜５３を形成する（図２３（Ｄ））。層間膜５３としては、ポリイミド、アクリル、ポリアミドや、シロキサン等の耐熱性有機樹脂を用いることができる。形成方法としては、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、層間膜５３を形成しても良い。

さらに、層間膜５３上に、保護膜５４を形成しても良い。保護膜５４としては、ＤＬＣ（ダイヤモンドライクカーボン）或いは窒化炭素（ＣＮ）等の炭素を有する膜、又は、酸化珪素膜、窒化珪素膜或いは窒化酸化珪素膜等を用いることができる。形成方法としては、プラズマＣＶＤ法や、大気圧プラズマ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン等の耐熱性有機樹脂を用いてもよい。

なお、層間膜５３又は保護膜５４と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、これらの膜の剥離や、亀裂が生じるのを防ぐために、層間膜５３又は保護膜５４中にフィラーを混入させておいても良い。

次に、レジストを形成した後、エッチングによりコンタクトホールを形成し、ＴＦＴ同士を接続する配線５１及び外部アンテナと接続するための接続配線２１を形成する（図２３（Ｄ））。コンタクトホール形成時のエッチングに用いられるガスは、ＣＨＦ₃とＨｅの混合ガスを用いたが、これに限定されるものではない。また、配線５１と接続配線２１は同一材料を用いて同時に形成しても良いし、別々に形成しても良い。ここでは、ＴＦＴと接続される配線５１は、Ｔｉ、ＴｉＮ、Ａｌ−Ｓｉ、Ｔｉ、ＴｉＮを順次積層する構造とし、スパッタ法によって形成した後、パターニング形成した。

なお、Ａｌ層において、Ｓｉを混入させることにより、配線パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Ｓｉの代わりに、０．５％程度のＣｕを混入させても良い。また、ＴｉやＴｉＮでＡｌ−Ｓｉ層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、ＳｉＯＮ等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、形成方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用しても良い。

なお、本実施例では、ＣＰＵ７３、メモリ７４等を構成するＴＦＴ領域とアンテナと接続する端子部８０のみを一体形成する場合について示したが、ＴＦＴ領域とアンテナとを一体形成する場合にも、本実施例を適用できる。この場合には、層間膜５３又は保護膜５４上にアンテナを形成し、さらに、別の保護膜で覆うと良い。アンテナの導電材料としては、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｚｎ、Ｓｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ若しくはＴｉ、又はそれらを含む合金を用いることができるが、これらに限定されるものではない。また、配線とアンテナで材料が異なっていても良い。なお、配線及びアンテナは、展性、延性に富む金属材料を有するように形成し、さらに好ましくは膜厚を厚くして変形による応力に耐えるようにするのが望ましい。

また、形成方法としては、スパッタ法によって全面成膜した後、レジストマスクを用いてパターニングを行ってもよいし、液滴吐出法によってノズルを用いて選択的に形成しても良い。なお、ここでいう液滴吐出法には、インクジェット法のみならず、オフセット印刷法やスクリーン印刷等も含まれる。配線とアンテナは、同時に形成しても良いし、一方を先に形成した後に、他方が乗り上げるように形成しても良い。

以上の工程を経て、ＴＦＴからなる薄膜集積回路装置が完成する。なお、本実施例では、トップゲート構造としたが、ボトムゲート構造（逆スタガ構造）としてもよい。なお、ＴＦＴのような薄膜能動素子部（アクティブエレメント）の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料、配線材料が主として設けられているが、その領域は、薄膜集積回路装置全体の５０％以上、好ましくは７０〜９５％を占めていることが望ましい。これにより、ＩＤチップを曲げやすくし、ＩＤラベル等の完成品の取り扱いが容易となる。この場合、ＴＦＴ部を含むアクティブエレメントの島状半導体領域（アイランド）は、薄膜集積回路装置全体の１〜３０％、好ましくは、５〜１５％を占めているのがよい。

また、図２３（Ｄ）に示すように、薄膜集積回路装置におけるＴＦＴの半導体層から下部の保護膜までの距離（ｔ_under）と、半導体層から上部の層間膜（保護膜が形成されている場合にはその保護膜）までの距離（ｔ_over）が、等しく又は概略等しくなるように、上下の保護膜又は層間膜の厚さを調整するのが望ましい。このようにして、半導体層を薄膜集積回路装置の中央に配置せしめることで、半導体層への応力を緩和することができ、クラックの発生を防止することができる。

本実施例では本発明の半導体装置は、無線チップ、ＩＣカード、ＩＣタグ、ＩＤチップ、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ及び衣類に用いることができる。ここでは、ＩＣカード、ＩＤタグおよびＩＤチップなどの例について図１８を用いて説明する。

図１８（Ａ）はＩＣカードであり、個人の識別用のほかに内蔵されたメモリ回路が書き換え可能であることを利用して現金を使わずに代金の決済が可能なクレジットカード、あるいは電子マネーといったような使い方もできる。ＩＣカード２０００の中に本発明を用いた回路部２００１を組み込んでいる。

図１８（Ｂ）はＩＤタグであり、個人の識別用のほかに、小型化可能であることから特定の場所での入場管理などに用いることができる。ＩＤタグ２０１０の中に本発明を用いた回路部２０１１を組み込んでいる。

図１８（Ｃ）はスーパーマーケットなどの小売店で商品を扱う際の商品管理を行うためのＩＤチップ２０２２を商品２０２０に貼付した例である。本発明はＩＤチップ２０２２内の回路に適用される。このようにＩＤチップを用いることにより、在庫管理が容易になるだけではなく、万引きなどの被害を防ぐことも可能である。図面ではＩＤチップ２０２２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜２０２１を用いているが、ＩＤチップ２０２２を接着剤により直接貼付するような構造を取っていてもよい。また、商品に貼付する構造上、実施例４で挙げたフレキシブル基板を用いて作製すると好ましい。

図１８（Ｄ）は商品製造時に識別用のＩＤチップを組み込んだ例である。図面では例としてディスプレイの筐体２０３０にＩＤチップ２０３１を組み込まれている。本発明はＩＤチップ２０３１内の回路に適用される。このような構造を取ることにより製造元の識別、商品の流通管理などを容易に行うことができる。なお、図面ではディスプレイの筐体を例として取り上げているが、本発明はこれに限定されることはなく、さまざまな電子機器、物品に対して適用することが可能である。

図１８（Ｅ）は物品搬送用の荷札である。図面では荷札２０４０内にＩＤチップ２０４１が組み込まれている。本発明はＩＤチップ２０４１内の回路に適用される。このような構造を取ることにより搬送先の選別や商品の流通管理などを容易に行うことができる。なお、図面では物品を縛るひも状のものにくくりつけるような構造を取っているが、本発明はこれに限定されることはなく、シール材のようなものを用いて物品に直接貼付するような構造を取ってもよい。

図１８（Ｆ）は書籍２０５０にＩＤチップ２０５２が組み込まれたものである。本発明はＩＤチップ２０５２内の回路に適用される。このような構造を取ることにより書店における流通管理や図書館などでの貸し出し処理などを容易に行うことができる。図面ではＩＤチップ２０５２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜２０５１を用いているが、ＩＤチップ２０５２を接着剤により直接貼付するような構造を取る、または書籍２０５０の表紙に埋め込む構造を取っていてもよい。

図１８（Ｇ）は紙幣２０６０にＩＤチップ２０６１が組み込まれたものである。本発明はＩＤチップ２０６１内の回路に適用される。このような構造を取ることにより偽札の流通を阻止することが容易に行える。なお、紙幣の性質上ＩＤ２０６１チップが剥がれ落ちるのを防ぐために紙幣２０６０に埋め込むような構造を取るとより好ましい。本発明は紙幣に限らず、有価証券、パスポートなど紙を材質にしたものに適用可能である。

図１８（Ｈ）は靴２０７０にＩＤチップ２０７２が組み込まれたものである。本発明はＲＦＩＤチップ２０７２内の回路に適用される。このような構造を取ることにより製造元の識別、商品の流通管理などを容易に行うことができる。図面ではＩＤチップ２０７２が剥がれ落ちてしまうことを防ぐために接着を兼ねた保護膜２０７１を用いているが、ＩＤチップ２０７２を接着剤により直接貼付するような構造を取る、または靴２０７０に埋め込む構造を取っていてもよい。本発明は靴に限らず、バッグ、衣類など身に付けるものに適用可能である。

セキュリティ確保を目的として、多様な物品へＩＤチップを実装する場合を説明する。セキュリティ確保とは、盗難防止又は偽造防止の面から捉えることができる。

盗難防止の例として、バッグにＩＤチップを実装する場合を説明する。図２５に示すように、バッグ２５０１にＩＤチップ２５０２を実装する。例えば、バッグ２５０１の底又は側面の一部等にＩＤチップ２５０２を実装することができる。ＩＤチップ２５０２は非常に薄型で小さいため、バッグ２５０１のデザイン性を低下させずに実装することができる。加えてＩＤチップ２５０２は透光性を有し、盗難者はＩＤ２５０２チップが実装されているかを判断しにくい。そのため、盗難者によってＩＤチップ２５０２が取り外される恐れがない。

このようなＩＤチップ実装バッグが盗難された場合、例えばＧＰＳ（Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）を用いてバッグの現在位置に関する情報を得ることができる。なおＧＰＳとは、ＧＰＳ用の衛星から送られる信号をとらえてその時間差を求め、これをもとに測位するシステムである。

また盗難された物品以外にも忘れ物や落とし物を、ＧＰＳを用いて現在位置に関する情報を得ることができる。

またバッグ以外にも、自動車、自転車等の乗り物、時計やアクセサリーにＩＤチップを実装することができる。

次に偽造防止の例として、パスポートや免許証等にＩＤチップを実装する場合を説明する。

図２６（Ａ）に、ＩＤチップを実装したパスポート２６０１を示す。図２６（Ａ）ではＩＤチップ２６０２がパスポート２６０１の表紙に実装されているが、その他のページに実装してもよく、ＩＤチップ２６０２は透光性を有するため表面に実装してもよい。またＩＤチップ２６０２を表紙等の材料で挟み込むようにし、表紙の内部に実装することも可能である。

図２６（Ｂ）には、ＩＤチップを実装した免許証２６０３を示す。図２６（Ｂ）では、ＩＤチップ２６０４が免許証２６０３の内部に実装されている。またＩＤチップ２６０４は透光性を有するため、免許証２６０３の印刷面上に設けてもかまわない。例えば。ＩＤチップ２６０４は免許証２６０３の印字面上に実装し、ラミネートで覆うことができる。またＩＤチップ２６０４を免許証２６０３の材料で挟み込むようにし、内部に実装することも可能である。

以上のような物品にＩＤチップを実装することにより、偽造を防止することができる。また上述したバッグにＩＤチップを実装し、偽造を防止することもできる。加えて非常に薄型で小さいＩＤチップを用いるため、パスポートや免許証等のデザイン性を損ねることがない。さらにＩＤチップは透光性を有するため、表面に実装してもかまわない。

またＩＤチップにより、パスポートや免許証等の管理を簡便に行うことができる。さらにパスポートや免許証等に直接情報を記入することなく、ＩＤチップに保存することができるため、プライバシーを守ることができる。

安全管理を行うため、食料品等の商品へＩＤチップを実装する場合を図２７を用いて説明する。
ＩＤチップ２７０３を実装したラベル２７０２と、当該ラベル２７０２が貼られた肉のパック２７０１を示す。ＩＤチップ２７０３はラベル２７０２の表面に実装していてもよいし、ラベル２７０２内部に実装してもよい。また野菜等の生鮮食品の場合、生鮮食品を覆うラップにＩＤチップを実装してもよい。

ＩＤチップ２７０３には、商品の生産地、生産者、加工年月日、賞味期限等の商品に関する基本事項、さらには商品を用いた調理例等の応用事項を記録することができる。このような基本事項は、書き換える必要がないためＭＲＯＭ等の書き換え不能なメモリを用いて記録するとよい。またこのような応用事項は、ＥＥＰＲＯＭ等の書き換え、消去可能なメモリを用いて記録するとよい。

また食料品の安全管理を行うためには、加工前の動植物の状態を知り得ることが重要である。そのため、動植物内にＩＤチップを埋め込み、リーダ装置によって動植物に関する情報を取得するとよい。動植物に関する情報とは、飼育地、飼料、飼育者、伝染病の感染の有無等である。

またＩＤチップに、商品の値段が記録されていれば、従来のバーコードを用いる方式よりも、簡便、短時間に商品の精算を行うことが可能となる。すなわち、ＩＤチップが実装された複数の商品を一挙に精算することができる。但し、このように複数のＩＤチップを読み取る場合、アンチコリジョン機能をリーダ装置に搭載する必要がある。

さらにＩＤチップの通信距離によっては、レジスタと商品との距離が遠くても、商品の精算を可能とすることができる。またＩＤチップは万引き防止にも役立つ。

さらにＩＤチップは、バーコード、磁気テープ等のその他の情報媒体と併用することもできる。例えば、ＩＤチップには書き換え不要な基本事項を記録し、バーコードには更新すべき情報、例えば値引き価格や特価情報を記録するとよい。バーコードはＩＤチップと異なり、情報の修正を簡便に行うことができるからである。

このようにＩＤチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。

物流管理を行うため、ビール瓶等の商品へＩＤチップを実装する場合を説明する。図２８（Ａ）に示すように、ビール瓶にＩＤチップ２８０２を実装する。例えば、ラベル２８０１を用いてＩＤチップ２８０２を実装することができる。

ＩＤチップ２８０２には、製造日、製造場所、使用材料等の基本事項を記録する。このような基本事項は、書き換える必要がないためＭＲＯＭ等の書き換え不能なメモリを用いて記録するとよい。加えてＩＤチップには、各ビール瓶の配送先、配送日時等の個別事項を記録する。例えば、図２８（Ｂ）に示すように、各ビール瓶２８０３がベルトコンベア２８０６により流れ、ライタ装置２８０５を通過するときに、ラベル２８０４に内蔵されたＩＤチップ２８０７に各配送先、配送日時を記録することができる。このような個別事項は、ＥＥＰＲＯＭ等の書き換え、消去可能なメモリを用いて記録するとよい。

また配達先から購入された商品情報がネットワークを通じて物流管理センターへ送信されると、この商品情報に基づき、ライタ装置又は当該ライタ装置を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、ＩＤチップへ記録するようなシステムを構築するとよい。

また配達はケース毎に行われるため、ケース毎、又は複数のケース毎にＩＤチップを実装し、個別事項を記録することもできる。

このような複数の配達先が記録されうる飲料品は、ＩＤチップを実装することにより、手作業で行う入力にかかる時間を削減でき、それに起因した入力ミスを低減することができる。加えて物流管理の分野において最もコストのかかる人件費用を削減することができる。従って、ＩＤチップを実装したことにより、ミスの少ない、低コストな物流管理を行うことができる。

さらに配達先において、ビールに合う食料品や、ビールを使った料理法等の応用事項を記録してもよい。その結果、食料品等の宣伝を兼ねることができ、消費者の購買意欲を高めることができる。このような応用事項は、ＥＥＲＯＭ等の書き換え、消去可能なメモリを用いて記録するとよい。このようにＩＤチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。

製造管理を行うため、ＩＤチップを実装した製造品と、当該ＩＤチップの情報に基づき制御される製造装置（製造ロボット）について説明する。

現在、オリジナル商品を生産する場面が多くみられ、このような場合、生産ラインでは当該商品のオリジナル情報に基づくように生産する。例えば、ドアの塗装色を自由に選択することができる自動車の生産ラインにおいては、自動車の一部にＩＤチップを実装し、当該ＩＤチップからの情報に基づき、塗装装置を制御する。そしてオリジナルな自動車を生産することができる。
ＩＤチップを実装する結果、事前に生産ラインに投入される自動車の順序や同色を有する数を調整する必要がない。強いては、自動車の順序や数、それに合わせるように塗装装置を制御するプログラムを設定しなくてすむ。すなわち製造装置は、自動車に実装されたＩＤチップの情報に基づき、個別に動作することができる。

このようにＩＤチップはさまざまな場所で使用することができる。そしてＩＤチップに記録された情報により、製造に関する固有情報を得ることができ、当該情報に基づき製造装置を制御することができる。

次に、本発明のＩＤチップを用いたＩＣカードを、電子マネーとして利用する形態について説明する。図２９に、ＩＣカード２９０１を用いて、決済を行っている様子を示す。ＩＣカード２９０１は、本発明のＩＤチップ２９０２を有している。ＩＣカード２９０１の利用の際には、レジスタ２９０３、リーダ／ライタ２９０４を用いる。ＩＤチップ２９０２には、ＩＣカード２９０１に入金されている金額の情報が保持されており、リーダ／ライタ２９０４はその金額の情報を非接触で読み取り、レジスタ２９０３に送信することができる。レジスタ２９０３では、ＩＣカード２９０１に入金されている金額が、決済する金額以上であることを確認し、決済を行う。そしてリーダ／ライタ２９０４に決済後の残額の情報を送信する。リーダ／ライタ２９０４はその残額の情報を、ＩＣカード２９０１のＩＤチップ２９０２に書き込むことができる。

なおリーダ／ライタ２９０４に、暗証番号などを入力することができるキー２９０５を付加し、第三者によってＩＣカード２９０１を用いた決済が無断で行われるのを制限できるようにしても良い。
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。

以上の様に、本発明の適用範囲は極めて広く、あらゆる物品の個体認識用のチップとして適用することが可能である。また、本実施例は実施形態、実施例１〜８のどのような組み合わせからなる構成を用いても実現することができる。

本発明の半導体装置の構成を示すブロック図。 従来の半導体装置の構成を示すブロック図。 従来の半導体装置の構成を示すブロック図。 ＲＦタグシステムの概要を示す図。 ２Ｔ２Ｃ方式のＦｅＲＡＭの回路構成を示す図。 ＦｅＲＡＭの構成を示す図。 １Ｔ１Ｃ方式のＦｅＲＡＭの回路構成を示す図。 強誘電体材料のヒステリシスを示す図。 本発明の論理回路のブロック図。 本発明のアンテナの実施例を示す図。 本発明のアンテナの実施例を示す図。 メモリ回路に記憶されるデータの例を示す図。 本発明の論理回路のブロック図。 本発明の作製工程を示す断面図。 本発明の作製工程を示す断面図。 本発明の作製工程を示す断面図。 本発明の作製工程を示す断面図。 本発明の応用例を示す図。 本発明におけるＴＦＴの配置を示す図。 本発明の安定化電源回路の例を示す図。 本発明の半導体装置と保護層を組み合わせた図。 本発明の作製工程を示す断面図。 本発明の作製工程を示す断面図。 本発明の作製工程を示す断面図。 本発明を用いたバッグを示す図。 本発明を用いた証明書を示す図。 本発明を用いた食料品管理を説明する図。 本発明を用いた物流管理を説明する図。 本発明を用いたＩＣカード決済を説明する図。

符号の説明

２１ 接続配線、５１ 配線、５３ 層間膜、５４ 保護膜、５５ 保護膜、５６ ゲート電極、５７ 島状半導体膜、５８ ゲート絶縁膜、６０ 基板、６１ 剥離層、６２ レジスト、６３ レジスト、６４ 不純物元素、６５ 低濃度不純物領域、６６ レジスト、６７ 不純物元素、６８ 高濃度不純物領域、６９ ｎ型ＴＦＴ、７０ ｐ型ＴＦＴ、７１ ｎ型ＴＦＴ、７２ ｐ型ＴＦＴ、７３ ＣＰＵ、７４ メモリ、７５ 絶縁膜、７６ サイドウォール、７７ レジスト、７８ 不純物元素、７９ 高濃度不純物領域、８０ 端子部。
１００ 半導体装置、１０１ アンテナ回路、１０２ 整流回路、１０３ 安定化電源回路、１０４ 変調回路、１０５ アンプ、１０６ 論理回路、１０７ 復調回路、１０８ アンプ、１０９ 論理回路、１１０ ＦｅＲＡＭコントロール回路、１１１ ＦｅＲＡＭ回路。
２００ 半導体装置、２０１ アンテナ回路、２０２ 整流回路、２０３ 安定化電源回路、２０４ 変調回路、２０５ アンプ、２０６ 論理回路、２０７ 復調回路、２０８ アンプ、２０９ 論理回路、２１０ メモリコントロール回路、２１１ メモリ回路。
３０１ アンテナ、３０２ 同調容量、３０３、３０４ ダイオード、３０５ 平滑容量。
４０１ ＩＤチップ、４０２ アンテナユニット、４０３ 質問器、４０４ バッグ。
５００ メモリセル、５０１ ビット線デコーダー、５０２ ワード線デコーダー、５０３ プレート線デコーダー、５０４ プリチャージ回路、５０５〜５１２ ｎ型メモリトランジスタ（トランジスタ）、５１３〜５２０ 強誘電体容量素子、５２１〜５２４ ビット線、５２５、５２６ ワード線、５２７、５２８ プレート線、５２９、５３０ センスアンプ、５３１、５３２ センスアンプ選択スイッチ、５３３〜５３６ プリチャージスイッチ、５３７〜５４０ ビット線選択スイッチ、５４１、５４２ 入力端子、５４３ 出力端子。
７００ メモリセル、７０１ ビット線デコーダー、７０２ ワード線デコーダー、７０３ プレート線デコーダー、７０４ プリチャージ回路、７０５〜７０８ ｎ型メモリトランジスタ（トランジスタ）、７０９〜７１２ 強誘電体容量素子、７１３、７１４ ビット線、７１５、７１６ ワード線、７１７、７１８ プレート線、７１９、７２０ センスアンプ、７２１、７２２ センスアンプ選択スイッチ、７２３、７２４ プリチャージスイッチ、７２５、７２６ ビット線選択スイッチ、７２７ 入力端子、７２８ 出力端子。
９０１ デコード回路、９０２ ディレイ回路、９０３ スイッチ、９０４ １ビットＦｅＲＡＭ回路。
１０００ 基板、１００１ アンテナ、１００２ 回路、１００３ 基板、１００４ アンテナ、１００５ 回路、１００６ 基板、１００７ アンテナ、１００８ 回路、１００９ 基板、１０１０ アンテナ、１０１１ 回路、１０１２ 基板、１０１３ アンテナ、１０１４ 回路、１１００ 上部基板、１１０１ アンテナ配線。
１３０１ デコード回路、１３０２ ディレイ回路、１３０３ スイッチ、１３０４ 揮発性メモリ回路。
２０００ ＩＣカード、２００１ 回路部、２０１０ ＩＤタグ、２０１１ 回路部、２０２０ 商品、２０２１ 保護膜、２０２２ ＩＤチップ、２０３０ 筐体、２０３１ ＩＤチップ、２０４０ 荷札、２０４１ ＩＤチップ、２０５０ 書籍、２０５１ 保護膜、２０５２ ＩＤチップ、２０６０ 紙幣、２０６１ ＩＤチップ、２０７０ 靴、２０７１ 保護膜、２０７２ ＩＤチップ。
２２０１ 抵抗、２２０２ トランジスタ、２２０３ トランジスタ、２２０４ 電流供給用抵抗、２２０５〜２２０９ トランジスタ、２２１０ 抵抗。
２３０１ フレキシブル保護層（保護層）、２３０２ ＩＤチップ、２３０３ フレキシブル保護層（保護層）、２３０４ アンテナ、
２５０１ バッグ、２５０２ ＩＤチップ。
２６０１ パスポート、２６０２ ＩＤチップ、２６０３ 免許証、２６０４ ＩＤチップ。
２７０１ パック、２７０２ ラベル、２７０３ ＩＤチップ。
２８０１ ラベル、２８０２ ＩＤチップ、２８０３ ビール瓶、２８０４ ラベル、２８０５ ライタ装置、２８０６ ベルトコンベア、２８０７ ＩＤチップ。
２９０１ ＩＣカード、２９０２ ＩＤチップ、２９０３ レジスタ、２９０４ リーダ／ライタ、２９０５ キー。

Claims (14)

1. 絶縁基板上に変調回路と、復調回路と、論理回路と、メモリ回路と、アンテナ回路とを有し、
   前記変調回路及び前記復調回路は前記アンテナ回路に電気的に接続し、
   前記復調回路は前記論理回路に接続し、
   前記メモリ回路は前記論理回路の出力信号を記憶する手段を有し、
   前記メモリ回路は強誘電体容量素子を有する回路であり、
   前記メモリ回路は１回のみの書き込みが可能である制御回路を有することを特徴とする半導体装置。
2. 絶縁基板上に変調回路と、復調回路と、論理回路と、メモリ回路と、アンテナ回路とを有し、
   前記変調回路および前記復調回路は前記アンテナ回路に電気的に接続し、
   前記復調回路は前記論理回路に接続し、
   前記メモリ回路は前記論理回路の出力信号を記憶する手段を有し、
   前記メモリ回路は強誘電体容量素子を有する回路であり、
   前記論理回路は前記メモリ回路に記憶するデータによって、前記メモリ回路の書き込みの可否を制御する手段を有することを特徴とする半導体装置。
3. 請求項１又は請求項２において、前記メモリ回路を構成するメモリセルは２つのトランジスタと２つの強誘電体容量素子を有することを特徴とする半導体装置。
4. 請求項１又は請求項２において、前記メモリ回路を構成するメモリセルは１つのトランジスタと１つの強誘電体容量素子を有することを特徴とする半導体装置。
5. 請求項１乃至請求項４に記載のいずれか一項において、前記変調回路と、前記復調回路と、前記論理回路と、前記メモリ回路とのうち、少なくとも一つは薄膜トランジスタで構成することを特徴とした半導体装置。
6. 請求項１乃至請求項５に記載のいずれか一項において、前記アンテナ回路と、前記変調回路と、前記復調回路と、前記論理回路と、前記メモリ回路とは、同一の絶縁基板上に設けられることを特徴とした半導体装置。
7. 請求項１乃至請求項６に記載のいずれか一項において、前記変調回路と、前記復調回路と、前記論理回路と、前記メモリ回路とは、同一の絶縁基板上に一体形成され、前記アンテナ回路は別の絶縁基板上に設けられることを特徴とした半導体装置。
8. 請求項６又は請求項７において、前記絶縁基板はガラスであることを特徴とする半導体装置。
9. 請求項６又は請求項７において、前記絶縁基板はプラスチックであることを特徴とする半導体装置。
10. 請求項６又は請求項７において、前記絶縁基板はフィルム状の絶縁体であることを特徴とする半導体装置。
11. 請求項１乃至請求項１０に記載のいずれか一項において、前記アンテナ回路は、前記変調回路と、前記復調回路と、前記論理回路と、前記メモリ回路とのうち少なくとも一つの上方に設けられることを特徴とした半導体装置。
12. 請求項１乃至請求項１１のいずれか一項において、前記アンテナ回路に入力する信号は無線信号であることを特徴とした半導体装置。
13. 請求項１乃至請求項１２のいずれか一項に記載された半導体装置を有する無線チップ、ＩＣカード、ＩＣタグ、トランスポンダ、紙幣、有価証券、パスポート、バッグ、衣類。
14. 請求項１乃至請求項１２のいずれか一項に記載された半導体装置を有する電子機器。
    

Images