CN108183107A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的实施例提供了一种半导体器件，包括存储器电路和逻辑电路。存储器电路包括字线、位线、公共线和具有连接至字线的栅极、连接至位线的漏极和连接至公共线的源极的存储器晶体管。逻辑电路包括具有栅极、漏极和源极的场效应晶体管(FET)。存储器晶体管具有形成在栅极介电层上的栅电极层，并且栅极介电层包括第一绝缘层和第一铁电(FE)材料层。FET具有形成在栅极介电层上的栅电极层，以及栅极介电层包括第二绝缘层和第二FE材料层。本发明的实施例还提供了形成该半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体集成电路，更具体地，涉及具有在一个芯片内的铁电存储器电路和逻辑电路的半导体器件及其制造工艺。
背景技术
随着半导体产业已经进入纳米级技术工艺节点以追求更高的器件密度，更高的性能和更低的成本，因此期望将具有各个功能的逻辑电路与非易失性存储器电路结合且合并在一个芯片内。作为非易失性存储器单元，铁电随机存取存储器(FERAM)提供高密度、低功耗、高速度和低制造成本。FERAM与静态随机存取存储器(SRAM)和/或动态随机存取存储器(DRAM)相比的一个优势是其显著的更小的尺寸(SRAM单元的尺寸的约三分之一至约四分之一)。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：存储器电路，包括：字线；位线；公共线；和存储器晶体管，具有连接至所述字线的栅极、连接至所述位线的漏极以及连接至所述公共线的源极；以及逻辑电路，包括：场效应晶体管(FET)，具有栅极、漏极和源极，其中：所述存储器晶体管的所述栅极具有形成在栅极介电层上的栅电极层，所述栅极介电层包括第一绝缘层和第一铁电(FE)材料层，以及所述场效应晶体管的所述栅极具有形成在栅极介电层上的栅电极层，所述栅极介电层包括第二绝缘层和第二铁电材料层。
根据本发明的另一个方面，提供了一种用于制造包括存储器电路和逻辑电路的半导体器件的方法，所述方法包括：在衬底中形成隔离区以限定存储器区和逻辑区；在所述存储器区和所述逻辑区上方形成绝缘层；减小所述存储器区的所述绝缘层的厚度；在所述存储器区的减小厚度的所述绝缘层和所述逻辑区的所述绝缘层上方形成铁电(FE)材料层；在所述铁电材料层上方形成导电材料层；图案化所述导电材料层和所述铁电材料层；形成侧壁间隔件层；通过使用栅极替代技术来形成金属栅极结构，从而在所述存储器区中形成存储器栅极结构，并且在所述逻辑区中形成逻辑栅极结构。
根据本发明的又一个方面，提供了一种制造包括存储器电路和逻辑电路的半导体器件的方法，所述方法包括：在衬底中形成隔离区以限定存储器区和逻辑区；在所述存储器区和所述逻辑区上方形成绝缘层；减小所述逻辑区的所述绝缘层的厚度；在所述存储器区的所述绝缘层和所述逻辑区的减小厚度的所述绝缘层上方形成铁电(FE)材料层；在所述铁电材料层上方形成导电材料层；图案化所述导电材料层和所述铁电材料层；形成侧壁间隔件层；通过使用栅极替代技术来形成金属栅极结构，从而在所述存储器区中形成存储器栅极结构，并且在所述逻辑区中形成逻辑栅极结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A示出FERAM单元的示例性电路图，以及图1B示出根据本发明的一个实施例的FERAM单元的示例性截面图。
图2A示出互补金属氧化物半导体(CMOS)反相器电路的示例性电路布局，以及图2B示出根据本发明的一个实施例的CMOS反相器的一个场效应晶体管(FET)的示例性截面图。
图3至图7B示出根据本发明的一个实施例的用于制造具有FERAM电路和逻辑电路的半导体器件的顺序工艺的示例性截面图。
图8至图12B示出根据本发明的另一实施例的用于制造具有FERAM电路和逻辑电路的半导体器件的顺序工艺的示例性截面图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简明和清楚，各个部件可任意地以不同比例绘制。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由...制成”可能意味着“包括”或“由...组成”。
在本实施例中，半导体器件包括非易失性存储器(NVM)单元，特别是铁电(FE)存储器单元和逻辑电路。在本发明中，采用1-晶体管(1T)型FERAM。图1A示出1T型FERAM单元的示例性电路图，以及图1B示出根据本发明的一个实施例的1T型FERAM单元的示例性截面图。1T型FERAM还被称为铁电浮置栅极随机存取存储器(FFRAM)。
如图1A所示，FERAM电路的一个单元包括字线WL、位线BL、公共线SL以及具有连接至字线的栅极、连接至位线的漏极和连接至公共线的源极的存储器晶体管MT。
在图1B中，在由绝缘隔离区112(还称为浅沟槽隔离(STI))围绕的有源区上形成存储器晶体管MT，其中，绝缘隔离区112形成在衬底110上。存储晶体管MT包括在衬底110的沟道区上依次堆叠的绝缘层130、铁电(FE)材料层140、中间导电层150和栅电极160。绝缘层130和铁电(FE)材料层140的组合可以称为栅极介电层。衬底110可以是Si、SiGe、SiC或III-V族半导体。在本实施例中，使用Si衬底。还在衬底100的表面中形成具有轻掺杂的漏极(LDD)结构的源极/漏极区120。层间介电层(ILD)层115覆盖存储器晶体管MT，并且接触件180穿过ILD层115。接触件180将漏极连接至金属线190(位线)，并且将源极连接至另一金属线191(公共线SL)。应当理解，源极和漏极可以是可互换的，并且这些术语可以仅用于区分彼此。
铁电材料具有施加的电场与存储的电荷之间非线性关系。特别地，铁电特性具有磁滞回路(hysteresis loop)的形式，其中，该磁滞回路在形状上与铁磁材料的磁滞回路非常类似。在铁电材料的晶体结构中形成半永久电偶极子(semi-permanent electricdipoles)。当对整个电介质施加外部电场时，偶极子倾向于将它们自身与电场方向对准，其中，该偶极子由晶体结构中的原子位置的小偏移和电子电荷分布中的偏移产生。在去除电荷之后，偶极子保持其极化状态。在1T型FERAM中，保持的极化状态影响FET的阈值电压Vt，并且当施加电压时，电流值根据保持的极化状态而改变，从而存储/读取二进制“0”和“1”数据。
在本实施例中，FE材料包括Pb3Ge5O11(PGO)、锆钛酸铅(PZT)、SrBi2Ta2O9(SBT或SBTO)、SrB4O7(SBO)、SraBibTacNbdOx(SBTN)、SrTiO3(STO)、BaTiO3(BTO)、(BixLay)Ti3O12(BLT)、LaNiO3(LNO)、YMnO3、ZrO2、硅酸锆、ZrAlSiO，HfO2，硅酸铪、HfAlO，LaAlO、氧化镧、掺杂有Si的HfO2以及Ta2O5在的一个或多个。在一些实施例中，FE材料层140的厚度在约1nm至约300nm的范围内，并且在其他实施例中，该厚度在约10nm至约100nm的范围内。
绝缘层130由一层或多层绝缘材料(诸如SiO2、SiN和SiON)制成。
栅电极160通过栅极替代操作形成，并且包括一个或多个功函调整层160A和一个或多个主体金属层160B。功函调整层160A由导电材料(诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、TiAlC的单层，或者这些材料的两种或多种的多层)制成。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种可用作功函调整层，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种可用作功函调整层。
主体层160B包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。
中间导电层150是一层或多层导电材料，诸如TiN、Ti、TaN和/或W。在一些实施例中，中间导电层150的厚度在约1nm至约300nm的范围内，而在其他实施例中，该厚度在约10nm至约100nm的范围内。
存储器晶体管MT还包括由一层或多层绝缘材料(诸如SiO2、SiN和SiON)制成的侧壁间隔件170。ILD层115包括通过化学汽相沉积(CVD)形成的一层或多层的硅基绝缘材料(诸如SiO2、SiN、SiOC、SiCN、SiOCN或SiON)。在一些实施例中，ILD层115的厚度在约300nm至约1000nm的范围内。接触件180由一层或多层诸如TiN、TaN、Ti、W、Co、Ni、Cu、Al和硅化物的导电材料制成。金属线190、191由一层或多层诸如TiN、TaN、Ti、W、Co、Ni、Cu和Al的导电材料制成。
如图1B和图2B所示，功函调整层160A和165A具有U形截面。中间导电层150、155不具有U形。
在本实施例中，逻辑电路与FE存储器电路形成在同一半导体芯片上。逻辑电路包括诸如反相器、AND电路、NAND电路、OR电路和NOR电路的基本逻辑电路，其中，每个逻辑电路均由CMOS FET构成。在一些实施例中，逻辑电路是FERAM的字线驱动器、感测放大器或其他外围电路的一种或多种。在本实施例中，逻辑电路包括具有作为栅极绝缘层的FE材料层的FET。
图2A示出互补金属氧化物半导体(CMOS)反相器电路的示例性电路布局，以及图2B示出根据本发明的一个实施例的CMOS反相器的一个场效应晶体管(FET)的对应于图2A的线X1-X1的示例性截面图。可以在图2A和图2B所示的逻辑电路中使用与图1B所示的FERAM相同或类似的配置、材料、尺寸和结构，因此省略其详细说明。
在本实施例中，作为逻辑电路的一个实例，使用CMOS反相器。
如图2A所示，在衬底中形成具有不同极性的两个阱WEL1和WEL2。在本实施例中，阱WEL1是n阱，而阱WEL2是p阱。在n阱WEL1中形成p型有源区SD1，并且在p阱WEL2中形成n型有源区SD2。第一电源线PL1通过接触件CH1电连接至漏极区，以及第二电源线PL2通过接触件CH2电连接至漏极区。在本实施例中，第一电源线PL1连接至Vdd，以及第二电源线PL2连接至Vss。在有源区SD1和SD2上方设置公共栅极GT。金属线ML是CMOS反相器的输出端，并且通过接触件CH3和CH4电连接至源极区。
在图2B的截面图中，在由绝缘隔离区112围绕的有源区上形成FET，其中，绝缘隔离区112形成在衬底110上。FET包括在衬底110的沟道区上依次堆叠的绝缘层135、FE材料层145、中间导电层155和栅电极165。绝缘层135和FE材料层145的组合可以称为栅极介电层。在衬底100的表面中还形成具有LDD结构的源极/漏极区125。层间介电(ILD)层115覆盖FET，并且接触件185穿过ILD层115。接触件185将漏极连接至金属线195(第一电源线PL1)并且将源极连接至另一个金属线196(输出金属线ML)。
绝缘层135由一层或多层诸如SiO2、SiN和SiON的绝缘材料制成。
栅电极165包括一个或多个功函调整层165A和一个或多个主体金属层165B。功函调整层165A由导电材料(诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、TiAlC的单层或这些材料中的两种或多种的多层)制成。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中一种或多种用作功函调整层。
主体层165B包括一层或多层的导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。
中间导电层155是一层或多层诸如TiN、Ti、TaN和/或W的导电材料。在一些实施例中，中间导电层155的厚度在约1nm至约300nm的范围内，并且在其他实施例中，该厚度在约10nm至约100nm的范围内。
FET还包括由一层或多层绝缘材料(诸如SiO2、SiN和SiON)制成的侧壁间隔件175。ILD层115包括通过化学汽相沉积(CVD)形成的一层或多层硅基绝缘材料(诸如SiO2、SiN、SiOC、SiCN、SiOCN或SiON)。在一些实施例中，ILD层115的厚度在约300nm至约1000nm的范围内。接触件185由一层或多层导电材料(诸如TiN、TaN、Ti、W、Co、Ni、Cu、Al和硅化物)制成。金属线195、196由一层或多层导电材料(诸如TiN、TaN、Ti、W、Co、Ni、Cu和Al)制成。
FE材料层145具有与图1B所示的FERAM的存储器晶体管MT的FE材料层140相同的配置(相同的材料和相同的厚度)。这里，“相同”表示FE材料层140和145是通过相同的工艺同时形成的，并且允许由工艺变化而导致的变化。例如，FE材料层140和145的厚度最多可以变化约5％。
相反，绝缘层135的厚度不同于存储器晶体管MT的绝缘层130的厚度。在一个实施例中，存储器晶体管MT的绝缘层130的厚度大于FET的绝缘层135的厚度。在这种情况下，FERAM电路区的工作电压(Vgs)高于逻辑电路区的工作电压。在一些实施例中，存储器晶体管MT的绝缘层130的厚度在约3nm至约15nm的范围内，并且FET的绝缘层135的厚度在约1nm至约5nm的范围内。在其他实施例中，存储器晶体管MT的绝缘层130的厚度在约3nm至约9nm的范围内，并且FET的绝缘层135的厚度在约1nm至约3nm的范围内。
在另一实施例中，存储器晶体管MT的绝缘层130的厚度小于FET的绝缘层135的厚度。在这种情况下，FERAM电路区的工作电压(Vgs)小于逻辑电路区的工作电压。在一些实施例中，存储器晶体管MT的绝缘层130的厚度从在约1nm至约5nm的范围内，并且FET的绝缘层135的厚度从在约3nm至约15nm的范围内。在其他实施例中，存储器晶体管MT的绝缘层130的厚度在约1nm至约3nm的范围内，并且FET的绝缘层135的厚度在约3nm至约9nm的范围内。
图3至图7B示出了根据本发明的一个实施例的用于制造具有FERAM电路和逻辑电路的半导体器件的顺序工艺的示例性截面图。应当理解，可以在图3至图7B所示的工艺之前、期间和之后提供额外的操作，并且对于本方法的额外的实施例，可以替代或消除下面描述的一些操作。可以互换操作的顺序。
如图3所示，在FERAM电路区MA和逻辑电路区LA中的衬底10中形成隔离绝缘层12，也被称为浅沟槽隔离(STI)。为了形成隔离绝缘层12，在衬底10上形成包括氧化硅层和氮化硅层的掩模层，并且通过光刻和蚀刻操作来图案化掩模层。然后，通过使用图案化的掩模层作为蚀刻掩模，对衬底10进行沟槽蚀刻以形成沟槽。在一些实施例中，沟槽的深度在约100nm至约1μm的范围内。
用绝缘(介电)材料填充沟槽，然后实施诸如化学机械抛光(CMP)或回蚀工艺的平坦化操作，以去除绝缘材料层的上部，由此形成隔离层12。在平面图中，由STI围绕或分离的未被蚀刻的衬底是有源区，在该有源区上方形成晶体管或其他半导体器件。
如图3所示，在形成隔离层12之后，在FERAM单元区MA和逻辑电路区LA上方形成绝缘层29。绝缘层29是SiO2、SiN和SiON中的一种或多种。可以通过热氧化、热氮化、CVD或原子层沉积(ALD)来形成氧化硅、氮化硅和/或氮氧化硅。可以通过CVD或ALD形成氧化铪。在一些实施例中，沉积的绝缘层29的厚度在约3nm至约15nm的范围内，并且在其他实施例中，该厚度在约3nm至约9nm的范围内。在特定实施例中，通过热氧化形成厚度为约2nm至15nm的SiO2层，并且所形成的SiO2经受热或等离子体氮化以形成SiON层。
在形成绝缘层29之后，保护层27覆盖逻辑电路区LA。保护层可以是光刻胶、氧化硅或氮化硅。
在一些实施例中，如图4所示，在覆盖逻辑电路区LA的同时，蚀刻FERAM电路区MA中的绝缘层29以将厚度减小至约1nm至约5nm或约1nm至约3nm的范围内，由此形成减小的绝缘层31。可以通过使用干蚀刻和/或湿蚀刻来蚀刻绝缘层29。在特定实施例中，使用原子层蚀刻(ALE)来精确地控制较薄的绝缘层31的剩余厚度。
在一些实施例中，完全去除FERAM电路区MA中的绝缘层29，并且新形成具有期望厚度的绝缘层31。
随后，如图5所示，在FERAM电路区MA中的绝缘层31和逻辑电路区LA中的绝缘层29上方形成FE材料层39。可以通过CVD、金属-有机化学汽相沉积(MOCVD)、ALD、化学溶液沉积(CSD)和/或包括溅射的物理汽相沉积(PVD)形成FE材料层39。在一些实施例中，FE材料层39的厚度在约1nm至约300nm的范围内，而在其他实施例中，该厚度在约10nm至约100nm的范围内。
如图5所示，在形成FE材料层39之后，在FE材料层39上方形成导电材料层49，并且在导电材料层49上方形成伪层59，如图6所示。导电材料层49是例如TiN、TaN、Ti和/或W。在一些实施例中，导电材料层49的厚度在约1nm至约300nm的范围内，并且在其他实施例中，该厚度在约10nm至约100nm的范围内。伪层59由多晶硅或非晶硅制成。
随后，伪栅极层60、65通过以下步骤形成：图案化伪层59、导电材料层49、FE材料层39、绝缘层29、31；实施诸如离子注入的掺杂操作以形成源极/漏极区和LDD结构；并且形成侧壁间隔件70和75，以获得图7A所示的结构。如果采用先栅极操作，则伪栅极层60、65不是伪的，而是成为栅电极。
在形成图7A的结构之后，形成层间介电层15，并且实施栅极替代操作以用一层或多层导电材料替代伪栅极层60、65。在形成层间介电层15之后，实施诸如化学机械抛光(CMP)的平坦化操作以暴露伪层60、65，然后去除伪层60、65，以形成栅极开口。随后，在栅极开口中形成一层或多层功函材料62和67，从而使得功函调整层具有U形截面。然后，用金属材料64、69填充剩余的栅极开口，并且实施CMP，从而获得金属栅极结构，如图7B所示。在一些实施例中，FERAM电路区MA中的存储器晶体管的栅电极层62、64的厚度不同于(例如，小于)逻辑电路区LA中的FET的栅电极层67、69的厚度。
在形成金属栅极结构之后，实施进一步的FERAM和CMOS工艺以形成诸如接触件/通孔、金属层、介电层、钝化层等的各个部件。
图8至图12B示出根据本发明的另一实施例的用于制造具有FERAM电路和逻辑电路的半导体器件的顺序工艺的示例性截面图。应当理解，可以在图8至图12B所示的工艺之前、期间和之后提供额外的操作，并且对于本方法的额外的实施例，可以替代或消除下面描述的一些操作。可以互换操作的顺序。
如图8所示，在FERAM电路区MA和逻辑电路区LA中的衬底10中形成隔离绝缘层12，也被称为浅沟槽隔离(STI)。为了形成隔离绝缘层12，在衬底10上形成包括氧化硅层和氮化硅层的掩模层，并且通过光刻和蚀刻操作图案化掩模层。然后，通过使用图案化的掩模层作为蚀刻掩模，对衬底10进行沟槽蚀刻以形成沟槽。在一些实施例中，沟槽的深度在约100nm至约1μm的范围内。
用绝缘(介电)材料填充沟槽，然后实施诸如CMP或回蚀工艺的平坦化操作，以去除绝缘材料层的上部，由此形成隔离层12。在平面图中，未被蚀刻且由STI围绕或分离的衬底是有源区，其中，在有源区上方形成晶体管或其他半导体器件。
如图8所示，在形成隔离层12之后，在FERAM单元区MA和逻辑电路区LA上方形成绝缘层29。绝缘层29是SiO2、SiN和SiON中的一种或多种。可以通过热氧化、热氮化、CVD或原子层沉积(ALD)形成氧化硅、氮化硅和/或氮氧化硅。可以通过CVD或ALD形成氧化铪。在一些实施例中，沉积的绝缘层29的厚度在约3nm至约15nm的范围内，并且在其他实施例中，该厚度在约3nm至约9nm的范围内。在特定实施例中，通过热氧化形成厚度为约2nm至15nm的SiO2层，所形成的SiO2经受热或等离子体氮化以形成SiON层。
在形成绝缘层29之后，保护层28覆盖FERAM电路区MA。保护层可以是光刻胶、氧化硅或氮化硅。
在一些实施例中，如图9所示，在覆盖FERAM电路区MA的同时，蚀刻逻辑电路区LA中的绝缘层29以将厚度减小至约1nm至约5nm或从约1nm至约3nm的范围内，由此形成减小的绝缘层32。可以通过使用干蚀刻和/或湿蚀刻来蚀刻绝缘层29。在特定实施例中，使用原子层蚀刻(ALE)来精确控制减小的绝缘层32的剩余厚度。
在一些实施例中，完全去除逻辑电路区LA中的绝缘层29，并且新形成具有期望的厚度的绝缘层32。
随后，如图10所示，在FERAM电路区MA中的绝缘层29和逻辑电路区LA中的绝缘层32上方形成FE材料层39。可以通过CVD、金属有机化学汽相沉积(MOCVD)、ALD、化学溶液沉积(CSD)和/或包括溅射的物理汽相沉积(PVD)形成FE材料层39。在一些实施例中，FE材料层39的厚度在约1nm至约300nm的范围内，而在其他实施例中，该厚度在约10nm至约100nm的范围内。
如图10所示，在形成FE材料层39之后，在FE材料层39上方形成导电材料层49，如图11所示，在导电材料层49上方形成伪层59。导电材料层49是例如TiN、TaN、Ti和/或W。在一些实施例中，导电材料层49的厚度在约1nm至约300nm的范围内，而在其他实施例中，该厚度在约10nm至约100nm的范围内。伪层59由多晶硅或非晶硅制成。
随后，伪栅极层60、65通过以下步骤形成：图案化伪层59、导电材料层49、FE材料层39、绝缘层29、32；实施诸如离子注入的掺杂操作以形成源极/漏极区和LDD结构；并且形成侧壁间隔件70和75，以获得图12A所示的结构。如果采用先栅极操作，则伪栅极层60、65不是伪的，而是成为栅电极。
在形成图12A的结构之后，形成层间介电层15，并且实施栅极替代操作以用一层或多层导电材料替代伪栅极层60、65。在形成层间介电层15之后，实施诸如化学机械抛光(CMP)的平坦化操作以暴露伪层60、65，然后去除伪层60、65，以形成栅极开口。随后，在栅极开口中形成一层或多层功函材料62和67，从而使得功函调整层具有U形截面。然后，用金属材料64、69填充剩余的栅极开口，并且实施CMP，从而获得金属栅极结构，如图12B所示。在一些实施例中，FERAM电路区MA中的存储器晶体管的栅电极层62、64的厚度不同于(例如，大于)逻辑电路区LA中的FET的栅电极层67、69的厚度。
在形成金属栅极结构之后，实施进一步的FERAM和CMOS工艺以形成诸如接触件/通孔、金属层、介电层、钝化层等的各个部件。
本文描述的各个实施例或实例提供了优于现有技术的几个优势。
在本实施例中，利用有效的制造工艺，将具有以FE材料层作为栅极介电层的FET的逻辑电路与包括FERAM单元的FERAM电路制造在同一芯片上。因此，通过使逻辑电路和FERAM电路在一个芯片上，降低或抑制半导体器件的制造成本是可能的。此外，通过调整逻辑电路和FERAM电路之间的栅极介电层的较低的绝缘层的厚度，可以实现以FE材料层作为栅极介电层的部分的可操作的逻辑电路。
应当理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
根据本发明的一个方面，半导体器件包括存储器电路和逻辑电路。存储器电路包括字线、位线、公共线和具有连接至字线的栅极、连接至位线的漏极和连接至公共线的源极的存储器晶体管。逻辑电路包括具有栅极、漏极和源极的场效应晶体管(FET)。存储器晶体管的栅极具有形成在栅极介电层上的栅电极层，并且栅极介电层包括第一绝缘层和第一铁电(FE)材料层。FET的栅极具有形成在栅极介电层上的栅电极层，并且栅极介电层包括第二绝缘层和第二FE材料层。
在一些实施例中，所述第一铁电材料层和所述第二铁电材料层由相同的铁电材料制成并且具有相同的厚度。
在一些实施例中，所述第一绝缘层的厚度不同于所述第二绝缘层的厚度。
在一些实施例中，所述第一绝缘层的厚度大于所述第二绝缘层的厚度。
在一些实施例中，所述第一绝缘层的厚度在3nm至9nm的范围内，并且所述第二绝缘层的厚度在1nm至3nm的范围内。
在一些实施例中，所述第一绝缘层的厚度小于所述第二绝缘层的厚度。
在一些实施例中，所述第一绝缘层的厚度在1nm至3nm的范围内，并且所述第二绝缘层的厚度在3nm至9nm的范围内。
在一些实施例中，所述相同的铁电材料是PGO、PZT、SBT、SBO、SBTO、SBTN、STO、BTO、BLT、LNO、YMnO3、ZrO2、硅酸锆、ZrAlSiO、HfO2、硅酸铪、HfAlO、LaAlO、氧化镧、掺杂Si的HfO2和Ta2O5中的一种。
在一些实施例中，所述相同的铁电材料是掺杂Si的HfO2。
在一些实施例中，所述相同的厚度在1nm至300nm的范围内。
在一些实施例中，所述第一绝缘层和所述第二绝缘层由SiO2、SiN和SiON的一层或多层制成。
在一些实施例中，所述存储器晶体管的所述栅电极层和所述场效应晶体管的所述栅电极层由多晶硅制成。
在一些实施例中，所述存储器晶体管的所述栅电极层的厚度不同于所述场效应晶体管的所述栅电极层的厚度。
在一些实施例中，所述第一铁电材料层和所述第二铁电材料层的厚度大于所述第一绝缘层的厚度和所述第二绝缘层的厚度。
在一些实施例中，所述逻辑电路包括CMOS反相器，以及所述场效应晶体管是所述CMOS反相器的两个场效应晶体管中的一个。
在一些实施例中，所述逻辑电路是所述存储器电路的字线驱动器和感测放大器中的一个或多个。
根据本发明的另一方面，在用于制造包括存储器电路和逻辑电路的半导体器件的方法中，在衬底中形成隔离区以限定存储器区和逻辑区。在存储器区和逻辑区上方形成绝缘层。减小存储器区的绝缘层的厚度。在存储器区的减小厚度的绝缘层和逻辑区的绝缘层上方形成铁电(FE)材料层。在FE材料层上方形成导电材料层。图案化导电材料层和FE材料层。形成侧壁间隔件层。通过使用栅极替代技术形成金属栅极结构，从而在存储器区中形成存储器栅极结构，并在逻辑区中形成逻辑栅极结构。
在一些实施例中，所述铁电材料层由掺杂有Si的HfO2制成，以及所述绝缘层由SiO2制成。
根据本发明的另一方面，在用于制造包括存储器电路和逻辑电路的半导体器件的方法中，在衬底中形成隔离区以限定存储器区和逻辑区。在存储器区和逻辑区上方形成绝缘层。减小逻辑区的绝缘层的厚度。在存储器区的绝缘层和逻辑区的减小厚度的绝缘层上方形成铁电(FE)材料层。在FE材料层上方形成导电材料层。图案化导电材料层和FE材料层。形成侧壁间隔件层。通过使用栅极替代技术形成金属栅极结构，从而在存储器区中形成存储器栅极结构，并且在逻辑区中形成逻辑栅极结构。
在一些实施例中，所述铁电材料层由掺杂有Si的HfO2制成，以及所述绝缘层由SiO2制成。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替代以及改变。

Claims (10)

1.一种半导体器件，包括：
存储器电路，包括：
字线；
位线；
公共线；和
存储器晶体管，具有连接至所述字线的栅极、连接至所述位线的漏极以及连接至所述公共线的源极；以及
逻辑电路，包括：
场效应晶体管(FET)，具有栅极、漏极和源极，
其中：
所述存储器晶体管的所述栅极具有形成在栅极介电层上的栅电极层，所述栅极介电层包括第一绝缘层和第一铁电(FE)材料层，以及
所述场效应晶体管的所述栅极具有形成在栅极介电层上的栅电极层，所述栅极介电层包括第二绝缘层和第二铁电材料层。
2.根据权利要求1所述的半导体器件，其中：
所述第一铁电材料层和所述第二铁电材料层由相同的铁电材料制成并且具有相同的厚度。
3.根据权利要求2所述的半导体器件，其中，所述第一绝缘层的厚度不同于所述第二绝缘层的厚度。
4.根据权利要求2所述的半导体器件，其中，所述第一绝缘层的厚度大于所述第二绝缘层的厚度。
5.根据权利要求4所述的半导体器件，其中，所述第一绝缘层的厚度在3nm至9nm的范围内，并且所述第二绝缘层的厚度在1nm至3nm的范围内。
6.根据权利要求2所述的半导体器件，其中，所述第一绝缘层的厚度小于所述第二绝缘层的厚度。
7.根据权利要求6所述的半导体器件，其中，所述第一绝缘层的厚度在1nm至3nm的范围内，并且所述第二绝缘层的厚度在3nm至9nm的范围内。
8.根据权利要求3所述的半导体器件，其中：
所述相同的铁电材料是PGO、PZT、SBT、SBO、SBTO、SBTN、STO、BTO、BLT、LNO、YMnO3、ZrO2、硅酸锆、ZrAlSiO、HfO2、硅酸铪、HfAlO、LaAlO、氧化镧、掺杂Si的HfO2和Ta2O5中的一种。
9.一种用于制造包括存储器电路和逻辑电路的半导体器件的方法，所述方法包括：
在衬底中形成隔离区以限定存储器区和逻辑区；
在所述存储器区和所述逻辑区上方形成绝缘层；
减小所述存储器区的所述绝缘层的厚度；
在所述存储器区的减小厚度的所述绝缘层和所述逻辑区的所述绝缘层上方形成铁电(FE)材料层；
在所述铁电材料层上方形成导电材料层；
图案化所述导电材料层和所述铁电材料层；
形成侧壁间隔件层；
通过使用栅极替代技术来形成金属栅极结构，从而在所述存储器区中形成存储器栅极结构，并且在所述逻辑区中形成逻辑栅极结构。
10.一种制造包括存储器电路和逻辑电路的半导体器件的方法，所述方法包括：
在衬底中形成隔离区以限定存储器区和逻辑区；
在所述存储器区和所述逻辑区上方形成绝缘层；
减小所述逻辑区的所述绝缘层的厚度；
在所述存储器区的所述绝缘层和所述逻辑区的减小厚度的所述绝缘层上方形成铁电(FE)材料层；
在所述铁电材料层上方形成导电材料层；
图案化所述导电材料层和所述铁电材料层；
形成侧壁间隔件层；
通过使用栅极替代技术来形成金属栅极结构，从而在所述存储器区中形成存储器栅极结构，并且在所述逻辑区中形成逻辑栅极结构。
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