CN112447849A - 半导体器件和形成包括铁电场效应晶体管的器件的方法 - Google Patents

半导体器件和形成包括铁电场效应晶体管的器件的方法 Download PDF

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Abstract

一种半导体器件包括铁电场效应晶体管(FeFET)，其中，FeFET包括：衬底；源极区域，位于衬底中；漏极区域，位于衬底中；和栅极结构，位于衬底上方并且位于源极区域和漏极区域之间。栅极结构包括：栅极介电层，位于衬底上方；铁电膜，位于栅极介电层上方；和栅电极，位于铁电膜上方。本发明的实施例还涉及形成包括铁电场效应晶体管的器件的方法。

Description

半导体器件和形成包括铁电场效应晶体管的器件的方法
技术领域
本发明的实施例涉及半导体器件和形成包括铁电场效应晶体管的器件的方法。
背景技术
在人工智能(AI)和/或机器学习(ML)应用中，通常将深度神经网络(DNN)或其层建模为矩阵WM×N，并且DNN(或其层)的输入向量XN和输出向量YM之间的关系通常描述为YM＝WM×NXN，其中XN是N×1向量，YM是M×1向量，并且WM×N是M×N矩阵。随着输入向量和输出向量的维度增加，乘法累加(MAC)操作的数量与M×N成比例增加。
用于AI/ML应用的模拟计算中的模拟非易失性存储器(NVM)突触具有极大地提高AI/ML应用中复杂而密集的计算的速度和功率效率的潜力。
对于AI/ML应用，使突触对训练脉冲具有线性和对称响应可能是有利的。然而，传统的基于铁电(FE)的NVM突触对训练脉冲具有非线性响应，因此对于ML应用具有精度问题。
发明内容
本发明的实施例提供了一种半导体器件，包括：铁电场效应晶体管(FeFET)，包括：衬底；源极区域，位于所述衬底中；漏极区域，位于所述衬底中；和栅极结构，位于所述衬底上方并且位于所述源极区域和所述漏极区域之间，其中，所述栅极结构包括：栅极介电层，位于所述衬底上方；铁电膜，位于所述栅极介电层上方；和栅电极，位于所述铁电膜上方。
本发明的另一实施例提供了一种半导体器件，包括：衬底；以及铁电隧道结(FTJ)，位于所述衬底上方，所述铁电隧道结包括：底部电极，位于所述衬底上方；介电层，位于所述底部电极上方；内部金属层，位于所述介电层上方；铁电层，位于所述内部金属层上方；和顶部电极，位于所述铁电层上方，其中，所述铁电隧道结的隧穿电阻(TER)是可调整的，并且具有多于两个的不同值。
本发明的又一实施例提供了一种形成包括铁电场效应晶体管(FeFET)的器件的方法，所述方法包括：在衬底上方形成栅极介电层；在所述栅极介电层上方形成内部金属层；在所述内部金属层上方形成铁电层；以及在所述铁电层上方形成栅电极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了实施例中的具有随机极化方向的铁电膜的截面图。
图2A、图2B和图2C示出了实施例中的图1的铁电膜的开关特性。
图3示出了实施例中的铁电场效应晶体管(FeFET)的截面图。
图4示出了实施例中的图3的FeFET的阈值电压相对于编程电压的变化。
图5示出了实施例中的使用FeFET形成的存储器阵列的示意图。
图6A和图6B示出了实施例中的包括铁电隧道结(FTJ)的器件的截面图。
图7示出了另一实施例中的包括FTJ的器件的截面图。
图8示出了另一实施例中的包括FTJ的器件的截面图。
图9示出了又另一实施例中的包括FTJ的器件的截面图。
图10示出了实施例中的使用FTJ形成的存储器阵列的示意图。
图11示出了一些实施例中的形成包括FeFET的器件的方法的流程图。
具体实施方式
本发明提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。除非另有说明，在本文的整个说明书中，不同图中的相同参考数字指的是使用相同或类似的材料通过相同或类似的方法形成的相同或类似的组件。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间距关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间距关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间距关系描述符可以同样地作相应地解释。
在一些实施例中，形成具有随机极化方向的铁电膜，该铁电膜具有多个(例如三个或更多)有效矫顽场。公开了使用所公开的铁电膜构建的铁电场效应晶体管(FeFET)。每个公开的FeFET具有由编程电压设置的多个(例如，三个或更多)可编程阈值电压值。公开了使用所公开的铁电膜构建的铁电隧道结(FTJ)。每个公开的FTJ具有由编程电压设置的多个(例如，三个或更多)可编程电阻值。所公开的FeFET和FTJ用于形成具有1T1FeFET或1T1FTJ结构的存储器单元。存储器单元用于形成存储器阵列，该存储器阵列用于AI/ML应用的模拟计算。
在实施例中，图1示出了具有随机极化方向的铁电膜250的截面图。铁电(FE)膜250具有多个晶粒(例如，颗粒)，诸如晶粒201A、201B和201C，这些晶粒形成在FE膜250的一层或多层晶粒中。为了便于本文描述，可以将晶粒(例如，201A、201B和201C)统称为晶粒201。
如图1所示，每个晶粒201具有随机极化方向(示出为每个晶粒内的箭头)，使得FE膜250中的晶粒具有许多不同的极化方向。FE膜250的晶粒也可以具有不同的尺寸(称为晶粒尺寸)。FE膜250(具有不均匀的极化方向)不同于具有均匀极化方向的FE膜，在均匀极化方向的FE膜中，FE膜中所有晶粒的极化方向都沿着相同或相似的方向。为了便于讨论，以下将具有均匀极化方向的FE膜称为均匀FE膜。
对于所有晶粒具有相同的极化方向和矫顽场(Ec)的均匀FE膜，每个晶粒具有彼此相反的两个可能的极化方向，并且所有晶粒的极化方向对准(例如，彼此平行)。当施加到该均匀FE膜上的电场的沿着极化方向的有效场高于均匀FE膜的Ec时，该均匀FE膜中的所有晶粒的极化方向都切换到第一方向。类似地，当施加到该均匀FE膜上的电场的沿着极化方向的有效场小于例如-Ec时，均匀FE膜中所有晶粒的极化方向都切换到与第一方向相反的第二方向。均匀FE膜的极化切换特性具有磁滞回线，并且可以具有与图2B中的Q-V曲线之一相似的形状(参见以下描述)。由于该均匀FE膜仅具有两个不同的(例如相反的)可能的极化方向，所以使用均匀FE膜构建的器件可以仅具有两个不同的状态。例如，使用均匀FE膜构建的铁电场效应晶体管(FeFET)可能仅具有两个不同的阈值电压值，每个阈值对应于极化状态。作为另一示例，使用均匀FE膜构建的铁电隧道结(FTJ)可能仅具有两个不同的隧穿电阻(TER)值，每个值对应于均匀FE膜的极化状态。
对于图1的FE膜250，FE膜250的每个晶粒具有彼此相反的两个可能的极化方向，并且每个晶粒的极化方向可以是随机的(例如，与另一个晶粒的极化方向不相关)。当沿着例如厚度T方向施加电场时，沿着平行于每个晶粒的极化方向的方向的有效电场是不同的。为了便于讨论，沿着与晶粒的极化方向平行的方向的有效电场简称为晶粒的有效电场。本领域技术人员将容易理解，可以通过对施加的电场进行矢量分解来计算每个晶粒的有效电场。
由于FE膜250的晶粒的随机极化方向，当沿着厚度T方向施加的电场随着时间逐渐增大时，每个晶粒的有效电场在不同时间可能超过其相应的矫顽场，因此，每个晶粒的极化方向可能在不同的时间切换到其相应的第一方向。类似地，当电场随着时间逐渐减小时，每个晶粒的极化方向可以在不同的时间切换到其相应的第二方向。因此，当从整体上看时，FE膜250具有对应于FE膜250中的多个极化方向切换的多个不同状态(例如，多于两个的不同状态)。换句话说，FE膜250具有多个不同状态，可以使用逐渐(例如连续)增加和/或逐渐(例如连续)减小的电场(或电压)来设置(例如编程)。FE膜250的多个不同状态可以有利地用于形成适合于AI/ML应用的模拟计算的模拟NVM突触，如下面更详细地讨论的。
图2A、图2B和图2C示出了实施例中的图1的铁电膜250的极化切换特性。在图2A中，FE膜250示出为具有用数字1、2、3、4和5标记的五个晶粒。图2A中示出的晶粒的数目仅仅是示例，并且FE膜250可以具有任何合适数量的晶粒。图2A中的五个子图(每个在不同的行中)示出相同的FE膜250，但是在每个子图中，不同的晶粒用不同的数字标记。图2B中的五个子图(每个在不同的行中)示出了FE膜250的五个不同晶粒的五个Q-V曲线，其中每个Q-V曲线对应于图2A中的同一行中的相应的标记的晶粒。图2C示出了当考虑到所有晶粒(例如1、2、3、4和5)的贡献时FE膜250的组合Q-V曲线。本领域技术人员将容易理解，对于图2B中的每条QV曲线，X轴示出沿着FE膜250的厚度方向(参见图1中的T)施加到FE膜250的电场，并且Y轴示出沿着厚度方向的晶粒的剩余极化的方向和强度。注意，每条Q-V曲线在其相应的X-Y坐标的原点(例如(0,0)位置)周围具有磁滞回线。
FE膜250的每个晶粒的有效矫顽场可以由晶粒尺寸和/或每个晶粒的极化方向确定。此处，晶粒的有效矫顽场是指沿着厚度T方向的电场的值，该电场导致晶粒的极化方向切换。如图2B所示，晶粒的Q-V曲线具有相似的形状，但是不同晶粒的有效矫顽场(例如Ec1、Ec2、Ec3、Ec4和Ec5)不同。因此，当沿厚度T方向的电场(可能与施加的电压成比例)穿过其相应的有效矫顽场时，每个晶粒都切换其极化方向(也称为极化取向)。例如，看图2B的第一条Q-V曲线，当施加的电场增加到Ec1以上时，第一晶粒从第二极化方向切换到第一极化方向；当施加的电场降低到例如-Ec1以下时，第一晶粒从第一极化方向切换回第二极化方向。注意，在图2B中，由于每个晶粒的极化方向不同，所以对于每个晶粒，沿着厚度T方向的剩余极化的强度(例如，幅度)可以不同。
图2C示出了当所有晶粒的Q-V曲线组合在一起时的FE膜250的Q-V曲线。组合的Q-V曲线的形状具有许多阶梯(例如，阶跃变化)，其中阶梯沿着X轴的位置对应于不同晶粒的有效矫顽场。例如，随着施加到FE膜250的电场逐渐增大到超过有效矫顽场Ec1、Ec2、Ec3、Ec4和Ec5，晶粒1、2、3、4和5依次将它们的极化方向切换到它们相应的第一方向(可能彼此不相关)，结果，FE膜250的整体剩余极化(来自所有晶粒的贡献)显示在有效矫顽场Ec1、Ec2、Ec3、Ec4和Ec5处的阶跃增大。换句话说，组合的Q-V曲线沿着X轴具有多个(例如，>2)极化切换点，因此，极化强度(例如，幅度)具有多个值，这有利于用作模拟NVM突触。在图2C的示例中，FE膜250具有10个不同的状态，每个状态对应于极化方向切换点(或有效矫顽场)。
图2C中的曲线260示出了所有晶粒的组合Q-V响应的近似值。本领域的技术人员将容易理解，随着FE膜250中晶粒的数量增加，极化方向切换点的数量(例如，不同的有效矫顽场的数量)增加，并且曲线260更接近于组合的Q-V曲线。换句话说，通过具有更多数量的具有随机极化方向的晶粒，FE膜250可以具有平滑、连续的Q-V响应，这有利于用作非易失性存储器突触。
图3示出了实施例中的铁电场效应晶体管(FeFET)200的截面图。FeFET 200包括衬底231，衬底231可以是掺杂或未掺杂的半导体衬底(诸如如硅)或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底可以包括其他半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其他衬底，诸如多层或梯度衬底。
在栅极结构的相对侧上的衬底231中形成源极区域207和漏极区域205(可以统称为源极/漏极区域)，该栅极结构包括相继形成在衬底231上方的栅极介电层211、内部金属层213、铁电膜250和栅电极217。FeFET200可以称为MFMIS FET，其中，MFMIS表示FeFET 200的不同层的材料。第一M代表栅电极217的金属材料，F代表铁电膜250的铁电材料，第二M代表内部金属层213的金属材料，I代表栅极介电层211的介电材料，并且S代表衬底231的衬底材料。
可以通过用诸如砷或磷的N型掺杂剂对衬底231的区域进行掺杂(对于N型器件)，或者通过用诸如硼的P型掺杂剂对衬底231的区域进行掺杂(对于P型器件)来形成源极区域207和漏极区域205。栅极介电层211可以由合适的介电材料形成，诸如氧化硅、氮化硅(SiN)、介电常数(K值)大于3.9(例如，在约3.9与约25之间)的高K介电材料等，并且可以通过诸如化学气相沉积(CVD)、物理气相沉积(CVD)、原子层沉积(ALD)、它们的组合等的合适的形成方法来形成。
内部金属层213使用诸如CVD、PVD或ALD的合适的形成方法由诸如氮化钛(TiN)、氮化钽(TaN)、钨(W)或铜(Cu)的金属或含金属材料形成。在一些实施例中，铁电膜250是掺杂的氧化铪(HfO2)膜，诸如掺杂有硅(Si)、铝(Al)、锆(Zr)、钆(Gd)或钇(Yt)的HfO2膜。例如，掺杂的氧化铪可以是掺杂有锆的氧化铪，其中Hf、Zr和O之间的原子百分比为约1：1：4。作为另一示例，掺杂的氧化铪可以是掺杂有铝的氧化铪，其中铝的原子百分比(at％)为约10at％或更少，诸如约10％。
在一些实施例中，FE膜250使用原子层沉积(ALD)在约250℃的温度下形成。在一些实施例中，使用ALD形成掺杂的HfO2膜，其中在ALD工艺的一些循环中在先前ALD循环中形成的氧(O)的单层上方形成掺杂剂(例如，Si、Al、Zr、Gd或Yt)。在用于形成未掺杂的HfO2膜的ALD工艺中，在ALD工艺的交替沉积循环(也称为循环)中交替形成Hf的单层和O的单层。为了形成掺杂的HfO2膜，在未掺杂的ALD工艺中用于形成Hf单层的一些沉积循环被用于形成掺杂剂(例如，Si、Al、Zr、Gd或Yt)单层的沉积循环所代替。例如，Hf的一些单层由掺杂剂Zr的单层代替，因此，掺杂的HfO2膜(例如，被Zr掺杂)可以包括以下单层结构的重复：第一O单层、位于第一O单层上方的Hf单层(例如，与第一O单层直接接触)、位于Hf单层上方(例如，与Hf单层直接接触)的第二O单层和位于第二O单层上方(例如，与第二O单层直接接触)的Zr单层。
在一些实施例中，铁电膜250的厚度T(见图1)在约5nm至约20nm之间。如果厚度T小于约5nm，则形成的掺杂的HfO2膜的晶粒倾向于具有均匀的极化方向而不是随机极化方向，因此，不提供图2C所示的多阶跃Q-V响应。另一方面，如果厚度T大于20nm，则FE膜250对于适合于AI/ML硬件实施方式的先进工艺技术而言可能太厚。
在一些实施例中，FE膜250的每个晶粒包括掺杂的HfO2。在形成FE膜250之后，在FE膜250上方形成栅电极217，并且在约500℃至约600℃之间的温度下执行热退火工艺。栅电极217可以包括诸如TiN、TaN、W、Cu等的金属或含金属材料，并且可以使用诸如CVD、PVD或ALD的合适的形成方法来形成。在一些实施例中，栅电极217由与内部金属层213相同的材料形成。在其他实施例中，栅电极217由与内部金属层213不同的材料形成。在一些实施例中，在ALD工艺之后的沉积的FE膜250是非晶的，并且在上述的退火工艺之后，FE膜250结晶化以形成多晶FE膜250。不限于特定的理论，据信掺杂的HfO2膜中的掺杂剂有助于形成具有随机极化方向的多晶FE膜250。
图3还示出了用于FeFET 200的编程电压221(编程电压221可以包括具有逐渐增大或逐渐减小的电压的多个电压脉冲)。在一些实施例中，在编程期间，源极区域207和漏极区域205耦合至电接地(例如，接地)，并且编程电压221将电压(例如，电压脉冲序列)施加到栅电极217。回到图2C中，Q-V曲线具有对应于不同有效矫顽场(与施加的编程电压221成比例)的多个极化方向切换点。因此，取决于编程电压221的电压Vg，FE膜250的剩余极化的方向和强度可以具有不同的值。考虑这样的示例，其中FeFET 200是NMOS FET，并且编程电压221是具有逐渐增大的正电压的电压脉冲序列。随着电压Vg的增加，FE膜250的剩余极化的强度增加，这会将更多的电子吸引到FeFET 200的沟道区域，从而导致FeFET 200的阈值电压Vt下降。在一些实施例中，通过改变编程电压221，将FeFET 200的阈值电压Vt设置(例如编程)为不同的值。由于FE膜250的多个有效矫顽场(例如，参见图2C)，FeFET 200具有多个(例如，多于两个)不同的可编程阈值电压值。
在一些实施例中，在设置(例如，编程)FeFET 200的阈值电压Vt之后，当将电压V(例如，存储器器件中的读取电压)施加到FeFET 200的栅电极217时，在FeFET 200的源极区域207和漏极区域205之间流动的电流(称为源极漏极电流)与V-Vt成比例。换句话说，可以通过调整由编程电压221编程的阈值电压Vt来调整FeFET 200的源极区域207和漏极区域205之间的电导(例如，电阻的倒数)。FeFET 200在功能上可以认为是三端子可调电阻器，其中电流在源极区域207和漏极区域205之间流动，并且栅电极217用于调整电阻器的电阻(或电导)。为了便于本文的讨论，FeFET 200的源极区域207和漏极区域205之间的电导也可以称为FeFET 200的有效电导，或简称为FeFET 200的电导。由于FE膜250的多个有效矫顽场(例如，参见图2C)，FeFET 200具有多个(例如，多于两个)不同的可编程有效电导值。
在实施例中，图4示出了图3的FeFET 200的阈值电压Vt(标记为ΔVt)相对于编程电压Vg的变化。图4示出了FeFET 200是N型器件的示例。如图4所示，随着Vg从零开始逐渐增大并且超过最小值VA(可以对应于与图2C中的第一有效矫顽场Ec1类似的最低的正有效矫顽场)，阈值电压Vt在Vg值的范围(例如，VA和VB之间的范围)开始从初始值减小。当Vg达到电压VB(可以对应于FE膜250的最高正有效矫顽场)时，阈值电压Vt达到最小值并且停止减小。类似地，通过施加减小的负编程电压Vg，阈值电压Vt在Vg值的范围(例如，在–VA和–VB之间的范围)增加。图4所示的阈值电压Vt的梯度、连续和基本上线性的变化对于形成模拟NVM突触特别有益。相反，均匀FE膜可能只具有一个正矫顽场Ec1，因此，阈值电压Vt相对于Vg的变化的曲线对于正Vg值可能表现出一个突变的阶跃变化。由于这个原因，由于模拟类Q-V响应(见图2C)和/或ΔVt与Vg的关系，使用FeFET 200形成的非易失性存储器器件可以称为模拟非易失性存储器器件。
在实施例中，图5示出了使用FeFET 200构建的存储器阵列400的示意图。图5的存储器阵列400是由16个1T1FeFET模拟非易失性存储器单元形成的4×4阵列，其中T代表晶体管，而FeFET代表铁电场效应晶体管。图5中所示的存储器阵列400的尺寸(例如4×4)是非限制性示例。本领域技术人员将容易理解，存储器阵列可以具有任何其他尺寸。
在图5中，每个FeFET 200连接至相应的晶体管411(也称为开关晶体管或开关FET)以形成存储器单元。例如，图5中的虚线圆圈示出了存储器单元420。对于每个存储器单元420，开关晶体管411的源极连接至FeFET 200的栅极。图5还示出了位线BL1、BL2，BL3和BL4以及字线WL1、WL2、WL3和WL4。每条位线连接至相应的FeFET 200的漏极。例如，位线BL1连接至四个FeFET 200的漏极，该四个FeFET 200设置在图5中的存储器阵列的顶行中。每条字线连接至相应的开关晶体管411的栅极。例如，字线WL1连接至设置在图5中的存储器阵列的顶行中的四个开关晶体管411的栅极。另外，图5示出了编程线PRL1、PRL2、PRL3和PRL4以及输出线SL1、SL2、SL3和SL4。每条编程线连接至相应的开关晶体管411的漏极，并且每条输出线连接至相应的FeFET 200的源极。例如，编程线PRL1连接至设置在图5的存储器阵列的同一列(例如，最左边的列)中的四个开关晶体管411的漏极，并且输出线SL1连接至设置在图5的存储器阵列的同一列(例如，最左边的列)中的四个FeFET 200的源极。
如上所述，可以通过编程电压将每个存储器单元中的FeFET 200的电导编程为不同的值。图5的每个存储器单元中的FeFET 200的电导可以用作4×4矩阵中的元素(例如，系数)，该4×4矩阵用于实现模拟计算中的乘法累加(MAC)操作。下面讨论一个示例，以演示如何在模拟计算中将FeFET 200用作模拟NMV突触。
考虑其中每个FeFET 200的电导被编程为不同值Gi,j的示例，其中i和j表示FeFET200所位于的存储器阵列中的行号和列号。例如，在存储器阵列400的第一行的四个FeFET200具有电导G1,1、G1,2、G1,3和G1,4。可以执行权重更新操作以编程FeFET 200的电导。在权重更新操作中，为了编程位于第i行和第j列的FeFET 200的电导Gi,j，在字线WLi处施加高电压以导通第i行中的开关晶体管411，并且在编程线PRLj处施加编程电压(例如，逐渐增大或逐渐减小的电压脉冲的序列)以设置(例如，编程)第i行和第j列上的FeFET 200的电导Gi,j。注意，这里的示例假设开关晶体管411是N型器件，因此使用高电压(例如，+3V、+5V)来导通开关晶体管411。
在对存储器阵列400中的所有FeFET 200的电导进行编程之后，通过推理操作来执行模拟计算。在推理操作中，向所有字线WL1、WL2、WL3和WL4施加高电压以导通所有开关晶体管411。接下来，将读取电压(可以是稍微高于例如FeFET 200的最大阈值电压的固定电压(例如，+0.2V、+0.3V))施加到所有编程线PRL1、PRL2、PRL3和PRL4，使得将读取电压施加到所有FeFET 200的栅极。将输入电压V1,1、V1,2、V1,3和V1,4分别施加到位线BL1、BL2、BL3和BL4。在输出线SL1、SL2、SL3和SL4的下端测量的电流(参见带有标记I0,1、I0,2、I0,3和I0,4的端)由下式给出
Figure BDA0002622372090000111
其中j＝1、2、3或4，注意，在每条输出线(例如SL1、SL2、SL3或SL4)的下端测得的输出电流会自动实现公式(1)中的乘和加运算。特别地，通过用作可编程电阻器，每个FeFET200将相应的输入电压(例如，V1,1、V1,2、V1,3或V1,4)转换成相应的输出电流，从而无需使用数字乘法器即可实现公式(1)中的乘法运算。此外，按照基尔霍夫电流定律的要求，自然地将设置在存储器阵列的同一列上的所有FeFET 200的源极漏极电流加在一起，从而无需使用数字加法器即可实现累加运算。因此，公式(1)中的MAC运算是通过使用存储器阵列中的器件的模拟特性(例如，由物理定律决定的)来实现的。
在下文中公开了使用FE膜250形成的模拟NVM突触的另外的实施例。特别地，公开了使用FE膜250构建的铁电隧道结(FTJ)和使用这种FTJ构建的非易失性存储器器件。
FTJ是两端子器件，并且可以通过将铁电膜夹在两个导电层(例如，顶部电极和底部电极)之间来形成，其中两个导电层用作FTJ器件的两个端子。可以通过施加到铁电膜上的电场来切换铁电膜的电极化方向。FTJ的电阻，也称为FTJ的隧穿电阻(TER)，由铁电膜的电极化的取向决定。例如，对于具有铁电膜(具有均匀极化方向)的常规FTJ，通过改变铁电膜两端的静电势(例如电压)分布，FTJ可以从高电阻状态(HRS)变为低电阻状态(LRS)，反之亦然。由于本发明的铁电膜250具有许多不同的极化方向切换点(例如，参见图2C)，因此使用本发明的铁电膜250形成的FTJ的TER具有许多不同的值，这些值可以通过施加不同的编程电压来编程。例如，可以通过具有逐渐增大或逐渐减小的电压的编程电压来设置(例如，编程)TER。
在实施例中，图6A和图6B示出了包括铁电隧道结(FTJ)102的器件100的截面图。图6B示出了沿着图6A中的截面B-B的器件100的截面图，并且图6A示出了沿着图6B中的截面A-A的器件100的截面图。注意，为清楚起见，在图6A和图6B中未示出器件100的所有部件，并且图6A和图6B可仅示出形成的器件的一部分。另外，为了说明器件100的不同部件之间的关系(例如，位置、尺寸)，沿截面BB不可见的一些部件(例如105、103)也在图6B中以虚线示出。
参考图6A，器件100包括衬底131、位于衬底131上方的介电层135、位于介电层135上方的FTJ 102、位于介电层135上方的介电层117和119、通孔111/113和导线115A/115B。FTJ 102包括底部电极101(也可以称为底部金属层)、介电层103、内部金属层105(也称为内部栅极)、铁电膜250(也称为铁电层)和顶部电极109(也称为顶部金属层)。
图6A还示出了形成在衬底131中或上的导电部件133。在所示的实施例中，导电部件133是通过通孔137电耦合至FTJ 102的底部电极101的晶体管。在图6A的示例中，通孔137延伸穿过介电层135并且将底部电极101电耦合至晶体管133的漏极。器件100因此可以是具有1T1FTJ结构的存储器器件(例如，非易失性存储器器件)的存储器单元，其中T代表晶体管，而FTJ代表铁电隧道结。下文讨论器件100的细节和形成器件100的方法。
衬底131可以是半导体衬底，诸如掺杂或未掺杂的硅，或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底可以包括其他半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其他衬底，诸如多层或梯度衬底。诸如晶体管133、二极管、电容器、电阻器等的器件可以形成在衬底131中和/或上，并且可以通过互连结构互连，该互连结构由例如衬底131上方的一个或多个介电层中的金属化图案形成。图6A可以仅示出包括FTJ 102和晶体管133的器件的一部分。
介电层135可以是层间介电层(ILD)，形成在衬底131上方。介电层135可以是聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等；氮化物，诸如氮化硅等；氧化物，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等；或它们的组合，并且可以例如通过旋涂、层压、化学气相沉积(CVD)等形成。接下来，在介电层135中形成通孔137以电耦合至例如晶体管133的漏极。可以通过在介电层135中形成开口并且用导电材料(例如，铜、钨等)填充开口来形成通孔137。
接下来，在介电层135上方形成底部电极101。底部电极101由导电材料形成。在图6A的示例中，底部电极101由金属或含金属材料形成，诸如铜(Cu)、钨(W)、氮化钛(TiN)、氮化钽(TaN)等。作为示例，底部电极101的厚度可以在约5nm至约30nm之间。可以使用诸如原子层沉积(ALD)的合适的形成方法来形成底部电极101。
接下来，在底部电极101上方相继形成介电层103和内部金属层105。在一些实施例中，介电层103是氧化硅层。在一些实施例中，介电层103由介电常数(K)值大于3.9(诸如在约3.9与约25之间)的高K介电材料形成。高K介电材料的示例包括氧化铪(例如HfO2)、氧化锆(例如ZrO2)、氮化硅(例如SiN)和氧化镧(例如La2O3)。在一些实施例中，介电层103的厚度小于约2nm，诸如约1nm。可以使用诸如ALD的合适沉积方法来形成介电层103。
内部金属层105由导电材料(例如，Cu、W、TiN、TaN)形成，并且可以由与底部电极101相同或不同的材料形成。诸如ALD的合适的沉积方法可以用于形成内部金属层105。在一些实施例中，内部金属层105的厚度在约5nm与约30nm之间。
接下来，使用例如相同的图案化掩模图案化介电层103和内部金属层105。换句话说，在一些实施例中，使用单个图案化工艺来图案化介电层103和内部金属层105。可以使用诸如等离子刻蚀工艺的各向异性刻蚀工艺来图案化介电层103和内部金属层105。图案化工艺去除介电层103的部分和内部金属层105的部分，并且暴露部分底部电极101。如图6A和图6B所示，在图案化工艺之后，介电层103的剩余部分和内部金属层105的剩余部分具有相同的尺寸(例如，相同的长度、宽度和表面积)。例如，如图6B所示，内部金属层105和介电层103在顶视图中具有相同的表面积，因此它们的边界(例如，侧壁)完全重叠。
再次参考图6A，在图案化介电层103和内部金属层105之后，在内部金属层105上方相继形成铁电层250和顶部电极109。器件100的铁电层250的材料和形成方法与上面讨论的FeFET 200的铁电膜250相同或相似，因此可以不重复细节。例如，铁电层250由诸如掺杂的氧化铪的合适的铁电材料形成。掺杂的氧化铪可以是由Si、Al、Zr、Gd或Yt掺杂的氧化铪。作为示例，掺杂的氧化铪可以是掺杂有锆的氧化铪，其中Hf、Zr和O之间的原子百分比比为约1：1：4。作为另一示例，掺杂的氧化铪可以是掺杂有铝的氧化铪，其中铝的原子百分比(at％)小于约10at％，诸如约10at％。铁电层250可以具有在约5nm至约20nm之间的厚度。
顶部电极109由诸如Cu、W、TiN、TaN等的导电材料形成，并且可以由与底部电极101相同的材料形成。在一些实施例中，顶部电极109由与底部电极101不同的材料形成。在一些实施例中，顶部电极109的厚度在约10nm至约30nm之间。可以使用诸如ALD的合适的沉积方法来形成顶部电极109。
在形成顶部电极109和铁电层250之后，使用例如相同的图案化掩模图案化顶部电极109和铁电层250。换句话说，在一些实施例中，使用单个图案化工艺来图案化顶部电极109和铁电层250。可以使用诸如等离子体蚀刻工艺的各向异性蚀刻工艺来图案化顶部电极109和铁电层250。图案化工艺去除顶部电极109的部分和铁电层250的部分，并且暴露出部分内部金属层105。如图6A和图6B所示，在图案化工艺之后，顶部电极109的剩余部分和铁电层250的剩余部分具有相同的尺寸(例如，相同的长度、宽度和表面积)。例如，如图6B所示，顶部电极109和铁电层250在顶视图中具有相同的表面积，因此它们的边界(例如，侧壁)完全重叠。
如图6B所示，顶部电极109的面积A1小于内部金属层105的面积A2。在一些实施例中，顶部电极109的面积A1与顶部电极109的面积A2的比率在约1/100和约1/5之间，诸如约1/30。在本文的讨论中，顶部电极109、铁电层250和内部金属层105可以称为第一电容器，其中顶部电极109和内部金属层105被认为是第一电容器的板(例如，分别是顶板和底板)，并且铁电层250被认为是第一电容器的板之间的介电层。第一电容器的面积(例如，板面积)由顶部电极109的面积确定，因此为A1。顶部电极109、铁电层250和内部金属层105可以统称为MFM结构或MFM电容器，其中M代表(例如，层109或层105的)金属材料，并且F代表(例如，层250的)铁电材料。
类似地，内部金属层105、介电层103和底部电极101可以称为第二电容器，并且第二电容器的面积(例如，板面积)由内部金属层105的面积确定，因此是A2。内部金属层105、介电层103和底部电极101可以统称为MIM结构或MIM电容器，其中M代表(例如，层105或101的)金属材料，并且I代表(例如，层103的)介电材料。因此，图6A的FTJ 102可以称为MFMIMFTJ或MFMIM结构。FTJ 102是双端子器件，底部电极101和顶部电极109用作FTJ 102的两个端子。
仍然参考图6A，接下来，在底部电极101上方和在FTJ 102上方形成诸如SiO2、SiN、低K介电材料等的介电层117。诸如CVD、PVD等的合适的沉积方法可以用于形成介电层117。通孔111形成为从介电层117的上表面延伸到介电层117中，并且电耦合至顶部电极109。另一通孔113形成为从介电层117的上表面延伸到介电层117中，并且电耦合至底部电极101。
接下来，在介电层117上方形成介电层119，并且在介电层119中形成导线115A和115B(例如，铜线)。介电层119可以包括与介电层117相同或相似的材料，并且可以使用相同或相似的形成方法来形成，因此不再重复细节。可以使用诸如镶嵌工艺的任何合适的方法来形成导线115A和115B。在一些实施例中，导线115A/115B和通孔111/113以双镶嵌工艺一起形成，在这种情况下，介电层117和119可以一起形成为一层。在图6A的示例中，导线115A和115B分别电耦合至通孔111和113。导线115A和115B提供到FTJ 102的两个端子(例如，顶部电极109和底部电极101)的电连接。在一些实施例中，由于FTJ 102的底部电极101通过通孔137电耦合至例如晶体管133的漏极，因此，可以省略通孔113和导线115B。
如本领域技术人员容易理解的那样，可以执行诸如形成附加介电层和导电部件(例如，通孔、导线)的附加处理以完成器件100的制造，因此这里不讨论细节。另外，为清楚起见，在图6A和图6B中未示出器件100的所有部件。例如，与晶体管100的栅极和源极的电连接以及器件100的其他组件(例如，其他晶体管、电阻器、二极管、电容器、电感器等)及其电连接未在图6A和图6B中示出。
图6B所示的FTJ 102的各个层(例如109、250、105、103)的矩形形状是非限制性示例。其他形状(诸如正方形、圆形、多边形等)也是可能的，并且完全旨在包括在本发明的范围内。
公开的FTJ 102的结构(以及下文公开的其他FTJ)具有许多优点。为了理解优点，考虑参考FTJ，FTJ与图6A中的FTJ 102相似，但是没有内部金属层105。此外，对于顶部电极109、铁电层250和介电层103，参考FTJ具有相同的尺寸(例如，顶视图中的相同表面积)。由于用于切换铁电层的极化方向的典型电位移场(D场)约为30μC/cm2，并且由于参考FTJ的结构在介电层(例如103)中产生了类似的D场，这种D场可引起介电层的击穿，该击穿通常具有约1μC/cm2的击穿D场。FTJ中介电层的击穿可能导致某些FTJ的耐久力差。
在公开的实施例中，通过具有内部金属层105，并且通过将顶部电极109的面积A1设计为小于内部金属层105的面积A2，可以减轻或避免介电层103的击穿(参见下面的讨论)，因此提高了FTJ的耐久性。
在内部金属层105插入顶部电极109和底部电极101之间的情况下，FTJ 102可被认为串联耦合的两个电容器，其中两个电容器是：第一电容器(例如MFM电容器)，包括顶部电极109、铁电层250和内部金属层105；以及第二电容器(例如，MIM电容器)，包括内部金属层105、介电层103和底部电极101。顶部电极109的较小面积A1可以导致第一电容器的电容小于第二电容器的电容。由于第一电容器和第二电容器串联耦合，因此本领域技术人员将容易理解，对于在顶部电极109和底部电极101之间施加的给定电压V，第一电容器(具有较小的电容)经历(例如，肩负)比第二电容器更大的电压降。换句话说，第一电容器比第二电容器肩负电压V的更大百分比，结果，减小了第二电容器两端(例如，在内部金属层105和底部电极101之间)的电压降。第二电容器中减小的电压降导致介电层103中的D场减小，这进而减小或防止了介电层103的击穿。
此外，由于铁电层250具有预定的编程电压(例如，用于设置或改变FTJ 102的TER的电压)，并且由于第一电容器肩负电压V的更大百分比(由于较小的电容)，例如，与参考设计(其中第一电容器和第二电容器各自共享50％的电压V)相比，施加在FTJ 102两端的较小电压V足以为铁电层250提供预定的编程电压。换句话说，所公开的实施例允许用于FTJ 102的较低的编程电压V。较低的编程电压V可以有利地减小FTJ 102和/或使用FTJ 102形成的存储器器件的功耗。
使用高K介电材料作为介电层103进一步提高了FTJ 102的性能。这是因为对于相同的D场，介电层103中的电场(E场)与介电层103的K值成反比。因此，较高的K值(由于使用高K介电材料)导致介电层103中的电场减小，这有助于防止或减少介电层103的击穿。注意，较高的K值可以导致介电层103的较低的击穿电场。但是，只要由于使用高K介电材料而引起的电场减小比击穿电场的减小更大，将高K介电材料用于介电层103提供了性能增益(例如，减少了介电层103的击穿)。
在实施例中，图7示出了包括FTJ 102A的器件100A(例如，存储器器件)的截面图。为了简单起见，未示出器件100A的所有部件。图7中的FTJ 102A类似于图6A中的FTJ 102，但是FTJ 102A的底部电极是重掺杂衬底121，而不是图6A中的金属或含金属材料。在一些实施例中，重掺杂衬底121是被掺杂剂(例如，硼、磷或砷)掺杂的半导体衬底(例如，硅、硅锗、锗等)。作为示例，掺杂剂的浓度可以在约1019cm-3与约1021cm-3之间。在所示的实施例中，由于重掺杂衬底121中的掺杂剂，重掺杂衬底121是导电的。例如，重掺杂衬底121的电阻率在0.1mΩ-cm和约10mΩ-cm之间。重掺杂衬底121的厚度在约100nm和约100μm之间。在一些实施例中，重掺杂衬底121是位于另一衬底上方的掺杂半导体层或衬底的掺杂的顶部。
图7还示出了隔离区域127，诸如浅沟槽隔离(STI)区域，STI区域将底部电极121与衬底的有源区域122分隔开。另外，图7示出了形成在有源区域122中的晶体管133。通孔113和导线115B将FTJ 102A的底部电极121与晶体管133电耦合。例如，晶体管133上方的通孔113电耦合至晶体管133的漏极。因此，图7示出了具有1T1FTJ结构的存储器器件(例如，存储器单元)的部分。图7中所示的晶体管133和FTJ 102A之间的电连接仅是示例，其他电连接也是可能的，并且完全旨在包括在本发明的范围内。
在图7中，顶部电极109、铁电层250和内部金属层105形成MFM结构。内部金属层105、介电层103和重掺杂衬底121形成MIS结构，其中M代表金属，I代表介电材料，S代表衬底。FTJ 102A也可以称为MFMIS结构或MFMIS FTJ。
类似于FTJ 102，FTJ 102A的顶部电极109的面积A1小于FTJ 102A的内部金属层105的面积A2。在一些实施例中，面积A1与面积A2之间的比率在约1/100与约1/5之间，诸如约1/30。FTJ 102A的其他层的尺寸与FTJ 102的尺寸相同或相似。例如，图7中的介电层103的厚度小于约2nm，诸如1nm。图7中的铁电层250的厚度在约5nm至约20nm之间。
在实施例中，图8示出了具有FTJ 102B的器件100B(例如，存储器器件)的截面图。FTJ 102B类似于FTJ 102，但是第二电容器具有三维(3D)MIM结构。特别地，底部电极101形成为突出介电层135之上的金属鳍。在一些实施例中，通过在介电层135上方形成沉积金属层或含金属材料层(例如，Cu、W、TiN、TaN等)，然后，使用例如各向异性蚀刻工艺图案化沉积的层以形成金属鳍来形成底部电极101。在图8的示例中，底部电极101的金属鳍结构的宽度W在约5nm至约15nm之间，并且高度H在约10nm至约50nm之间。
一旦形成金属鳍结构，就使用诸如ALD的合适的沉积方法在底部电极101(例如金属鳍)的侧壁和上表面上方共形地形成介电层103。介电层103(例如，SiO2)的厚度小于约2nm，诸如约1nm。接下来，内部金属层105共形地形成在介电层103上方，并且沿着底部电极101的侧壁和上表面延伸。
注意，由于3D MIM结构的结构，内部金属层105的面积A2(或介电层103的面积)包括沿着底部电极101的侧壁和上表面的面积。结果，与图6A的FTJ 102中的第二电容器的平面MIM结构相比，图8的FTJ 102B可以为内部金属层105获得相同的面积A2，而在衬底131上方具有较小的占位区。这允许器件100B具有更高的集成密度。
在形成内部金属层105之后，在介电层135上方以及在第二电容器(例如101、103和105)周围形成介电层117。可以执行诸如化学机械平坦化(CMP)的平坦化工艺以实现介电层117的平坦上表面并且暴露内部金属层105的上表面。
接下来，在内部金属层105上方相继形成铁电层250和顶部电极109，并且类似于对图6A的器件100的处理，执行图案化工艺以去除铁电层250的部分和顶部电极109的部分。接下来，在介电层117上方形成可以是与介电层117相同的材料的介电层118。根据介电层118的材料和/或形成方法，在介电层118与介电层117之间可以存在或可以不存在界面117F。接着，形成通孔111和导线115以电耦合至FTJ 102B的顶部电极109。注意，在图8的示例中，FTJ102B的底部电极101通过通孔137电耦合至例如晶体管133的漏极。图8所示的晶体管133与FTJ 102B之间的电连接仅作为示例，其他电连接也是可能的，并且完全旨在包括在本发明的范围内。
在图8的示例中，FTJ 102B的第一电容器具有平面MFM结构，该结构包括顶部电极109、铁电层250和内部金属层105的水平部分(例如，该部分沿着介电层103的上表面)。FJT102B的第二电容器具有三维MIM结构，三维MIM结构包括内部金属层105、介电层103和底部电极101(例如，金属鳍)。FTJ 102B可以称为具有3D MFMIM结构或3D MFMIM FTJ。
类似于FTJ 102，FTJ 102B的顶部电极109的面积A1小于FTJ 102B的内部金属层105的面积A2。在一些实施例中，顶部电极109的面积A1与内部金属层105的面积A2之间的比率在约1/100与约1/5之间，诸如约1/30。FTJ 102B的其他层的尺寸与FTJ 102的尺寸相同或相似。例如，图8中的介电层103的厚度小于约2nm，诸如1nm。图8中的铁电层250的厚度在约5nm至约20nm之间。
在实施例中，图9示出了具有FTJ 102C的器件100C(例如，存储器器件)的截面图。FTJ 102C类似于FTJ 102B，但是FTJ 102C的底部电极121是重掺杂的衬底，而不是金属或含金属材料，该底部电极121具有突出在衬底125之上的鳍结构。在所示实施例中，底部电极121连接至衬底125，该衬底也是重掺杂衬底。换句话说，图9中的底部电极121和衬底125由相同的重掺杂半导体材料形成。在一些实施例中，通过使用例如各向异性蚀刻工艺图案化重掺杂的半导体材料来形成底部电极121的鳍结构。重掺杂半导体材料(例如121和125)的组分与图7的重掺杂衬底121的组分相同或相似，因此这里不再赘述。在一些实施例中，底部电极121的鳍结构的宽度W在约5nm至约15nm之间，并且底部电极121的鳍结构的高度H在约10nm至约50nm之间。
参考图9，在形成底部电极121之后，在衬底125上方和底部电极121周围形成介电层123。介电层123的材料和形成方法可以与介电层117相同或相似，因此不再赘述。在一些实施例中，省略介电层123。随后形成FTJ 102C的其他层、通孔111/113、导线115A/115B和介电层117/118/119的处理与上述相同或相似，因此这里不再赘述。图9中所示的晶体管133和FTJ 102C之间的电连接仅是示例，其他电连接也是可能的，并且完全意图包括在本发明的范围内。
注意，图9中的FTJ 102C的第二电容器具有3D MIS结构，该第二电容器包括底部电极121、介电层103和内部金属层105。FTJ 102C的第一电容器具有平面的MFM结构，该第一电容器包括内部金属层105(的水平部分)、铁电层250和顶部电极109。FTJ 102C可以称为具有3D MFMIS结构或3D MFMIS FTJ。类似于以上对于FTJ 102B的讨论，FTJ 102C的第二电容器的3D MIS结构允许内部金属层105的大面积A2(例如，沿着底部电极121的侧壁和顶面的面积)，在衬底125上方具有小的占位区，这允许存储器阵列400具有更高的集成密度。
类似于FTJ 102B，FTJ 102C的顶部电极109的面积A1小于FTJ 102C的内部金属层105的面积A2。在一些实施例中，顶部电极109的面积A1与内部金属层105的面积A2之间的比率在约1/100与约1/5之间，诸如约1/30。FTJ 102C的其他层的尺寸与FTJ 102的尺寸相同或相似。例如，图9中的介电层103的厚度小于约2nm，诸如1nm。图9中的铁电层250的厚度在约5nm至约20nm之间。
在实施例中，图10示出了使用FTJ形成的存储器阵列500的示意图。图10的存储器阵列500是由16个1T1FTJ模拟非易失性存储器单元形成的4×4阵列，其中T代表晶体管，而FTJ代表铁电隧道结。图10中所示的存储器阵列500的尺寸(例如4×4)是非限制性示例。本领域技术人员将容易理解，存储器阵列可以具有任何其他尺寸。
在图10中，每个存储器单元520包括连接至相应的FTJ的晶体管511(也称为开关晶体管，或开关FET)。FTJ可以是使用铁电膜250形成的任何合适的FTJ，使得FTJ的TER具有可通过编程电压编程的多个(例如，大于2)不同的值。例如，FTJ 102、102A，102B或102C可以用于形成存储器单元520。为了便于讨论，在理解可以使用任何合适的FTJ的情况下，存储器阵列500中的FTJ将称为FTJ 102。
对于每个存储器单元520，开关晶体管511的漏极连接至FTJ 102的第一端子。图10还示出了位线BL1、BL2、BL3和BL4以及字线WL1、WL2、WL3和WL4。每个FTJ 102的第二端子连接至位线，并且沿着图10中的相同行设置的FTJ 102的第二端子连接至相同的位线。每条字线连接至沿着同一行设置的相应的开关晶体管511的栅极。例如，字线WL1连接至设置在图10中的存储器阵列的顶行中的四个开关晶体管511的栅极。此外，图10示出了输出线SL1、SL2、SL3和SL4，并且每条输出线连接至沿同一列设置的相应的开关晶体管511的源极。例如，输出线SL1连接至设置在图10的存储器阵列的最左列中的四个开关晶体管511的源极。
如上所述，可以通过编程电压将每个存储器单元中的FTJ 102的电导(例如，TER的倒数)编程为不同的值。图10的每个存储器单元中的FTJ 102的电导可以用作4×4矩阵中的元素(例如，系数)，该4×4矩阵用于在模拟计算中实现乘法累加(MAC)运算。下面讨论一个示例，以示出FTJ 102如何在模拟计算中用作模拟NMV突触。
考虑这样的示例，其中将每个FTJ 102的电导编程为不同的值Gi,j，其中i和j表示FTJ 102所在的存储器阵列中的行号和列号。例如，在存储器阵列500的第一行的FTJ 102具有电导G1,1、G1,2、G1,3和G1,4。可以执行权重更新操作以编程FTJ 102的电导。在权重更新操作中，为了编程位于第i行和第j列的FTJ 102的电导Gi,j，在字线WLi处施加高电压以导通第i行中的开关晶体管511，并且在输出线SLj处施加编程电压(例如，逐渐增大或逐渐减小的电压脉冲的序列)以设置(例如，编程)第i行和第j列上的FTJ 102的电导Gi,j。注意，这里的示例假设开关晶体管511是N型器件，因此使用高电压(例如，+3V、+5V)来导通开关晶体管511。
在对存储器阵列500中的所有FTJ 102的电导进行编程之后，通过推理操作来执行模拟计算。在推理操作中，向所有字线WL1、WL2、WL3和WL4施加高电压以导通所有开关晶体管511。将输入电压V1,1、V1,2、V1,3和V1,4分别施加到位线BL1、BL2、BL3和BL4。在输出线SL1、SL2、SL3和SL4的下端测量的电流(参见带有标记I0,1、I0,2、I0,3和I0,4的端)由下式给出：
Figure BDA0002622372090000221
其中j＝1、2、3或4。注意，在每条输出线的下端(例如SL1、SL2、SL3或SL4)的下端处测得的输出电流会自动实现公式(2)中的MAC运算。特别地，通过用作可编程电阻器，每个FTJ 102将相应的输入电压(例如，V1,1、V1,2、V1,3和V1,4)转换成相应的输出电流，从而无需使用数字乘法器即可实现公式(2)中的乘法运算。此外，按照基尔霍夫电流定律的要求，自然地将设置在存储器阵列的同一列上的所有FTJ 102的输出电流相加，从而无需使用数字加法器即可实现累加运算。
对所公开的实施例的变型是可能的，并且完全旨在包括在本发明的范围内。例如，可以省略FeFET 200的内部金属层213(参见图3)以形成具有MFIS结构的FeFET，并且MFISFeFET可以代替FeFET 200，例如在图5中以形成存储器器件。作为另一示例，铁电膜250可以形成在底部电极(例如，金属或含金属层)和顶部电极(例如，金属或含金属层)之间并且与它们物理接触，以形成具有MFM结构的FTJ。作为又一示例，铁电膜250可以形成在底部电极(例如，重掺杂衬底)和顶部电极(例如，金属或含金属层)之间并且与它们物理接触以形成具有MFS结构的FTJ。MFM FTJ或MFS FTJ可以代替图10中使用的FTJ来形成存储器器件。尽管所公开的铁电膜250通过形成具有随机极化的晶粒而实现了多个极化转换点(例如，参见图2C)，但是本发明还预期改变铁电膜250的晶粒(例如，具有随机大小的晶粒)的尺寸作为附加的调谐点，以实现铁电膜250的目标特性。
公开的实施例实现了优点。例如，通过形成具有随机极化方向的铁电膜250，使用铁电膜250形成的FeFET具有多个(例如，三个或更多)可编程阈值电压，并且可以用作可编程电阻器。类似地，使用铁电膜250形成的FTJ具有多个(例如，三个或更多)可编程电阻值(或电导值)。所公开的FeFET和FTJ可以用于形成在模拟计算中使用的模拟NVM突触，从而避免矩阵乘法所涉及的复杂且计算量大的运算。另外，通过在FTJ中具有内部金属层105，并且通过将顶部电极109的面积A1设计为小于内部金属层105的面积A2，仅在介电层103两端施加施加于FTJ的两个端子处的电压V的一小部分，这减小了介电层103中的电场，并且减少或避免了介电层103的击穿，从而提高了FTJ的耐久性。另外，将高K介电材料用于介电层103进一步减小了介电层103的电场，并且可以进一步提高形成的器件的耐久性。所公开的3D MFMIMFTJ或3D MFMIS FTJ允许比平面FTJ更高的集成密度。
图11示出了根据一些实施例的制造器件的方法的流程图。应当理解，图11所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、移除、替换、重新布置或重复如图11所示的各个步骤。
参考图11，在步骤1010中，在衬底上方形成栅极介电层。在步骤1020中，在栅极介电层上方形成内部金属层。在步骤1030中，在内部金属层上方形成铁电层。在步骤1040中，在铁电层上方形成栅电极。
根据实施例，一种半导体器件包括：铁电场效应晶体管(FeFET)，包括：衬底；源极区域，位于衬底中；漏极区域，位于衬底中；和栅极结构，位于衬底上方并且位于源极区域和漏极区域之间，其中，栅极结构包括：栅极介电层，位于衬底上方；铁电膜，位于栅极介电层上方；和栅电极，位于铁电膜上方。在实施例中，栅极结构还包括位于栅极介电层和铁电膜之间的内部金属层。在实施例中，铁电膜包括具有随机极化方向的多个晶粒。在实施例中，FeFET的阈值电压是可调的，并且具有多于两个的不同阈值电压值。在实施例中，FeFET的阈值电压配置为通过向FeFET的栅电极施加具有逐渐增大或逐渐减小的电压的电压脉冲序列来调整。在实施例中，铁电膜包括掺杂的氧化铪。在实施例中，掺杂的氧化铪是由硅、铝、锆、钆或钇掺杂的氧化铪。在实施例中，铁电膜的厚度在约5nm和约20nm之间。在实施例中，在FeFET的源极区域和漏极区域之间测量的FeFET的电导是可调整的，并且具有多于两个的不同电导值，其中，FeFET的电导配置为通过向FeFET的栅电极施加具有逐渐增大或逐渐减小的电压值的编程电压序列来调整。在实施例中，半导体器件还包括：开关晶体管，其中，该开关晶体管的源极区域耦合至FeFET的栅电极；字线，耦合至开关晶体管的栅极；编程线，耦合至开关晶体管的漏极区域；位线，连接至FeFET的漏极区域；以及输出线，连接至FeFET的源极区域。
根据实施例，一种半导体器件包括：衬底；和铁电隧道结(FTJ)，位于衬底上方，FTJ包括：底部电极，位于衬底上方；介电层，位于底部电极上方；内部金属层，位于介电层上方；铁电层，位于内部金属层上方；以及顶部电极，位于铁电层上方，其中FTJ的隧穿电阻(TER)是可调的，并且具有多于两个的不同值。在实施例中，FTJ的TER配置为通过在顶部电极和底部电极之间施加具有增大或减小的电压的电压脉冲序列来调整。在实施例中，顶部电极和铁电层具有相同的第一表面积，其中内部金属层和介电层具有相同的第二表面积，第二表面积大于第一表面积。在实施例中，铁电层是掺杂的氧化铪，并且其中铁电层的厚度在约5nm至约20nm之间。在实施例中，铁电层包括具有随机极化方向的多个晶粒。在实施例中，底部电极是突出在衬底之上的鳍，其中介电层和内部金属层沿着鳍的侧壁和顶面共形地延伸。
根据实施例，一种形成包括铁电场效应晶体管(FeFET)的器件的方法包括：在衬底上方形成栅极介电层；在栅极介电层上方形成内部金属层；在内部金属层上方形成铁电层；以及在铁电层上方形成栅电极。在实施例中，铁电层由厚度在约5nm与约20nm之间的掺杂的氧化铪形成。在实施例中，掺杂的氧化铪是由硅、铝、锆、钆或钇掺杂的氧化铪。在实施例中，该方法还包括在形成栅电极之后，在约500℃至约600℃之间的温度下执行退火工艺。
尽管已经参考说明性实施例描述了本发明，但是该说明书并非旨在以限制性的意义来解释。参考说明书，示例性实施例以及本发明的其他实施例的各种修改和组合对于本领域技术人员将是显而易见的。因此，意图是所附权利要求涵盖任何这样的修改或实施例。

Claims (10)

1.一种半导体器件，包括：
铁电场效应晶体管(FeFET)，包括：
衬底；
源极区域，位于所述衬底中；
漏极区域，位于所述衬底中；和
栅极结构，位于所述衬底上方并且位于所述源极区域和所述漏极区域之间，其中，所述栅极结构包括：
栅极介电层，位于所述衬底上方；
铁电膜，位于所述栅极介电层上方；和
栅电极，位于所述铁电膜上方。
2.根据权利要求1所述的半导体器件，其中，所述栅极结构还包括位于所述栅极介电层和所述铁电膜之间的内部金属层。
3.根据权利要求1所述的半导体器件，其中，所述铁电膜包括具有随机极化方向的多个晶粒。
4.根据权利要求1所述的半导体器件，其中，所述铁电场效应晶体管的阈值电压是可调的，并且具有多于两个的不同阈值电压值。
5.根据权利要求4所述的半导体器件，其中，所述铁电场效应晶体管的所述阈值电压配置为通过向所述铁电场效应晶体管的所述栅电极施加具有逐渐增大或逐渐减小的电压的电压脉冲序列来调整。
6.根据权利要求1所述的半导体器件，其中，所述铁电膜包括掺杂的氧化铪。
7.根据权利要求6所述的半导体器件，其中，所述掺杂的氧化铪是由硅、铝、锆、钆或钇掺杂的氧化铪。
8.根据权利要求7所述的半导体器件，其中，所述铁电膜的厚度在5nm和20nm之间。
9.一种半导体器件，包括：
衬底；以及
铁电隧道结(FTJ)，位于所述衬底上方，所述铁电隧道结包括：
底部电极，位于所述衬底上方；
介电层，位于所述底部电极上方；
内部金属层，位于所述介电层上方；
铁电层，位于所述内部金属层上方；和
顶部电极，位于所述铁电层上方，其中，所述铁电隧道结的隧穿电阻(TER)是可调整的，并且具有多于两个的不同值。
10.一种形成包括铁电场效应晶体管(FeFET)的器件的方法，所述方法包括：
在衬底上方形成栅极介电层；
在所述栅极介电层上方形成内部金属层；
在所述内部金属层上方形成铁电层；以及
在所述铁电层上方形成栅电极。
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