KR20080108494A - 다중-플레이트 절연 구조를 갖는 반도체 장치 - Google Patents

다중-플레이트 절연 구조를 갖는 반도체 장치 Download PDF

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KR20080108494A
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비쉬누 케이. 켐카
애미타바 보스
토드 씨. 로젠바우어
롱후아 주
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프리스케일 세미컨덕터, 인크.
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Abstract

마이크로전자 어셈블리 및 마이크로전자 어셈블리를 구성하는 방법이 제공된다. 마이크로전자 어셈블리는 그 내에 형성된 절연 트렌치(62)를 갖는 반도체 기판을 포함할 수 있다. 절연 트렌치(62)는 제 1 및 제 2 대향 내벽들(74, 76) 및 플로어(floor)(78)를 가질 수 있다. 제 1 및 제 2 도전 플레이트들(106)은 절연 트렌치(62)의 제 1 및 제 2 대향 내벽들(74, 76) 위에 각각 형성됨으로써, 제 1 및 제 2 도전 플레이트들(106) 간에 갭(90)이 존재하도록 한다. 제 1 및 제 2 반도체 장치들(114)은 절연 트렌치(62)의 대향측들 상의 반도체 기판에 형성될 수 있다. 이 방법은 반도체 기판에 트렌치(62)를 형성하는 단계, 상기 트렌치 내에 제 1 및 제 2 도전 프레이트들(106)을 형성하는 단계, 및 상기 트렌치(62)의 대향측들 상의 반도체 기판에 제 1 및 제 2 반도체 장치들(114)을 형성하는 단계를 포함할 수 있다.
마이크로전자 어셈블리, 절연 트렌치, 도전 플레이트, 갭, 플로어

Description

다중-플레이트 절연 구조를 갖는 반도체 장치{SEMICONDUCTOR DEVICE WITH A MULTI-PLATE ISOLATION STRUCTURE}
본 발명은 일반적으로 반도체 장치 및 이 반도체 장치를 형성하는 방법에 관한 것이며, 특히 고전력 트랜지스터에 관한 것이다.
집적 회로들은 반도체 기판들, 또는 웨이퍼들 상에 형성된다. 그 후, 이 웨이퍼들은 마이크로전자 다이들(microelectronic dies)(또는 "다이스(dice)") 또는 반도체 칩들로 소잉(saw)되는데, 각 다이는 각각의 집적 회로를 운반한다. 각 반도체 칩은 종종 마더보드에 설치되고 다양한 전자 시스템들에 설치되는 패키지 또는 캐리어 기판(carrier substrate)에 설치된다.
전력 집적 회로들에서, 낮은 범위에서 높은 범위까지의 전압 취급 성능을 갖는 여러 반도체 장치들이 모두 집적된다. 다른 특성들 및 성능 등급들을 지닌 장치들은 누화(cross-talk)를 방지하기 위하여 서로 절연되어, 회로 동작에서 오기능을 야기한다. 따라서, 장치간 절연 전압 캐퍼빌러티, 또는 "항복 전압(breakdown voltage)"은 전력 집적 회로에서 중요한 파라미터이다. 통상적인 전력 집적 회로 기술들은 원하는 절연 전압을 제공하지만 장치 크기를 증가시키는 접합 기반 절연 방식을 통상적으로 사용한다.
항복 전압을 개선시키기 위하여 시도되어 온 방법들 중 하나는 개별 반도체 장치들(예를 들어, 트랜지스터들) 간에 절연 트렌치들(isolation trenches)을 형성하는 것을 포함한다. 단일 플로우팅 컨덕터는 절연 트렌치들 내에 형성되고 실리콘 다이옥사이드와 같은 절연 재료에 의해 둘려싸여진다. 그러나, 이와 같은 구성에서, 전압 요건이 높으면, 컨덕터 주위의 산화물의 두께는 종종 너무 크게 되는데, 이는 산화물 및 실리콘의 열 팽창 계수들의 차들 때문에, 트렌치들 내에서 그리고 장치들 자신들 상에 심각한 기계적 스트레스들을 야기한다. 이와 같은 스트레스들은 장치들의 신뢰성에 악영향을 미친다.
따라서, 개별 반도체 장치들 간에 개선된 항복 전압을 갖는 마이크로전자 어셈블리를 제공하는 것이 바람직하다. 게다가, 반도체 장치들이 겪는 기계적인 스트레스들을 감소시키는 것이 바람직하다. 게다가, 본 발명의 다른 바람직한 특징들 및 특성들은 첨부한 도면들과 전술한 기술 분야 및 배경과 관련하여 다음 상세한 설명 및 첨부된 청구범위들로부터 명백하게 될 것이다.
본 발명이 지금부터 유사한 소자들에 유사한 번호들이 병기된 이하 도면과 관련하여 설명될 것이다.
도 1은 반도체 기판의 측단면도.
도 2는 반도체 기판의 상부 표면에 형성된 다수의 매립층들(buried layers)을 갖는 도 1의 반도체 기판의 측단면도.
도 3은 반도체 기판상에 형성된 에피택셜 층(epitaxial layer)을 갖는 도 2의 반도체 기판의 측단면도.
도 4는 반도체 기판상에 형성된 다수의 절연 영역들 및 프로세싱 층들을 갖는 도 3의 반도체 기판의 측단면도.
도 5는 반도체 기판상에 형성된 부가적인 프로세싱 층들 및 이를 통해서 절연 영역들로 형성되는 개구들을 갖는 도 4의 반도체 기판의 측단면도.
도 6은 절연 영역들 및 에피택셜 층을 통해서 반도체 기판에 형성된 트렌치들을 갖는 도 5의 반도체 기판의 측단면도.
도 7은 반도체 기판의 상부 표면 위에 그리고 트렌치들 내에 형성된 절연층을 갖는 도 6의 반도체 기판의 측단면도.
도 8은 절연층 위 및 트렌치들 내에 형성된 도전층을 갖는 도 7의 반도체 기판의 측단면도.
도 9는 도전층을 도전 플레이트들로 분리하기 위하여 상기 도전층이 에칭 공정을 겪은 후의 도 8의 반도체 기판의 측단면도.
도 10은 기판의 상부 표면 및 도전 플레이트들 위에 형성된 제 2 절연층을 갖는 도 9의 반도체 기판의 측단면도.
도 11은 기판의 상부 표면이 에칭 및/또는 폴리싱 공정을 겪은 후 도 10의 반도체 기판의 측단면도.
도 12는 반도체 기판의 상부 표면에 형성된 다수의 반도체 장치들을 갖는 도 11의 반도체 기판의 측단면도.
이하의 상세한 설명은 단지 예시적인 것이고 본 발명 또는 본 발명의 응용 및 이용을 제한하는 것은 아니다. 게다가, 앞서의 기술 분야, 배경, 요약 또는 이하의 상세한 설명에서 제공된 임의의 표현 또는 이론에 의해 제한되는 것이 아니다. 도 1 내지 도 12는 단지 예시된 것이고 원래 크기대로 도시되지는 않는다.
도 1 내지 도 12는 본 발명의 일 실시예를 따른 마이크로전자 어셈블리를 형성하는 방법을 도시한 것이다. 도 1을 참조하면, 갈륨 비소(GaAs), 갈륨 질화물(GaN), 또는 실리콘(Si)과 같은 반도체 재료를 포함하는 반도체 기판(20)이 도시되어 있다. 기판(20)은 상부 표면(22), 하면(24), 및 예를 들면, 약 300 및 1000 미크론 사이의 두께(26)를 갖는다. 기판(20)의 반도체 재료는 종래 기술에 통상적으로 알려진 바와 같이 제 1 도전형일 수 있으며 또는 제 1 도펀트 형으로 도핑될 수 있다. 도 1에 도시된 예에서, 기판(20)은 "P-형" 반도체 기판이고 예를 들면 약 1.0×1015 atoms/cm3의 농도까지 붕소(B)로 도핑된다.
반도체 기판의 일부만이 도시되었지만, 기판(20)은 예를 들면, 대략 150, 200, 또는 300 밀리미터의 직경을 갖는 반도체 웨이퍼일 수 있다. 게다가, 특별하게 도시되지 않았지만, 이 기판(20)은 종래 기술에서 알 수 있는 바와 같이 다수의 다이들 또는 다이스로 나누어질 수 있다. 게다가, 이하의 공정 단계들은 기판(20)의 매우 작은 부분에 대해서만 수행되는 것으로 도시되었지만, 이는 각 단계들이 실질적으로 전체 기판(20) 또는 다수의 다이스에 대해서 동시에 수행될 수 있다. 게다가, 도시되지 않았지만, 후술되는 프로세싱 단계들은 공지된 바와 같이 포토레지스트 층들과 같은 다수의 부가적인 프로세싱 층들의 증착 및 제거에 의해 용이하게 될 수 있다.
도 2에 도시된 바와 같이, 다수의 매립층 또는 섹션들(28)은 우선 기판(20)의 상부 표면(22)에 형성된다. 일 실시예에서, 매립된 층들(28)은 이온 주입을 이용하여 형성되고 예를 들어 대략 1 및 2 미크론 사이의 두께(3)와 예를 들어 4 및 5 미크론의 폭(32)을 갖는다. 이온 주입 공정은 공지된 바와 같이 매립층(28)내의 기판(28)의 반도체 재료를 제 2 도전형(즉, 제 2 도펀트 형을 통해서)으로 변화된다. 일 실시예에서, 매립층(28)은 대략 1.0×1019atoms/cm3의 안티몬(Sb)의 상대적으로 고농도로 도핑된 "N-형" 반도체 재료를 포함한다.
도 3에 도시된 바와 같이, 에피택셜 층(34)은 기판(20)의 상부 표면 상에 및 매립층 (28) 위에 형성되거나 성장된다. 에픽택셜 층(34)은 예를 들어 2 및 5 미크론의 두께(36)를 갖고 에피택셜 층(34)의 반도체 재료는 제 1 도전형(즉, P-형)을 가질 수 있다. 일 실시예에서, 에픽택셜 층(34)은 예를 들어 1.0×1015atoms/cm3의 농도까지 붕소로 도핑된다. 에피택셜 층(34)은 또한 상부 표면(38)을 가질 수 있다.
도 4를 참조하면, 제 1, 제 2, 및 제 3 쉘로우 트렌치 아이솔레이션(shallow trench isolation; STI) 영역들(40, 42, 44)은 에피택셜 층(34)의 상부 표면(38)상에 또는 그 내에 형성된다. 종래 기술에서 공지된 바와 같이, 제 1, 제 2 및 제 3 STI 영역들(40, 42, 44)는 에피택셜 층(34)의 상부 표면(38)으로 트렌치들을 에칭하고 이 트렌치들을 실리콘 다이옥사이드와 같은 절연 재료로 충전함으로써 형성될 수 있다. 제 1 STI 영역(40)은 예를 들어 3 및 8 미크론 사이의 폭(46)을 갖고 제 2 및 제 3 STI 영역들(42, 44) 각각은 예를 들어 2 및 5 미크론의 폭(48)을 갖는다. STI 영역들(40, 42, 44) 각각은 예를 들어 0.3 및 1 미크론의 두께(50)를 가질 수 있다.
도 4 및 5에 도시된 바와 같이, 산화물 층(52), 질화물 층(54), 하드마스크 층(56), 및 포토레지스트 층(58)과 같은 부가적인 처리층들은 에피택셜 층(34)의 상부 표면(38) 위에 형성되어 공지된 바와 같이 다른 처리 단계들을 용이하게 한다. 특히 도 5를 참조하면, 개구들(60)은 포트레지스트 층(58), 하드마스크 층(56), 질화물 층(54), 및 산화물 층(52)을 통해서 그리고 STI 영역들(40, 42, 44)를 통해서 에칭되어 STI 영역들 (40, 42, 44) 아래의 에피택셜 층(34)을 노출시킨다.
도 6을 참조하면, 포토레지스트 층(58)이 제거된 후, 제 1,제 2 및 제 3 딥 트렌치들(62, 64, 66)은 에피택셜층(34)을 통해서 기판(20)의 상부 표면 내로 개구들(60)내에 형성된다. 딥 트렌치들(62, 64, 66) 각각은 예를 들어 6 및 12 미크론 사이의 깊이를 갖는다. 도시된 바와 같이, 트렌치들(62, 64, 66)의 깊이(68)는 매립층(28)의 깊이보다 에피택셜층(34)의 상부 표면(38)으로부터 측정된 바와 같이 더 크게될 수 있다. 따라서, 트렌치들(62, 64, 66)은 매립층들(28)을 통해서 아래로 연장된다. 제 1 트렌치(62)는 예를 들어 2 및 4 미크론간의 폭(70)을 갖고, 제 2 및 제 3 트렌치들(64, 66) 각각은 예를 들어 1 및 2 미크론들 간의 폭(72)을 갖는다. 각 트렌치들(62, 64, 66)은 제 1 및 제 2 대향하는 내벽들(74, 76) 및 플로어(78)를 갖는다. 도시된 바와 같이, 내벽들(74, 76) 중 하나는 매립층들(28) 중 하나에 인접할 수 있다. 트렌치들(62, 64, 66)은 예를 들어 반응성 이온 에칭(Reactive Ion Etching; RIE)을 이용하여 형성될 수 있다.
다음에, 절연층(80)은 도 7에 도시된 바와 같이 나머지 절연층들(56) 위에 그리고 트렌치들(62, 64, 66) 내에 형성된다. 절연층(80)은 예를 들어 0.5 및 1 미크론 사이의 두께(88) 및 트렌치들(62, 64, 66) 각각의 제 1 및 제 2 대향하는 내벽들(74, 76) 및 플로어(78) 각각 위에 제 1, 제 2 및 제 3 부분들(82, 84, 86)을 갖는다. 도시된 바와 같이, 트렌치들(62, 64, 66)의 제 1 및 제 2 내벽들(74, 76)위의 절연층(80)의 제 1 및 제 2 부분(82, 84)의 결합된 두께는 도 6에 도시된 폭들(70 및 72)보다 작다. 그러므로, 제 1, 제 2 및 제 3 갭들(90, 92 및 94)는 각 트렌치의 절연층(80)의 제 1 및 제 2 부분들(82, 84) 간의 제 1, 제 2 및 제 3 트렌치들(62, 64, 66) 각각 내에 형성된다. 제 1 트렌치(62) 내의 제 1 갭(90)은 예를 들어 1 및 3 미크론들 사이의 거리에 걸쳐 있을 수 있고 제 2 및 제 3 트렌치들(92, 94) 내의 제 2 및 제 3 갭들(92, 94)은 예를 들어 0.5 및 2 미크론 사이의 거리에 걸쳐있을 수 있다. 절연층(80)은 테트라에틸옥시실리케이트(TEOS)와 같은 산화물 또는 저-K 또는 고-K 산화물 또는 질화물일 수 있고 공지된 바와 같이 예를 들어 화학 증기 증착(CVD)을 이용하여 형성될 수 있다.
도 8에 도시된 바와 같이, 그 후, 도전층(96)은 절연층(80) 위에 그리고 트 렌치들(62, 64, 66) 내에 형성된다. 도전층은 적어도 제 1 트렌치(62)내에서 절연층(80)의 제 1 , 제 2 및 제 3 부분들(82, 84, 86) 위의 제 1, 제 2 및 제 부분들(98, 100, 102)을 갖는다. 도전층(96)은 예를 들어 0.5 및 1 미크론 사이의 두께를 갖는다. 도시된 바와 같이, 제 1 트렌치(62) 내의 절연층(90)의 제 1 및 제 2 부분들(98, 100) 위의 도전층(96)의 제 1 및 제 2 부분들(98, 100)의 조합된 두께는 제 1 갭(90)에 의해 걸쳐 있는 거리보다 작다. 따라서, 제 1 갭(90)은 제 1 트렌치(62) 내에 남아있지만 도전층(96)의 제 1 부분(98)으로부터 도전층(96)의 제 2 부분(100)까지 측정된 바와 같은 예를 들어 0.25 내지 0.5 미크론들의 거리에 걸쳐 있도록 감소된다. 그러나, 도 7에 도시된 바와 같이 트렌치들(64, 66) 내의 제 2 및 제 3 갭들(92, 94)은 도전층(96)에 의해 완전히 채워진다. 도전층(96)은 다결정 실리콘과 같은 도전성 재료 또는 알루미늄 또는 텅스텐과 같은 금속으로 이루어질 수 있고 저압 CVD(LPCVD)와 같은 CVD 공정을 이용하여 형성될 수 있다.
그 후, 도전층(96)은 도 9에 도시된 바와 같이 건조 "블랭킷" 에칭 프로세스를 겪는다. 당업자에게 공지된 바와 같이, 블랭킷 에칭 공정은 극 이방성 에칭(extremely anisotropic etch)을 제공함으로써, 위를 향하는 도전층(96)의 부분들 만이 에칭되도록 한다. 따라서, 도 9에 도시된 바와 같이, 에피택셜 층(34)의 상부 표면(38) 위의 도전층(96)은 제 1 트렌치(62) 내의 도전층(96)의 제 1 부분(102)을 가질 때 제거된다. 도전층(96)의 나머지 부분들은 도전 플레이트들(106)을 형성한다. 도시된 바와 같이, 제 1 트렌치(62)는 2개의 도전 플레이트들(106)을 포함하는데, 이 플레이트들(106) 각각은 제 1 트렌치(62) 내의 절연 층(80)의 제 1 또는 제 2 부분(82, 84) 중 하나에 인접하고 갭(90)은 이들 사이에 남아있다. 제 2 및 제 3 트렌치들(64, 66) 각각은 제 2 및 제 3 트렌치들(64, 66) 내의 절연층(80)의 제 1 및 제 2 부분들(82, 84) 둘 모두에 인접하다.
도 10을 참조하면 제 2 절연층(108)은 트렌치들(62, 64, 66) 및 에피택셜 층(34)의 상부 표면(38) 위에 형성된다. 제 2 절연층(108)은 예를 들어 0.5 및 1 미크론들 사이의 두께(110)를 갖고 제 2 및 제 3 트렌치들(64, 66) 내의 도전 플레이트들(106)의 상단들을 커버한다. 제 2 절연층(108)은 또한 제 1 트렌치(62) 내의 절연체(112)를 형성하여 제 1 트렌치(62) 내의 도전 플레이트들(106) 사이의 제 1 갭(90)을 채울 뿐만 아니라 이의 상단들을 커버한다. 도 7에 도시된 절연층(80)에 따라서, 제 2 절연층(108)은 테트라에틸옥시실리케이트(TEOS)와 같은 산화물, 또는 저-K 또는 고-K 산화물 또는 질화물일 수 있고 공지된 바와 같이 화학적 증기 증착(CVD)을 이용하여 형성될 수 있다.
도 11에 도시된 바와 같이, 예를 들어, 제 2 절연층(108) 및 질화물 층(54)은 에칭 및 화학적 기계적 폴리싱(CMP) 기술들의 조합을 이용하여 제거된다. 그 후, 도 12를 참조하면, 다수의 반도체 장치들(114)은 에피택셜 층(34)의 상부 표면(38)에 형성되고 게이트 유전체(116)를 포함할 수 있다. 반도체 장치들(114)(예를 들어, 트랜지스터들)은 매립층들(28) 위에 위치되고 상보형 금속 산화물 반도체 (CMOS) 장치들, 바이폴라 접합 트랜지스터들 및 다른 조합 기술의 장치들과 같은 다양한 유형의 반도체 장치들 중 어느 하나를 포함할 수 있다. 특정 유형의 장치들(114)을 따르면, 반도체 장치들(114)이 형성은 매립층들(28) 및 장치들(114) 간 의 에피택셜 층(34)의 영역들 내에서 소스들, 드레인들, 웰들 및 싱커들과 같은 다양한 도핑된 영역들을 형성하는 것을 포함할 수 있다. 이와 같은 장치들의 형성은 본 발명의 일 실시예를 따른 후술되는 바와 같은 ELVIS(Enhanced Lateral and Vertical Isolation Structure)를 포함하는 마이크로전자 어셈블리의 형성을 실질적으로 완성할 수 있다.
최종 처리 단계들 후, 기판(20)은 각종 전자 및 컴퓨팅 시스템들에 패키징되고 설치된 개별적인 마이크로전자 다이스 또는 마이크로칩들로 소잉될 수 있다. 도 12를 계속 참조하면, 특별하게 도시되지 않았지만, 전기 커넥션들은 반도체 장치들(114)에 대해 행해지고 동작 동안 제 1 트렌치(62) 내의 2개의 도전 플레이트들(106)은 반도체 장치들(114) 간의 절연 항복 전압을 증가시킨다.
상술된 마이크로전자 어셈블리의 한 가지 장점은 단일 절연 트렌치 내의 다수의 도전 플레이트들의 이용 때문에 장치들 간의 항복 전압은 장치의 전체 크기를 증가시킴이 없이 증가된다. 다른 장점은 다수의 도전 플레이트가 트렌치들 내의 더 얇은 절연층들을 이용하도록 하여 절연 트렌치들 내의 기계적 응력을 감소시키는 것이다.
본 발명의 다른 실시예들은 트렌치들 내의 상이한 수의 트렌치들 및 도전 플레이트들을 사용할 수 있다. 예를 들어, 다수의 도전 플레이트들을 갖는 단일 트렌치는 반도체 장치들 간에서 사용될 수 있다. 게다가, 사용된 재료들 및 설명된 치수들은 당업자에게 인식된 바와 같이 다양할 수 있다.
본 발명의 일 실시예는 마이크로전자 어셈블리를 구성하는 방법을 제공한다. 이 방법은 반도체 기판에 트렌치를 형성하는 단계, 이 트렌치 내에 제 1 및 제 2 도전 플레이트들을 형성하는 단계, 이 트렌치의 대향측들 상에 반도체 기판의 제 1 및 제 2 반도체 장치들을 형성하는 단계를 포함한다.
이 트렌치는 제 1 및 제 2 대향하는 내벽들 및 플로어를 가질 수 있다. 제 1 및 제 2 도전 플레이트들의 형성은 트렌치 내에 도전층을 형성하는 것을 포함할 수 있다. 도전층은 트렌치의 제 1 및 제 2 대향하는 내벽들 위의 제 1 및 제 2 부분들 및 트렌치의 플로어 위의 제 3 부분을 가질 수 있다.
이 방법은 또한 도전층의 제 1 및 제 2 부분들을 분리시키기 위하여 도전층의 제 3 부분을 제거하고 제 1 및 제 2 도전 플레이트들을 형성하는 것을 포함할 수 있다.
이 방법은 또한 트렌치 내에 절연층을 형성하는 것을 포함할 수 있다. 이 절연층은 트렌치의 제 1 및 제 2 대향하는 내벽들 각각 위에 제 1 및 제 2 부분들과 트렌치의 플로어 위에 제 3 부분을 가질 수 있다. 도전층의 제 1, 제 2 및 제 3 부분들은 절연층의 제 1, 제 2 및 제 3 부분들 각각 위에 형성될 수 있다.
도전층의 제 1 및 제 2 부분들 사이에 갭이 존재할 수 있다. 이 방법은 또한 도전층의 제 1 및 제 2 부분들 간의 갭에서 트렌치 내의 절연체를 형성하는 것을 포함하는데, 이 절연체는 도전층의 제 1 및 제 2 부분들에 인접하다.
트렌치는 제 1 폭을 가질 수 있다. 이 방법은 또한 반도체 기판내 제 2 트렌치를 형성하는 것을 포함할 수 있다. 제 2 트렌치는 제 1 및 제 2 대향하는 내벽들 및 플로어와 제 1 폭보다 작은 제 2 폭을 가질 수 있다. 이 방법은 또한 제 2 트렌치 내의 제 3 도전 플레이트를 형성하는 것을 포함할 수 있다.
이 방법은 또한 제 2 트렌치의 대향 내벽들 위의 제 1 및 제 2 부분들과제 2 트렌치의 플로어 위의 제 3 부분을 갖는 제 2 트렌치 내 절연층을 형성하는 단계를 포함할 수 있고, 제 2 트렌치 내 절연층의 제 1 및 제 2 부분들 사이에 갭이 있다. 제 3 도전 플레이트의 형성은 제 2 트렌치 내 도전층을 형성하는 단계를 포함할 수 있고, 도전층은 갭 내에 있고 제 2 트렌치의 절연층의 제 1, 제 2, 및 제 3 부분들에 인접한다.
반도체 기판은 제 1 도펀트 유형을 가질 수 있다. 이 방법은 또한 제 2 도펀트 유형을 갖는 반도체 기판 내에 적어도 하나의 매립층을 형성하는 것을 포함할 수 있다. 적어도 하나의 매립된 층은 반도체 기판의 상부 표면으로부터 제 1 깊이로 형성될 수 있다. 제 1 및 제 2 트렌치들은 제 1 깊이보다 큰 제 2 깊이를 가질 수 있고 적어도 하나의 매립된 층에 인접하다.
트렌치 내에 각 절연층들와 제 2 트렌치 형성들은 동시에 수행될 수 있다. 트렌치 내 각 도전층들 및 제 2 트렌치의 형성들은 동시에 수행될 수 있다.
본 발명의 다른 실시예는 마이크로전자 어셈블리를 구성하는 방법을 제공한다. 트렌치는 반도체 기판에 형성될 수 있다. 이 트렌치는 제 1 및 제 2 대향 내벽들 및 플로어를 가질 수 있다. 절연층은 트렌치 내에 형성될 수 있다. 절연층은 트렌치의 제 1 및 제 2 대향하는 내벽들 위의 제 1 및 제 2 부분들 및 트렌치의 플로어 위의 제 3 부분을 가질 수 있다. 도전층은 절연층 위의 트렌치 내에 형성될 수 있다. 도전층은 절연층의 각 제 1, 제 2 및 제 3 부분들 위의 제 1, 제 2, 및 제 3 부분들을 가질 수 있다. 도전층은 갭이 제 1 및 제 2 부분들 사이에 놓이도록 하는 두께를 가질 수 있다. 도전층의 제 3 부분은 도전층의 제 1 및 제 2 부분들을 분리하고 제 1 및 제 2 도전 플레이트들을 형성하도록 제거될 수 있다. 절연체는 도전층의 제 1 및 제 2 부분들 간의 갭의 트렌치 내에 형성될 수 있다. 제 1 및 제 2 반도체 장치들은 트렌치의 대향측들 상에 형성될 수 있다.
반도체 기판은 제 1 도펀트 형을 가질 수 있다. 이 방법은 또한 제 2 도펀트 형을 갖는 반도체 기판 내에 적어도 하나의 매립층을 형성하는 것을 포함한다. 적어도 하나의 매립층은 반도체 기판의 상부 표면으로부터 제 1 깊이로 형성될 수 있다. 트렌치는 제 1 깊이보다 큰 제 2 깊이를 가지고 적어도 하나의 매립층에 인접할 수 있다.
이 트렌치는 제 1 폭을 가질 수 있다. 이 방법은 또한 반도체 기판내에 적어도 하나의 매립층에 인접하게 제 2 트렌치를 형성하는 것을 포함할 수 있다. 제 2 트렌치는 제 1 및 제 2 대향하는 내벽들 및 플로어를 가질 수 있고 제 1 폭보다 큰 제 2 폭을 가질 수 있다. 이 방법은 또한 제 2 트렌치의 대향하는 내벽들 위의 제 1 및 제 2 부준들 및 제 2 트렌치의 플로어 위의 제 3 부분을 갖는 제 2 트렌치 내에 절연층을 형성하여, 제 2 트렌치 내의 절연층의 제 1 및 제 2 부분들 간에 갭이 존재하도록 한다. 이 방법은 또한 제 2 트렌치 내의 도전층을 형성하는 것을 포함할 수 있다. 제 2 도전층은 갭 내에 그리고 제 2 트렌치 내의 절연층의 제 1, 제 2 및 제 3 부분들에 인접하여 제 2 트렌치 내에 제 3 도전 플레이트를 형성한다.
트렌치 내의 각 절연층들 및 제 2 트렌치의 형성은 동시에 수행될 수 있다. 트렌치 내 각 도전층들 및 제 2 트렌치의 형성들은 동시에 수행될 수 있다. 제 1 폭은 대략 2 및 4 미크론 사이일 수 있으며, 제 2 폭은 대략 1 및 2 미크론 사이일 수 있고, 제 2 깊이는 대략 6 및 12 미크론 사이일 수 있다.
본 발명의 부가적인 실시예는 마이크로전자 어셈블리를 제공하는 것이다. 반도체 기판은 그 내부에 형성된 절연 트렌치를 가질 수 있다. 절연 트렌치는 제 1 및 제 2 대향하는 내벽들 및 플로어를 가질 수 있다. 제 1 및 제 2 도전 플레이트들은 절연 트렌치 각각의 제 1 및 제 2 대향하는 내벽들 위에 형성됨으로써, 제 1 및 제 2 도전 플레이트들 간에 갭이 존재하도록 한다. 제 1 및 제 2 반도체 장치들은 절연 트렌치의 대향하는 측들 상의 반도체 기판에 형성될 수 있다.
반도체 기판은 제 1 도펀트 형을 가질 수 있다. 마이크로전자 어셈블리는 또한 반도체 기판의 상부 표면으로부터 제 1 깊이로 반도체 장치들 중 적어도 하나 아래에서 제 2 도펀트 형을 갖는 매립층을 포함한다. 이 트렌치는 매립층에 인접하고 제 1 깊이보다 큰 제 2 깊이를 갖는다.
절연층은 트렌치의 제 1 및 제 2 대향하는 내벽들 위에 제 1 및 제 2 부분들을 갖는 트렌치 내에 형성될 수 있다. 절연층의 제 1 부분은 트렌치의 제 1 내벽 및 제 1 도전형 플레이트 사이에 있을 수 있고, 절연 층의 제 2 부분은 트렌치의 제 2 내벽 및 제 2 도전 플레이트 사이에 있을 수 있다.
이 트렌치는 대략 2 및 4 미트론 사이의 폭을 가질 수 있다. 제 2 깊이는 대략 6 및 12 미크론들 사이에 있을 수 있다. 절연층은 대략 0.5 및 1 미크론 사 이의 두께를 가질 수 있다. 제 1 및 제 2 도전 플레이트들은 다결정 실리콘 및 금속 중 적어도 하나를 포함할 수 있고 절연층은 산화물 및 질화물 중 적어도 하나를 포함할 수 있다.
본 발명의 상기 설명에는 적어도 하나의 예시적인 실시예가 제공되었지만, 이에 대한 수많은 변형이 있을 수 있다는 점에 인식하여야 한다. 예시적인 실시예또는 예시적인 실시예들은 단지 예에 불과하고 본 발명의 범위, 응용, 또는 구성을 제한하지 않는다. 오히려, 상술된 설명은 당업자에게 본 발명의 예시적인 실시예를 구현하도록 하는 로드맵을 제공한다. 각종 변형들이 첨부된 청구범위와 이들의 법률적인 등가물로 설명된 바와 같은 본 발명의 범위를 벗어남이 없이 예시적인 실시예에 서술된 소자들의 기능 및 배열에 대한 각종 변경을 행할 수 있다는 점을 이해하여야 한다.

Claims (20)

  1. 마이크로전자 어셈블리(microelectronic assembly)를 구성하는 방법에 있어서,
    반도체 기판에 트렌치(trench)를 형성하는 단계;
    상기 트렌치 내에 제 1 및 제 2 도전 플레이트들(conductive plates)을 형성하는 단계; 및
    상기 트렌치의 대향하는 측들 상에 상기 반도체 기판에 제 1 및 제 2 반도체 장치들을 형성하는 단계를 포함하는, 마이크로전자 어셈블리 구성 방법.
  2. 제 1 항에 있어서,
    상기 트렌치는 제 1 및 2 대향하는 내벽들 및 플로어(floor)를 가지고, 상기 제 1 및 제 2 도전 플레이트들의 형성 단계는 상기 트렌치 내에 도전층을 형성하는 단계를 포함하고, 상기 도전층은 상기 트렌치의 제 1 및 제 2 대향하는 내벽들 각각의 위의 제 1 및 제 2 부분들 및 상기 트렌치의 플로어 위의 제 3 부분을 갖는, 마이크로전자 어셈블리 구성 방법.
  3. 제 2 항에 있어서,
    상기 도전층의 상기 제 1 및 제 2 부분들을 분리하고 상기 제 1 및 제 2 도전 플레이트들을 형성하기 위하여 상기 도전층의 제 3 부분을 제거하는 단계를 더 포함하는, 마이크로전자 어셈블리 구성 방법.
  4. 제 3 항에 있어서,
    상기 트렌치 내에 절연층을 형성하는 단계를 더 포함하고, 상기 절연층은 상기 트렌치의 제 1 및 제 2 대향하는 내벽들 각각 위에 제 1 및 제 2 부분들 및 상기 트렌치의 플로어 위의 제 3 부분을 갖고, 상기 도전층의 제 1, 제 2, 및 제 3 부분들은 상기 절연층의 제 1, 제 2 및 제 3 부분들 각각 위에 형성되는, 마이크로전자 어셈블리 구성 방법.
  5. 제 4 항에 있어서,
    상기 도전층의 상기 제 1 및 제 2 부분들 간에 갭이 존재하고, 상기 도전층의 제 1 및 제 2 부분들 간의 갭의 상기 트렌치 내에 절연체(insulating body)를 형성하는 단계를 더 포함하고, 상기 절연체는 상기 도전층의 제 1 및 제 2 부분들에 인접한, 마이크로전자 어셈블리 구성 방법.
  6. 제 5 항에 있어서,
    상기 트렌치는 제 1 폭을 갖고 상기 반도체 기판 내에 제 2 트렌치를 형성하는 단계를 더 포함하고, 상기 제 2 트렌치는 제 1 및 제 2 대향하는 내벽들 및 플로어를 갖고 상기 제 1 폭보다 적은 제 2 폭을 갖는, 마이크로전자 어셈블리 구성 방법.
  7. 제 6 항에 있어서,
    상기 제 2 트렌치 내에 제 3 도전 플레이트를 형성하는 단계를 더 포함하는, 마이크로전자 어셈블리 구성 방법.
  8. 제 7 항에 있어서,
    상기 제 2 트렌치 내에 절연층의 제 1 및 제 2 부분들 간에 갭이 존재하도록 상기 제 2 트렌치의 상기 대향하는 내벽들 위의 제 1 및 제 2 부분들 및 상기 제 2 트렌치의 플로어 위의 제 3 부분을 갖는 상기 제 2 트렌치 내에 절연층을 형성하는 단계를 더 포함하고, 상기 제 3 도전 플레이트의 형성 단계는 상기 제 2 트렌 내에 도전층을 형성하고, 상기 도전층은 상기 갭 내에 있고 상기 제 2 트렌치 내의 상기 절연층의 제 1, 제 2, 및 제 3 부분들에 인접한, 마이크로전자 어셈블리 구성 방법.
  9. 제 8 항에 있어서,
    상기 반도체 기판은 제 1 도펀트 형을 가지며, 제 2 도펀트 형을 갖는 상기 반도체 기판 내에 적어도 하나의 매립층을 형성하는 단계를 더 포함하며, 상기 적어도 하나의 매립층은 상기 반도체 기판의 상부 표면으로부터 제 1 깊이로 형성되며, 상기 제 1 및 제 2 트렌치들은 상기 제 1 깊이보다 큰 제 2 깊이를 갖고 상기 적어도 하나의 매립층에 인접하는, 마이크로전자 어셈블리 구성 방법.
  10. 제 9 항에 있어서,
    상기 트렌치 내에 각 절연층들 및 상기 제 2 트렌치의 형성은 동시에 수행되고 상기 트렌치 내 각 도전층들 및 상기 제 2 트렌치의 형성은 동시에 수행되는, 마이크로전자 어셈블리 구성 방법.
  11. 마이크로전자 어셈블리 구성 방법에 있어서,
    반도체 기판에 트렌치를 형성하는 단계로서, 상기 트렌치는 제 1 및 제 2 대향하는 내벽들 및 플로어를 갖는, 상기 트렌치 형성 단계;
    상기 트랜치 내 절연층을 형성하는 단계로서, 상기 절연층은 상기 트렌치의 상기 제 1 및 제 2 대향하는 내벽들 각각 위에 제 1 및 제 2 부분들 및 상기 트렌치의 상기 플로어 위에 제 3 부분을 갖는, 상기 절연층 형성 단계;
    상기 절연층 위의 상기 트렌치 내에 도전층을 형성하는 단계로서, 상기 도전층은 상기 절연층의 각 제 1, 제 2, 및 제 3 부분들 위의 제 1, 제 2 및 제 3 부분들을 가지며, 상기 도전층은 두께를 갖고 상기 제 1 및 제 2 부분들 사이에 갭이 놓이도록 하는, 상기 도전층 형성 단계;
    상기 도전층의 상기 제 1 및 제 2 부분들을 분리하고 제 1 및 제 2 도전 플레이트들을 형성하도록 상기 도전층의 제 3 부분을 제거하는 단계;
    상기 도전층의 제 1 및 제 2 부분들 사이의 갭에서 상기 트렌치 내에 절연체를 형성하는 단계; 및
    상기 트렌치의 대향하는 측면들 상에 제 1 및 제 2 반도체 장치들을 형성하는 단계를 포함하는, 마이크로전자 어셈블리 구성 방법.
  12. 제 11 항에 있어서,
    상기 반도체 기판은 제 1 도펀트 형을 갖고, 상기 제 2 도펀트 형을 갖는 상기 반도체 기판 내에 적어도 하나의 매립층을 형성하는 단계를 더 포함하고, 상기 적어도 하나의 매립층은 상기 반도체 기판의 상부 표면으로부터 제 1 깊이로 형성되고, 상기 트렌치는 상기 제 1 깊이보다 큰 제 2 깊이를 갖고 상기 적어도 하나의 매립층에 인접하는, 마이크로전자 어셈블리 구성 방법.
  13. 제 12 항에 있어서,
    상기 트렌치는 제 1 폭을 가지며,
    상기 반도체 기판에 상기 적어도 하나의 매립층에 인접하게 제 2 트렌치를 형성하는 단계로서, 상기 제 2 트렌치는 제 1 및 제 2 대향하는 내벽들 및 플로어를 갖고 상기 제 1 폭보다 적은 제 2 폭을 갖는, 상기 제 2 트랜치 형성 단계;
    상기 제 2 트렌치 내에 상기 절연층의 제 1 및 제 2 부분들 사이에 갭이 존재하도록 상기 제 2 트렌치의 상기 대향하는 내벽들 위의 제 1 및 제 2 부분들 및 상기 제 2 트렌치의 플로어 위의 제 3 부분을 갖는 상기 제 2 트렌치 내에 절연층을 형성하는 단계; 및
    상기 제 2 트렌치 내에 도전층을 형성하는 단계로서, 상기 제 2 도전층은 상 기 제 2 트렌치 내에 제 3 도전 플레이트를 형성하도록 상기 갭내에 있고 상기 제 2 트랜치 내에 상기 절연층의 제 1, 제 2, 및 제 3 부분들에 인접하는, 상기 도전층 형성 단계를 더 포함하는, 마이크로전자 어셈블리 구성 방법.
  14. 제 13 항에 있어서,
    상기 트렌치 내에 각 절연층들 및 상기 제 2 트렌치의 형성들은 동시에 수행되고 상기 트렌치 내 각 도전층들 및 상기 제 2 트렌치의 형성들은 동시에 수행되는, 마이크로전자 어셈블리 구성 방법.
  15. 제 14 항에 있어서,
    상기 제 1 폭은 약 2 및 4 미크론 사이이고, 상기 제 2 폭은 약 1 및 2 미크론 사이이고, 상기 제 2 깊이는 약 6 및 12 미크론 사이인, 마이크로전자 어셈블리 구성 방법.
  16. 마이크로전자 어셈블리에 있어서,
    내부에 형성된 절연 트렌치(isolation trench)를 갖는 반도체 기판으로서, 상기 절연 트렌치는 제 1 및 제 2 대향하는 내벽들 및 플로어를 갖는, 상기 반도체 기판;
    제 1 및 제 2 도전 플레이트들 사이에 갭이 존재하도록 상기 절연 트렌치 각각의 상기 제 1 및 제 2 대향하는 내벽들 위에 형성되는, 상기 제 1 및 제 2 도전 성 플레이트들; 및
    상기 절연 트렌치의 대향하는 측들 상에 상기 반도체 기판에 제 1 및 제 2 반도체 장치들을 포함하는, 마이크로전자 어셈블리.
  17. 제 16 항에 있어서,
    상기 반도체 기판은 제 1 도펀트 형을 가지며, 상기 반도체 기판의 상부 표면으로부터 제 1 깊이로 상기 반도체 장치들 중 적어도 하나 아래에 제 2 도펀트 유형을 갖는 매립층을 더 포함하고, 상기 트렌치는 상기 매립층에 인접하고 상기 제 1 깊이보다 큰 제 2 깊이를 갖는, 마이크로전자 어셈블리.
  18. 제 17 항에 있어서,
    상기 트렌치의 상기 제 1 및 제 2 대향하는 내벽들 위의 제 1 및 제 2 부분들을 갖는 상기 트렌치 내에 절연층을 더 포함하고, 상기 절연층의 제 1 부분은 상기 트렌치의 제 1 내벽 및 상기 제 1 도전 플레이트 사이에 있고 상기 절연층의 제 2 부분은 상기 트렌치의 제 2 내벽 및 상기 제 2 도전 플레이트 사이에 있는, 마이크로전자 어셈블리.
  19. 제 18 항에 있어서,
    상기 트렌치는 약 2 및 4 미크론 사이의 폭을 갖고, 상기 제 2 깊이는 약 6 및 12 미크론 사이이고, 상기 절연층은 약 0.5 및 1 미크론 사이의 두께를 갖는, 마이크로전자 어셈블리.
  20. 제 19 항에 있어서,
    상기 제 1 및 제 2 도전 플레이트들은 다결정 실리콘 및 금속 중 적어도 하나를 포함하고 상기 절연층은 산화물 및 질화물 중 적어도 하나를 포함하는, 마이크로 전자 어셈블리.
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