CN1873955A - 半导体元件及其制造方法 - Google Patents

Abstract

一种半导体元件的制造方法，此方法先提供一基底，基底上至少已形成有一P型金属氧化物半导体晶体管以及一N型金属氧化物半导体晶体管。于基底上形成介电层，至少覆盖住P型金属氧化物半导体晶体管以及N型金属氧化物半导体晶体管，此介电层具有第一拉伸应力。之后，于基底上形成光致抗蚀剂层，暴露出P型金属氧化物半导体晶体管上的介电层。接着，以光致抗蚀剂层为掩模，对P型金属氧化物半导体晶体管上的介电层进行离子注入工艺，以使此部分的介电层具有第二拉伸应力，其中，第二拉伸应力小于第一拉伸应力。然后，再移除光致抗蚀剂层。

Description

半导体元件及其制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，特别是涉及一种提高载子迁移率(Carrier Mobility)的半导体元件及其制造方法。

背景技术

金属氧化半导体晶体管(Metal-Oxide Semiconductor Transistor；MOS)夹着其耗电量非常小，并且适合高密度的集成制造等诸多优点，为现今半导体工艺中，最重要而且应用最广泛的一种基本的电子元件。随着半导体的集成度(Integration)的提升，金属氧化半导体晶体管的尺寸亦随之缩小。然而，其尺寸缩减有其极限，因此，如何利用其它的方法，例如是通过增进晶体管通道的应变(Strain)以改善载子迁移率的方法广泛地被研究中。

对N型金属氧化物半导体晶体管而言，于其上方覆盖一层具有拉伸应力(Tensile Stress)的氮化硅层以增加通道的拉伸应变是众所皆知的一种方法。且N型金属氧化物半导体晶体管上的电子迁移率增加的程度与氮化硅膜的应力成正比，因此氮化硅膜的应力将可控制N型金属氧化物半导体晶体管上电子迁移率增加的程度，氮化硅膜的拉伸应力越高，电子迁移率越佳。

然而，另一方面，对于P型金属氧化物半导体晶体管而言，氮化硅膜的拉伸应力越高，空穴迁移率反而会因而下降衰减(Decay)。因此，对于同时形成有N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管的半导体元件，如何于增加氮化硅膜的拉伸应力而加强N型金属氧化物半导体晶体管的电子迁移率的同时，又可以减少P型金属氧化物半导体晶体管空穴迁移率的衰减，是目前极需克服的问题。

发明内容

有鉴于此，本发明的目的就是在提供一种半导体元件的制造方法，其工艺简单，可以减少空穴迁移率的衰减，加快元件的运作速度。

本发明的另一目的是提供一种半导体元件，能够加强N型金属氧化物半导体晶体管的电子迁移率，又可以达到减少P型金属氧化物半导体晶体管空穴迁移率的衰减的效果。

本发明提出一种半导体元件的制造方法，此方法先提供基底，基底上至少已形成有P型金属氧化物半导体晶体管以及N型金属氧化物半导体晶体管。接着，于基底上形成介电层，至少覆盖住P型金属氧化物半导体晶体管以及N型金属氧化物半导体晶体管，此介电层具有第一拉伸应力。之后，于基底上形成光致抗蚀剂层，暴露出P型金属氧化物半导体晶体管上的介电层。以光致抗蚀剂层为掩模，对P型金属氧化物半导体晶体管上的介电层进行离子注入工艺，以使此部分的介电层具有第二拉伸应力，其中，第二拉伸应力小于第一拉伸应力。然后，再移除光致抗蚀剂层。

依照本发明的优选实施例所述的半导体元件的制造方法，上述于移除光致抗蚀剂层后，更可以移除介电层。

依照本发明的优选实施例所述的半导体元件的制造方法，上述于形成介电层之前，还可以于P型金属氧化物半导体晶体管以及N型金属氧化物半导体晶体管的源极区、漏极区以与栅极的表面形成金属硅化物层，其形成方法例如是进行自行对准硅化物工艺。

依照本发明的优选实施例所述的半导体元件的制造方法，上述的介电层例如是碳化硅层或是氮化硅层。

依照本发明的优选实施例所述的半导体元件的制造方法，上述的氮化硅层的拉伸应力例如约是介于0.5～2.5GPa，其形成方法例如是等离子体增强型化学气相沉积法(PECVD)。而且，更可以于氮化硅层形成后进行热处理步骤。此热处理步骤例如是尖峰退火(spike anneal)、紫外线烘烤(UV curing)、电子束退火(E-beam anneal)或激光退火(laser anneal)。

依照本发明的优选实施例所述的半导体元件的制造方法，上述的离子注入工艺所注入的掺杂物可以为锗(Ge)原子，其注入的能量例如是50～200keV，其注入的剂量例如是1×10¹³～1×10¹⁶个原子/平方厘米。

依照本发明的优选实施例所述的半导体元件的制造方法，上述离子注入工艺所注入的掺杂物还可以是硅(Si)原子、氩(Ar)原子或氙(Xe)原子。

本发明提出一种半导体元件，其由基底、至少一P型金属氧化物半导体晶体管与一N型金属氧化物半导体晶体管以及介电层所构成。其中，P型金属氧化物半导体晶体管以及N型金属氧化物半导体晶体管设置于基底中。介电层至少设置于P型金属氧化物半导体晶体管以及N型金属氧化物半导体晶体管上，其中位在N型金属氧化物半导体晶体管上的介电层的拉伸应力大于位在P型金属氧化物半导体晶体管上的介电层的拉伸应力。

依照本发明的优选实施例所述的半导体元件，还可以包括金属硅化物层设置于P型金属氧化物半导体晶体管以及N型金属氧化物半导体晶体管的源极区、漏极区与栅极的表面。

依照本发明的优选实施例所述的半导体元件，上述的介电层的材料可以是碳化硅或氮化硅。

依照本发明的优选实施例所述的半导体元件，上述P型金属氧化物半导体晶体管上的介电层中例如是掺杂有锗、硅、氩或氙。

本发明因于形成高拉伸应力的介电层之后，再对于P型金属氧化物半导体晶体管上的介电层进行离子注入工艺，其工艺简单，且可缓和P型金属氧化物半导体晶体管上介电层的拉伸应力，因而得以于提高N型金属氧化物半导体晶体管的电子迁移率的同时，减少P型金属氧化物半导体晶体管空穴迁移率的衰减，达到增加元件运作速度的效果。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图作详细说明如下。

附图说明

图1A至图1F所绘示为依照本发明一优选实施例的一种半导体元件的制造流程剖面图。

图2A至图2E所绘示为依照本发明另一优选实施例的一种半导体元件的制造流程剖面图。

简单符号说明

100、200：基底

102、202：隔离结构

110、210：P型金属氧化物半导体晶体管

120、220：N型金属氧化物半导体晶体管

130、130’、230、230’：介电层

140、240：光致抗蚀剂层

150、250：离子注入工艺

225：金属硅化物层

212、222：栅极

214a、224a：源极区

214b、224b：漏极区

具体实施方式

图1A至图1F所绘示为依照本发明一优选实施例的一种半导体元件的制造流程剖面图。

请参照图1A，此方法先提供一基底100。基底100上至少已形成有P型金属氧化物半导体晶体管110以及N型金属氧化物半导体晶体管120。P型金属氧化物半导体晶体管110与N型金属氧化物半导体晶体管120的形成方法为本领域技术人员所周知，于此不赘述。两晶体管之间可以是用隔离结构102来作为区隔。隔离结构102例如是通过浅沟渠隔离结构工艺、区域氧化(LOCOS)工艺或是其它合适的工艺，而形成之。

接着，请参照图1B，于基底100上形成介电层130，覆盖住P型金属氧化物半导体晶体管110以及N型金属氧化物半导体晶体管120，介电层130具有第一拉伸应力。介电层130的材料例如是碳化硅或氮化硅或其它具拉伸应力的材料。其中，氮化硅膜的形成方法例如是等离子体增强型化学气相沉积法(PECVD)，利用高射频能量，控制反应气体硅烷与氮气的比例等工艺参数，制造出拉伸应力约是介于0.5～2.5GPa之间的氮化硅膜。

此外，氮化硅膜的形成更可以是在沉积一层氮化硅膜层(未图示)后，进行热处理步骤，以控制其拉伸应力约是介于0.5～2.5GPa之间。其中，热处理步骤例如是利用尖峰退火(spike anneal)、紫外线烘烤(UV curing)、电子束退火(E-beam anneal)或是激光退火(laser anneal)等技术来进行。

之后，请参照图1C，于基底100上形成光致抗蚀剂层140，暴露出P型金属氧化物半导体晶体管110上的介电层130。光致抗蚀剂层140例如是正光致抗蚀剂，其例如是先以旋转涂布(spin coating)方式于介电层130上形成光致抗蚀剂材料层(未图示)，再利用曝光显影工艺图案化光致抗蚀剂材料层，形成光致抗蚀剂层140。

继而，请参照图1D，以光致抗蚀剂层140为掩模，对P型金属氧化物半导体晶体管110上的介电层130进行一离子注入工艺150。离子注入工艺150所注入的掺杂物例如是硅(Si)原子、氩(Ar)原子或氙(Xe)原子。另外，也可以注入锗(Ge)原子为掺杂物。注入锗(Ge)原子的方式例如是控制注入能量约在50～200keV，注入剂量约为1×10¹³～1×10¹⁶原子/平方厘米来进行离子注入。

然后，请参照图1E，P型金属氧化物半导体晶体管110上的介电层130在经过离子注入工艺150之后，其拉伸应力将被降低，接近0GPa，成为具有第二拉伸应力的介电层130’。其中，介电层130’的第二拉伸应力远小于介电层130的第一拉伸应力。继而，移除光致抗蚀剂层140，移除的方法例如是以湿式去光致抗蚀剂或干式去光致抗蚀剂的方式来进行。在一实施例中，于移除光致抗蚀剂层140之后，还可以移除介电层130与介电层130’，如图1F所示，以便于后续其它工艺，如自行对准硅化物工艺(self-aligned silicide)的进行。

以下针对利用上述方法所得的结构加以说明。请参照图1E，本发明的半导体元件由基底100、P型金属氧化物半导体晶体管110、N型金属氧化物半导体晶体管120、介电层130以及介电层130’所构成。两晶体管可以是通过隔离结构102而将其区隔开来。其中，P型金属氧化物半导体晶体管110以及N型金属氧化物半导体晶体管120设置于基底100中。介电层130’设置于P型金属氧化物半导体晶体管110上，而介电层130则设置在N型金属氧化物半导体晶体管120上，其中位在N型金属氧化物半导体晶体管120上的介电层130的拉伸应力大于位在P型金属氧化物半导体晶体管110上的介电层130’的拉伸应力，且介电层130’中例如是掺杂有锗、硅、氩或氙等掺杂物。

上述实施例的制造方法，于P型金属氧化物半导体晶体管110以及N型金属氧化物半导体晶体管120上形成介电层130之后，对P型金属氧化物半导体晶体管110上的介电层130进行离子注入工艺150，此方法的步骤简单，工艺相当容易，且可有效降低P型金属氧化物半导体晶体管110上介电层130’的拉伸应力，避免因为具有拉伸应力介电层130的形成，而导致P型金属氧化物半导体晶体管110空穴迁移率衰减的问题。

图2A至图2E所绘示为依照本发明另一优选实施例的一种半导体元件的制造流程剖面图。

请参照图2A，此方法先提供基底200，基底200上例如至少是已形成有P型金属氧化物半导体晶体管210以及N型金属氧化物半导体晶体管220。其中，P型金属氧化物半导体晶体管210与N型金属氧化物半导体晶体管220的形成方法为熟知此项技术者所周知，于此不赘述。两晶体管之间可以是用隔离结构202来作为区隔。隔离结构202例如是通过浅沟渠隔离结构工艺、区域氧化(LOCOS)工艺或是其它合适的工艺，而形成之。

此外，P型金属氧化物半导体晶体管210的源极区214a、漏极区214b以与栅极212的表面以及N型金属氧化物半导体晶体管220的源极区224a、漏极区224b以与栅极222的表面已形成金属硅化物层225。金属硅化物层225的形成方法例如是进行自行对准硅化物工艺。

接着，请参照图2B，于基底200上形成介电层230，至少覆盖住P型金属氧化物半导体晶体管210以及N型金属氧化物半导体晶体管220，此介电层230具有第一拉伸应力。介电层230的材料例如是碳化硅、氮化硅或其它适当的材料。其中，氮化硅膜的形成方法例如是等离子体增强型化学气相沉积法(PECVD)，利用高射频能量，控制反应气体硅烷与氮气的比例等工艺参数，制造出拉伸应力约是介于0.5～2.5GPa之间的氮化硅膜。

另外，氮化硅膜的形成还可以是在沉积一层氮化硅膜层(未图示)后，进行热处理步骤，以控制其拉伸应力约是介于0.5～2.5GPa之间。其中，热处理步骤例如是利用尖峰退火(spike anneal)、紫外线烘烤(UV curing)、电子束退火(E-beam anneal)或是激光退火(laser anneal)等技术来进行。

之后，请参照图2C，于基底200上形成光致抗蚀剂层240，暴露出P型金属氧化物半导体晶体管210上的介电层230。光致抗蚀剂层240例如是正光致抗蚀剂，其例如是以旋转涂布的方式在介电层230上形成一层光致抗蚀剂材料层(未图示)，再利用曝光显影工艺图案化光致抗蚀剂材料层，形成光致抗蚀剂层240。

继而，请参照图2D，以光致抗蚀剂层240为掩模，对P型金属氧化物半导体晶体管210上的介电层230进行一离子注入工艺250。离子注入工艺250所注入的掺杂物例如是硅(Si)原子、氩(Ar)原子或氙(Xe)原子。另外，也可以注入锗(Ge)原子为掺杂物。注入锗(Ge)原子的方式例如是控制注入能量约在50～200keV，注入剂量约为1×10¹³～1×10¹⁶原子/平方厘米来进行离子注入。

然后，请参照图2E，P型金属氧化物半导体晶体管上的介电层230在经过离子注入工艺250之后，其拉伸应力将被降低，接近0GPa，成为具有第二拉伸应力的介电层230’。其中，介电层230’的第二拉伸应力远小于介电层230的第一拉伸应力。继而，移除光致抗蚀剂层240，移除的方法例如是以湿式去光致抗蚀剂或干式去光致抗蚀剂的方式来进行。

由上述制造方法所得的半导体元件，如图2E所示，其结构与前一实施例的不同在于：还包括一金属硅化物层225设置于P型金属氧化物半导体晶体管210以及N型金属氧化物半导体晶体管220的源极区、漏极区与栅极的表面。

上述实施例的制造方法，于P型金属氧化物半导体晶体管210以及N型金属氧化物半导体晶体管220上形成介电层230之后，对P型金属氧化物半导体晶体管210上的介电层230进行离子注入工艺250，此方法的步骤简单，工艺相当容易，且可有效降低P型金属氧化物半导体晶体管210上介电层230’的拉伸应力，避免因为具有拉伸应力介电层230的形成，而导致P型金属氧化物半导体晶体管210空穴迁移率衰减的问题。且介电层230如为氮化硅膜层，其形成于金属硅化物层225的上方作为形成接触窗开口时的蚀刻终止层(Contact Etch Stop Silicon Layer)之用，由于此膜层的应力影响，亦有提升载子迁移率的效果。

综上所述，本发明于P型金属氧化物半导体晶体管以及N型金属氧化物半导体晶体管上形成具拉伸应力的介电层之后，再对P型金属氧化物半导体晶体管上的介电层进行离子注入工艺。其步骤简单，且可以降低P型金属氧化物半导体晶体管上介电层的拉伸应力，进而减少P型金属氧化物半导体晶体管空穴迁移率的衰减。本发明所提出的元件结构，于提升N型金属氧化物半导体晶体管的电子迁移率的同时，尚得以减少P型金属氧化物半导体晶体管空穴迁移率的衰减，而达到提高元件运作速度的效果。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。

Claims (20)

1、一种半导体元件的制造方法，其步骤包括：

提供一基底，该基底上至少已形成有一P型金属氧化物半导体晶体管以及一N型金属氧化物半导体晶体管；

于该基底上形成一介电层，至少覆盖住该P型金属氧化物半导体晶体管以及该N型金属氧化物半导体晶体管，该介电层具有一第一拉伸应力；

于该基底上形成一光致抗蚀剂层，暴露出该P型金属氧化物半导体晶体管上的该介电层；

以该光致抗蚀剂层为掩模，对该P型金属氧化物半导体晶体管上的该介电层进行一离子注入工艺，以使该P型金属氧化物半导体晶体管上的该介电层具有一第二拉伸应力，其中，该第二拉伸应力小于该第一拉伸应力；以及

移除该光致抗蚀剂层。

2、如权利要求1所述的半导体元件的制造方法，其中于移除该光致抗蚀剂层后，还包括移除该介电层。

3、如权利要求1所述的半导体元件的制造方法，其中于形成该介电层之前，还包括于该P型金属氧化物半导体晶体管以及该N型金属氧化物半导体晶体管的源极区、漏极区以与栅极的表面形成一金属硅化物层。

4、如权利要求3所述的半导体元件的制造方法，其中形成该金属硅化物层的方法包括一自行对准硅化物工艺。

5、如权利要求1所述的半导体元件的制造方法，其中该介电层包括一氮化硅层。

6、如权利要求5所述的半导体元件的制造方法，其中该氮化硅层的拉伸应力介于0.5～2.5GPa。

7、如权利要求5所述的半导体元件的制造方法，其中形成该氮化硅层的方法包括等离子体增强型化学气相沉积法。

8、如权利要求5所述的半导体元件的制造方法，其中形成该氮化硅层的方法包括于该氮化硅层形成后进行一热处理步骤。

9、如权利要求8所述的半导体元件的制造方法，其中该热处理步骤包括尖峰退火、紫外线烘烤、电子束退火或激光退火。

10、如权利要求1所述的半导体元件的制造方法，其中该离子注入工艺所注入的掺杂物包括锗原子。

11、如权利要求10所述的半导体元件的制造方法，其中该离子注入工艺的注入能量为50～200keV。

12、如权利要求10所述的半导体元件的制造方法，其中该离子注入工艺的注入剂量为1×10¹³～1×10¹⁶原子/平方厘米。

13、如权利要求1所述的半导体元件的制造方法，其中该离子注入工艺所注入的掺杂物包括硅原子、氩原子或氙原子。

14、如权利要求1所述的半导体元件的制造方法，其中该介电层包括一碳化硅层。

15、一种半导体元件，包括

一基底；

至少一P型金属氧化物半导体晶体管以及一N型金属氧化物半导体晶体管设置于该基底中；以及

一介电层至少设置于该P型金属氧化物半导体晶体管以及该N型金属氧化物半导体晶体管上，其中位在该N型金属氧化物半导体晶体管上的该介电层的拉伸应力大于位在该P型金属氧化物半导体晶体管上的该介电层的拉伸应力。

16、如权利要求15所述的半导体元件，更包括一金属硅化物层设置于该P型金属氧化物半导体晶体管以及该N型金属氧化物半导体晶体管的源极区、漏极区与栅极的表面。

17、如权利要求15所述的半导体元件，其中该介电层的材料包括氮化硅。

18、如权利要求15所述的半导体元件，其中该介电层的材料包括碳化硅。

19、如权利要求15所述的半导体元件，其中位在该P型金属氧化物半导体晶体管上的该介电层中掺杂有锗。

20、如权利要求15所述的半导体元件，其中位在该P型金属氧化物半导体晶体管上的该介电层中掺杂有硅、氩或氙。

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