CN100338761C - 制造层顺序方法及制造集成电路方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000059 patterning Methods 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 81
- 238000005530 etching Methods 0.000 claims description 74
- 238000000034 method Methods 0.000 claims description 67
- 229920005591 polysilicon Polymers 0.000 claims description 55
- 239000011159 matrix material Substances 0.000 claims description 22
- 230000008569 process Effects 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 230000003667 anti-reflective effect Effects 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 3
- 239000000463 material Substances 0.000 description 21
- 239000004065 semiconductor Substances 0.000 description 20
- 238000002513 implantation Methods 0.000 description 15
- 239000007943 implant Substances 0.000 description 11
- 238000000151 deposition Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000005669 field effect Effects 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 229910052801 chlorine Inorganic materials 0.000 description 4
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 3
- 241000209094 Oryza Species 0.000 description 3
- 235000007164 Oryza sativa Nutrition 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 235000009566 rice Nutrition 0.000 description 3
- 229910019142 PO4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- OBNDGIHQAIXEAO-UHFFFAOYSA-N [O].[Si] Chemical compound [O].[Si] OBNDGIHQAIXEAO-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 238000001764 infiltration Methods 0.000 description 2
- 230000008595 infiltration Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 2
- 239000010452 phosphate Substances 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 125000001246 bromo group Chemical group Br* 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 125000001309 chloro group Chemical group Cl* 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000011514 reflex Effects 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/914—Doping
- Y10S438/924—To facilitate selective etching
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
本发明涉及制造层顺序方法及制造集成电路方法。本发明提供了一种用于制造层顺序的方法，所述层顺序具有一第一与一第二侧向限制结构，所述方法的步骤包含提供一第一层于一基质的一第一表面部分上，以一第一型传导性的掺质掺杂所述第一层，提供一第二层于所述基质的一第二表面部分上，所述第二层无所述第一型传导性的掺质，形成一第三层于所述第一层上，所述第三层无所述第一型传导性的掺质，形成一第四层于所述第二层上，以所述第一型传导性的掺质掺杂所述第四层。蚀刻所述第一层与所述第三层，因而将所述第一层与第三层图案化，以形成所述第一侧向限制结构。蚀刻所述第二层与所述第四层，因而将所述第二层与第四层图案化，以形成所述第二侧向限制结构。
Description
技术领域
本发明是关于一种制造层顺序的方法以及一种制造集成电路的方法。
背景技术
关于90奈米技术微影蚀刻，逻辑装置栅极图案化的一大问题在于n-MOS与p-MOS晶体管的CD差别。CD即为关键尺寸，是代表最小几何特征的尺寸(例如栅极堆的宽度)，其是由一已知的技术在半导体制造过程中所制造而成。
当一方面在n-MOS晶体管上形成一栅极堆，而另一方面在p-MOS晶体管上形成栅极堆时，CMOS架构的两装置间的栅极宽度通常是不同的，这是由于以下所描述的原因。相较于未掺杂的硅与n-掺杂的硅，在卤素放电中，硅的化学蚀刻会受到电性活化掺质的形式与浓度影响。P型掺质(例如硼)稍微抑制硅蚀刻速度(以因子为2)，然而高浓度的n型掺质(例如砷或是磷)则是以因子1.5至2促进蚀刻。
N型掺杂形成Fermi阶级，且因而降低电荷转移至化学吸附氯的能量障蔽。可被用以蚀刻n-MOS或是p-MOS晶体管的氯及/或溴原子，是共价键结于未掺杂的硅表面的特定位置。由于n型位置以及所促进的电子转移，更多离子性的硅-卤素表面键结的形成，开启额外的化学吸附位置，且促使蚀刻物质渗透至基质晶格的表面，其可撞击氯原子更快化学吸附、渗透晶格以及反应。
当形成CMOS装置时，蚀刻之前，n-MOS区域包含一预先植入(例如磷植入)，但是在p-MOS区域中，并不存在此一预先植入。因此，在蚀刻p-MOS区域与n-MOS区域的栅极堆时，在p-MOS区域与n-MOS区域之间的蚀刻速度不同。n-MOS区域的蚀刻速度大于p-MOS区域，且因而CD较小。
这造成n-MOS与p-MOS晶体管具有不同的栅极宽度，而形成不同的电性性质以及在一CMOS装置中，p-MOS与n-MOS晶体管的晶体管系数值(例如门槛电压)不同。由于这会恶化一集成电路的晶体管组件功能，因此这样的差别是不被期待的。
在以下叙述中，以图1A至图1E为基础，其是说明习知技艺中CMOS装置的层顺序制造方法，更进一步解释缺点。
请参阅图1A至图1E，每一图的左手方向是显示p-MOS层顺序100，而n-MOS层顺序101是显示于右手方向。在相同基质的不同表面区域上，形成层顺序100、101。
在硅基质103上沉积一栅极氧化物层104，而获得图1A中所示的层顺序102。而后，在所述栅极氧化物层104上，沉积一未掺杂的多晶硅层105。再者，在n-MOS层顺序100与n-MOS层顺序101的表面上，提供一光阻层106。而后，进行一微影蚀刻制程以使得所述光阻层106仅维持在p-MOS层顺序100的顶部，而所述未掺杂的多晶硅层105的表面无光阻106，且是暴露于所述n-MOS层顺序101中。而后，进行一n型植入107制程，仅在所述n-MOS层顺序101中未掺杂的多晶硅层105中，植入磷物质，而在p-MOS层顺序100上覆盖未掺杂的多晶硅层105的所述光阻106，是避免n型掺质被引入p-MOS层顺序100的未掺杂多晶硅层105中。
自层顺序102的表面移除光阻106，以获得图1B中所示的层顺序110。
藉由上述的植入制程，由于在植入制程中，暴露所述n-MOS层顺序101的未掺杂多晶硅层105，而产生一掺杂的n-掺杂多晶硅层111。相较于此，所述未掺杂多晶硅层105是维持在所述CMOS层顺序100中。图1B是说明在栅极植入后，n-MOS区域中的掺杂多晶硅层11。
在藉由植入而具有掺杂多晶硅111与具有移除的光阻106之后，藉由沉积硅氧化物材质而形成硬罩幕112，而后作为一蚀刻障壁。所述硬罩幕12的厚度典型为500埃至2000埃，且通常是使用TEOS(四乙基氧硅)作为所述的硅氧化物材质。
为了得到图1C所示的层顺序120，在区域100、101上覆盖一BARC层，而后再覆盖另一光阻层。BARC结构代表「底部抗反射覆膜」。在微影蚀刻结构中，藉由抑制反射性的缺口、波浪效应以及由薄膜干扰所引起的摆动比，使用BARC结构促进关键尺寸(CD)的控制。而后使用微影蚀刻制程，将BARC层与另一光阻层图案化，因而于包含BARC结构121与光阻结构122的区域100、101上，形成侧向限制结构。
为了得到图1D中所示的层结构130，使用侧向限制的BACR结构121与光阻结构122堆栈作为蚀刻罩幕，而在所述p-MOS层顺序100与n-MOS层顺序101上，蚀刻所述的硬罩幕112。这造成一方面在未掺杂多晶硅层105表面上，另一方面在n掺杂多晶硅层111的表面上，形成硬罩幕结构131。而后移除所述BARC结构121与所述光阻结构122。由于在区域100、101上硬罩幕的材质相同，在蚀刻结构112的蚀刻速度与p-MOS层顺序100与n-MOS层顺序101之间的不同，因而所述硬罩幕结构131的侧向宽度d几乎与p-MOS层顺序100与n-MOS层顺序101相等。换言之，在蚀刻所述硬罩幕112之后，p-MOS与n-MOS的CD几乎相同，亦即在区域100与区域101中的宽度d约相等。
为了得到图1E中所示的CMOS栅极堆层顺序140，进行一多晶硅选择蚀刻制程。由于引入磷掺质，上述n-掺杂多晶硅层111的蚀刻速度大于未掺杂的多晶硅层105，在n-MOS层顺序101上，n-掺杂栅极142的宽度d2实质上小于p-MOS层顺序100的未掺杂栅极141的宽度d1。相较于所述p-MOS区域100中未掺杂的(或是固有的掺杂)多晶硅105，在n-MOS区域101中，n-掺杂多晶硅111的蚀刻速度较快。
所以，在图1E左侧所示的p-MOS晶体管与图1E右侧所示的n-MOS晶体管具有不同的电性(门槛电压等)。
如上所述，不同栅极堆长度的问题，特别是发生在使用高能量预先植入方式的90奈米逻辑技术。在130奈米技术之前，此问题并不严重。
根据此技艺的状态，藉由OPC(光学邻近校正)调整微影CD，试图使得p-MOS与n-MOS晶体管的宽度几乎相等。OPC是用于补偿罩幕错误的校正制程。换言之，OPC是在半导体制程中，用于处理微影蚀刻变形的方法。OPC的目的是在一给定的设备中，藉由促进摆动图案的印刷能力，形成更小的形体。OPC是运用光罩几何的系统改变，以补偿由光学绕射与电阻制程效应所引起的非线性变形。因此，合并OPC的罩幕是取消使用图案转换所不想要的变形效应的系统。
然而，所述的OPC方法非常的昂贵且困难，以及而后会增加制造集成电路的制造时间。
发明内容
本发明的目的是提供一种简化制造层顺序的方法，当处理具有不同掺质性质的材质时，所述的层顺序具有宽度相同的侧向限制结构。
为了达成本发明，提供一种制造具有第一与第二侧向限制结构的层顺序的方法，所述方法包含的步骤为提供一第一层于一基质的第一表面部分上，所述的第一层是以第一型传导性的掺质所掺杂。再者，在所述基质的第二表面上，提供一第二层，所述第二层没有具有所述第一型传导性的掺质。于所述第一层上形成第三层，所述第三层没有具有所述第一型传导性掺质。再者，于所述第二层上，形成一第四层，所述第四层所掺杂的是第一型传导性的掺质。蚀刻所述第一层与所述第三层，因而将所述第一层与所述第三层图案化，以形成第一侧向限制结构。再者，蚀刻第二层与第四层。因而将所述第二层与第四层图案化，以形成第二侧向限制结构。
除此之外，本发明的目的是提供一种制造集成电路的方法，所述方法包含以上述方法步骤与/或基质，制造复数层结构。
本发明的上述与其它目的、特征与优点，详述于以下说明与权利要求中，并结合图式，其中相似的部分或组件是以相同的组件符号表示。
本发明的基本概念是要补偿具有掺质与不具有掺质的材质其不同时刻速度的效应，本发明是提供不具有掺质的一辅助层于包含掺质且待蚀刻层上，以及藉由包含掺质的另一辅助层，对应覆盖不具有掺质的一待蚀刻层。所以，在一无掺质的层上，提供一第一层结构，其包含具有掺质的一层，以及提供一第二层结构，其不具掺质的一层于具有掺质的层上。而后，同时蚀刻在无掺质辅助层下掺质的层顺序，以及在包含辅助层的掺质下所述无掺质层。在两层顺序中，由于不同的掺质性质，两次层的蚀刻速度为一高一低。所以，第一层与第一辅助层以及第二层与第二辅助层的平均共同蚀刻速度，实质上相同。所以，由蚀刻两层顺序所获得的侧向限制结构具有实质上相同的宽度。
将此概念适用于CMOS装置中，藉由实现具有相同栅极宽度的n-MOS晶体管与p-MOS晶体管，而提供一栅极图案化方法，因而提供具有改良性质的集成电路，这是由于具有不同栅极宽度的n-MOS与p-MOS场效晶体管之间的不同电性被排除或是至少被大幅降低。
换言之，由于n掺杂与p掺杂(或未掺杂)硅材质的不同蚀刻速度，在CMOS装置中栅极堆栈蚀刻于p-MOS晶体管与n-MOS晶体管的形成不同栅极宽度的问题，其解决方法是在p型半导体栅极层上沉积n型半导体层，以及在n型半导体栅极层上沉积p型半导体层。蚀刻所述的两层顺序，不同的蚀刻速度效应彼此补偿，因此所述栅极宽度实质上是相同的。因此，相较于此技艺的状态，两种晶体管型式所得晶体管的电性更为相似。
除了在p型半导体栅极层上沉积n型半导体层以及在n型半导体栅极层上沉积一p型半导体层，可在一未掺杂的半导体栅极层上沉积一n型半导体层，以及可在一n型半导体栅极层上沉积一未掺杂的半导体层。抑或者，可在一未掺杂的半导体栅极层上沉积一p型半导体层，以及在一p型半导体栅极层上沉积一未掺杂的半导体层。
优点在于本发明的方法非常简单，不需要额外的罩幕，且仍维持短的制程间，因此仅需要一点点努力即可获得本发明的结构。
较佳为，为了将CD降低最小化，在一硬罩幕氧化物层的顶部上沉积一额外的多晶硅层，以及藉由如同n-MOS区域中所用的植入条件，而植入p-MOS区域。植入的能量与剂量是可调整的。而后，进行栅极硬罩幕图案化(硬罩幕氧化物/多晶硅)制程，由于所述p-MOS区域中的植入效应，相较于n-MOS，所述p-MOS区域变为更小的后硬罩幕CD。因此，最后在栅极多晶硅图案化之后，藉由p-MOS区域中更小的后硬罩幕CD，补偿CD降低n-MOS区域以及所述n-MOS区域与所述p-MOS区域之间的CD差。
本发明较佳为使用其它薄多晶硅层于硬罩幕氧化物的顶部以及植入，以降低p-MOS区域中，后硬罩幕蚀刻CD。在p-MOS区域中。在多晶硅栅极蚀刻之后，此降低的硬罩幕CD贡献于降低n-MOS与p-MOS之间的CD差。
本发明中未掺杂是代表对应材质没有自外部引入掺质。然而，此未掺杂的材质可能原本就已经有掺杂。例如，硅基质可包含p型的内部掺杂。然而，所称的未掺杂材质亦包含完全没有电荷载体的材质。
再者，本发明另一方面是在此层中组合制程参数「待蚀刻层的厚度」以及「掺质浓度」。蚀刻一层所需的时间取决于一层的厚度与掺质浓度。本发明藉由使用辅助层其具有用于补偿低速/快速蚀刻速度的层，而补偿具有不同掺质性质的层的不同蚀刻速度的概念，，其可藉由辅助层的厚度与掺质浓度而实现。例如，当掺杂配置于一层上的辅助层时，优点在于使用相对低的植入速度，以避免掺质原子被引入所述层中。然而，为了适度调整蚀刻辅助层所需的时间，其厚度可作为调整参数。藉由此测量，可进一步将制程架构更理想化，且增加弹性程度。
本发明的较佳实施例是如下所述。
根据本发明制造一层顺序的方法，可藉由不同于第一型传导性的第二型传导性掺质，掺杂第二层与第三层。
第一型传导性可为n型传导性，且第二型传导性可为p型传导性，反之亦然。
可进行图案化，因而第一侧向限制结构的宽度通常等于第二侧向限制结构的宽度。如此一来，所述两侧向限制结构相关组件的电性可相当雷同。
除了蚀刻之外，所述的图案化可包含微影制程。特别是较佳为气体蚀刻方式(电浆蚀刻)，且被蚀刻的材质较佳为多晶硅。所述的蚀刻制程较佳为等向蚀刻制程，因而在所述层顺序的垂直方向与水平方向进行蚀刻。可藉由一蚀刻气体，进行蚀刻。较佳为所述蚀刻是一电浆蚀刻制程，例如使用氯气或是氟气。
可提供半导体基质，较佳为硅基质，作为所述基质。此外，亦可提供一硅氧化物或是其它绝缘体基质，一锗基质或是III-V半导体材质。
再者，可在所述第一层与所述第三层之间以及所述第二层与所述第四层之间，形成一中间层，所述中间层是作为一蚀刻停止层，其是当蚀刻所述第三层与所述第四层时与/或蚀刻所述第一层与第二层时，作为一罩幕。藉由在所述第一层与所述第三层之间或是在所述第二层与所述第四层之间，提供一额外的中间层，可在所述停止层上进行一第一蚀刻，而后进行第二蚀刻以移除所述中间层，其已是配置于所述停止层之下。
第一层至第四层中至少一层的材质是多晶硅。
可在所述基质与第一层与第二层之间形成一栅极氧化物层。当形成场效晶体管时，藉由此一栅极氧化物层，可在所述栅极氧化物层上的一栅极区域与所述栅极氧化物层下的一信道区域之间，提供一电性绝缘。
根据一较佳实施例，制造所述第一侧向限制结构与所述第二侧向限制结构，以作为第一与第二场效晶体管(MOS-FET)，所述图案化的第一与第二层为所述场效晶体管的所述栅极区域。
如此一来，可形成具有相等栅极宽度的p-MOS与n-MOS场效晶体管的CMOS装置。
如下所述，本发明较佳实施例制造集成电路的方法，是包含制造层顺序的方法步骤。较佳实施例中用于制造层顺序的方法亦可用于制造一集成电路的方法，反之亦然。
所制造的集成电路可为一CMOS电路。
所制造的集成电路可为一逻辑电路。此外，所制造的集成电路可为一记忆胞元电路，例如一DRAM(动态随机存取内存)或是EEPROM(电可擦除且可编程的只读存储器)。
附图说明
附图可供进一步了解本发明，并用以说明本发明的实施例。
图1A至图1E是根据习知技艺，说明制造一CMOS装置方法的不同层顺序。
图2A至图2E是根据本发明的较佳实施例，说明制造一CMOS装置方法的层顺序。
附图标号的含义如下：
100p-MOS层顺序
101n-MOS层顺序
102层顺序
103硅基质
104栅极氧化物层
105未掺杂的多晶硅层
106光阻
107n型植入
110层顺序
111n掺杂多晶硅层
112硬罩幕
120层顺序
121BARC结构
122光阻结构
130层顺序
131硬罩幕结构
140CMOS栅极堆层结构
141未掺杂的栅极
142n掺杂的栅极
200p-MOS层顺序
201n-MOS层顺序
202层顺序
203硅基质
204栅极氧化物层
205未掺杂的多晶硅层
206光阻
207n型植入
210层顺序
211n掺杂多晶硅层
212硬罩幕
213辅助未掺杂的多晶硅层
214光阻
215n型植入
220层顺序
221辅助n掺杂的多晶硅层
222BARC结构
223光阻结构
230层顺序
231第一侧向限制蚀刻堆
232第二侧向限制蚀刻堆
240CMOS栅极堆层顺序
241未掺杂的栅极
242n掺杂的栅极
具体实施方式
如下所述，以图2A至图2E为基础，说明一种制造CMOS装置的方法，所述CMOS装置是包含单一硅基质上的p-MOS晶体管与n-MOS晶体管。制造所述p-MOS晶体管与所述n-MOS晶体管较佳方法的主要目标是两晶体管的栅极宽度应该实质上相等，虽然是使用蚀刻一栅极堆的蚀刻制程，其产生对于具有不同掺质性质材质的不同蚀刻速度。
图2A至图2E是说明一p-MOS层顺序200，其包含形成p-MOS场效晶体管的层顺序，以及一n-MOS层顺序201，其包含用于形成n-MOS场效晶体管的层顺序。所述p-MOS层顺序200是显示于图2A至图2E的左侧，而所述n-MOS层顺序201是显示于图2A至图2E的右侧。
在同一基质的不同部分上，形成所述p-MOS层顺序200与所述n-MOS层顺序201。
为了得到图2A中所示的层顺序202，在一硅基质203上沉积一栅极氧化物层204。在沉积硅氧化物材质用于形成栅极氧化物层201于所述硅基质203上之后，在所述栅极氧化物层204的顶部沉积一未掺杂的多晶硅层205。在沉积所述栅极氧化层204与所述未掺杂的多晶硅层205之后，以光阻206覆盖所述的p-MOS区域200，以进行后续植入制程。将一光阻层均匀地用于区域200、201中未掺杂多晶硅层205的表面。而后，使用一微影制程与一蚀刻制程，自所述n-MOS层顺序201移除所述光阻，而将在所述p-MOS层顺序200的顶部上保留光阻206。而后，仅在区域201中的所述多晶硅层205中，以植入磷材料进行一n型植入方法，然而由于光阻206的覆盖，因此在区域200的多晶硅层205中并无磷材料植入。在植入制程中，以15keV至30keV的能量及1×1015/平方公分至10×1015/平方公分的剂量，使用磷原子作为栅极多晶硅植入。掺杂制程的结果是未掺杂的多晶硅层205被转换为区域201中的n掺杂多晶硅层211，如图2B中所示。
为了得到图2B中所示的层顺序210，例如藉由剥离的方式，自p-MOS层顺序200移除所述光阻206。而后，在未掺杂的多晶硅层205以及n掺杂的多晶硅层211表面上，使用一硬罩幕212。而后所述硬罩幕212是作为一蚀刻障蔽。所述硬罩幕212是硅氧化物材质，较佳为TEOS材质(四乙基氧硅)且其厚度通常为500埃至2000埃之间。
而后，于所述p-MOS层顺序200、201上，在所述硬罩幕212上沉积一辅助未掺杂多晶硅层213。而后，使用一微影蚀刻制程，仅自p-MOS层顺序200，选择性地移除光阻层214。因此，光阻214的材质仍保留在所述层结构201上，作为后续制程中的植入罩幕。
更如图2B中所示，使用磷原子进行其它n型植入215。由于此额外的n型植入215，被暴露于p-MOS层顺序200中磷材质的所述辅助未掺杂多晶硅层213，是被转换为辅助n掺杂多晶硅层221，如图2C中所示。由于藉由光阻214实施的n型植入215过程中，在区域201中所述辅助未掺杂多晶硅层213被覆盖，所以在所述p-MOS层顺序201中，所述辅助未掺杂多晶硅层213维持为未掺杂。
换言之，经由一微影制程，以光阻214覆盖所述n-MOS区域201作为磷植入215。磷植入对于本发明的实现是非常重要的。应该控制其能量，例如在所述氧化物层212下不严重渗透，且其剂量如图2A中的栅极多晶硅植入所使用的剂量。因此，所述剂量为1×1015/平方公分至10×1015/平方公分之间。必须控制其能量与剂量，以在后续的硬罩幕212蚀刻中获得足够的CD降低。
为了获得图2C中的层顺序220，自所述n-MOS层顺序201移除光阻214。而后，在p-MOS层顺序200与n-MOS层顺序201上，使用一BARC层(底部抗反射覆膜)以及其它光阻层。而后，藉由使用为影蚀刻制程，蚀刻BARC层与其它光阻层以形成一BARC结构222与光阻结构223的堆栈，如图2C所示。
根据图2C的所述层顺序220，在p-MOS区域200中，栅极多晶硅层205无n掺质，且辅助n掺杂多晶硅层221为n掺杂。然而，在n-MOS层顺序201上，辅助未掺杂多晶硅层213无n掺质，且栅极多晶硅层211为n掺杂。此掺杂设计为本发明主要的效应其可由以下描述的蚀刻制程而得以说明，形成p-MOS与n-MOS晶体管的栅极宽度约略相同。
为了得到图2D中的层顺序230，使用所述BARC结构222与光阻结构的顺序，作为区域200中电浆蚀刻层221与212以及区域201中电浆蚀刻层213与212的一蚀刻罩幕。如图2D中所示，由于所述层221与所述层213的不同掺质性质，所以区域200的所述侧向限制结构的宽度d1小于区域201中所述侧向限制结构的宽度d2。在蚀刻制程之后，自区域200中图案化层212与221，形成一第一侧向限制蚀刻堆231，以及自区域201中图案化层212与213，形成第二侧向限制蚀刻堆232。
由上所述，相较于未掺杂的多晶硅213的较慢蚀刻速度，在p-MOS层顺序200中n掺杂的多晶硅221的快速电浆蚀刻速度，形成不同宽度d1与d2。因此，d2＞d1。
为了获得图2E中所示的CMOS栅极堆栈层顺序240，使用第一与第二侧向限制蚀刻堆231、232作为蚀刻罩幕，用于后续在p-MOS层顺序200上未掺杂多晶硅层205的电浆蚀刻以及在n-MOS层顺序201上n掺杂多晶硅层211的电浆蚀刻。然而，由于未掺杂多晶硅层205与n掺杂多晶硅层322的不同电浆蚀刻速度，由所述蚀刻制程所形成的栅极241与242，其宽度相等。由于所述蚀刻制程，所述未掺杂多晶硅层205被转换为未掺杂的栅极241，以及所述n掺杂多晶硅层211被转换为n掺杂栅极242。CMOS栅极堆层顺序240包含p-MOS层顺序200中所示的p-MOS晶体管以及n-MOS层顺序201所示的n-MOS晶体管，其具有相同的栅极宽度以及相同的晶体管参数，亦即门槛电压。
虽然未出示于图式中，而后使用所述栅极241与242作为植入罩幕，进行一植入制程，形成源极与漏极区域。所以，在硅基质203中，形成源极与漏极区域，且而后藉由形成电性连接完成所述晶体管，用于供应电信号至所述栅极、源极与漏极，以及自所述栅极、源极与漏极接收电信号。
Claims (20)
1.一种用于制造层顺序的方法，所述层顺序具有一第一与一第二侧向限制结构，所述方法包含以下步骤：
提供一第一层于一基质的一第一表面部分上，以一第一型传导性的掺质掺杂所述第一层；
提供一第二层于所述基质的一第二表面部分上，所述第二层无所述第一型传导性的掺质；
形成一第三层于所述第一层上，所述第三层无所述第一型传导性的掺质；
形成一第四层于所述第二层上，以所述第一型传导性的掺质掺杂所述第四层；
蚀刻所述第一层与所述第三层，因而将所述第一层与第三层图案化，以形成所述第一侧向限制结构；以及
蚀刻所述第二层与所述第四层，因而将所述第二层与第四层图案化，以形成所述第二侧向限制结构。
2.如权利要求1的制造层顺序的方法，其中是以一第二型传导性的掺质掺杂所述第二层与所述第三层，其中所述第二型传导性的掺质是不同于所述第一型传导性的掺质。
3.如权利要求2的制造层顺序的方法，其中所述第一型传导性与所述第二型传导性，其一是n型传导性，另一是p型传导性。
4.如上述权利要求项中任一项的制造层顺序的方法，其中进行图案化，由此所述第一侧向限制结构的宽度等于所述第二侧向限制结构的宽度。
5.如权利要求4的制造层顺序的方法，其中所述图案化包含蚀刻与微影制程。
6.如权利要求5的制造层顺序的方法，其中是以蚀刻气体进行所述蚀刻。
7.如权利要求6的制造层顺序的方法，其中所述蚀刻是电浆蚀刻。
8.如权利要求1的制造层顺序的方法，其中提供一硅基质作为所述基质。
9.如权利要求1的制造层顺序的方法，其中在所述第一层与所述第三层之间，形成一中间层，当蚀刻所述第三层时，所述中间层是作为一蚀刻停止层，以及当蚀刻所述第一层时，所述中间层是作为一罩幕。
10.如权利要求1的制造层顺序的方法，其中在所述第二层与所述第四层之间，形成所述中间层，当蚀刻所述第四层时，所述中间层是作为一蚀刻停止层，以及当蚀刻所述第二层时，所述中间层是作为一罩幕。
11.一种用于制造层顺序的方法，所述层顺序具有一第一与一第二侧向限制结构，所述方法包含以下步骤：
提供一栅极氧化物层于一基质上；
提供一多晶硅层，其具有未掺杂的部分以形成一p-MOS晶体管的一栅极，且具有一n型掺杂的部分以形成n-MOS晶体管的一栅极；
提供一n型掺杂的多晶硅层于所述多晶硅层的所述未掺杂的部分上；以及
提供一未掺杂的多晶硅层于所述多晶硅层的n型掺杂部分上。
12.如权利要求11的方法，更包含提供一硬罩幕于所述多晶硅层的所述未掺杂的部分与所述n型掺杂的部分上的步骤。
13.如权利要求11的方法，更包含在所述n型掺杂的多晶硅层与所述未掺杂的多晶硅层上，提供一底部抗反射覆膜的步骤。
14.如权利要求11的方法，其中，用以提供所述n型掺杂的多晶硅层于所述多晶硅层的所述未掺杂的部分上的所述步骤包含在所述未掺杂的部分上掺杂所述多晶硅层，且其掺杂量与所述多晶硅层的n型掺杂部分中的掺杂量相同。
15.如权利要求11的方法，更包含蚀刻所述p-MOS晶体管的所述栅极以及所述n-MOS晶体管的所述栅极的步骤，以具有相等的尺寸。
16.一种集成电路，其具有一p-MOS晶体管与一n-MOS晶体管，所述集成电路包含：
一栅极氧化物层于一基质上；
一多晶硅层，其具有一未掺杂的部分，以形成一p-MOS晶体管的一栅极，以及一n型掺杂的部分，以形成一n-MOS晶体管的一栅极；
一n型掺杂的多晶硅层，位于所述多晶硅层的所述未掺杂的部分上；以及
一未掺杂的多晶硅层，位于所述多晶硅层的n型掺杂部分上。
17.如权利要求16的集成电路，更包含一硬罩幕层，位于所述多晶硅层的所述未掺杂的部分与所述n型掺杂的部分上。
18.如权利要求16的集成电路，更包含一底部抗反射覆膜，位于所述n型掺杂的多晶硅层与所述未掺杂的多晶硅层上。
19.如权利要求16的集成电路，其中所述多晶硅层的所述未掺杂部分上的所述n型掺杂的多晶硅层的掺杂量与所述多晶硅层的所述n型掺杂部分中的掺杂量相同。
20.如权利要求16的集成电路，更包含所述p-MOS晶体管的一栅极以及所述n-MOS晶体管的一栅极，其在蚀刻后，具有相等的尺寸。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/751257 | 2004-01-02 | ||
| US10/751,257 US7144820B2 (en) | 2004-01-02 | 2004-01-02 | Method of manufacturing a layer sequence and a method of manufacturing an integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1641860A CN1641860A (zh) | 2005-07-20 |
| CN100338761C true CN100338761C (zh) | 2007-09-19 |
Family
ID=34711390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100045889A Expired - Fee Related CN100338761C (zh) | 2004-01-02 | 2005-01-03 | 制造层顺序方法及制造集成电路方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7144820B2 (zh) |
| CN (1) | CN100338761C (zh) |
| DE (1) | DE102004062202B4 (zh) |
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- 2004-01-02 US US10/751,257 patent/US7144820B2/en not_active Expired - Fee Related
- 2004-12-23 DE DE102004062202A patent/DE102004062202B4/de not_active Expired - Fee Related
-
2005
- 2005-01-03 CN CNB2005100045889A patent/CN100338761C/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20050148189A1 (en) | 2005-07-07 |
| CN1641860A (zh) | 2005-07-20 |
| US7144820B2 (en) | 2006-12-05 |
| DE102004062202B4 (de) | 2012-03-01 |
| DE102004062202A1 (de) | 2005-08-04 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070919 Termination date: 20180103 |