CN1457503A - 多晶硅栅极蚀刻后的无机抗反射涂层的干式各向同性移除 - Google Patents
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- 238000005530 etching Methods 0.000 title claims abstract description 30
- 239000006117 anti-reflective coating Substances 0.000 title abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 44
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 44
- 239000010703 silicon Substances 0.000 claims abstract description 44
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 28
- 239000004020 conductor Substances 0.000 claims abstract description 28
- 238000001020 plasma etching Methods 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 238000000576 coating method Methods 0.000 claims description 31
- 239000011248 coating agent Substances 0.000 claims description 30
- 229920002120 photoresistant polymer Polymers 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 150000003376 silicon Chemical class 0.000 claims description 16
- 239000000126 substance Substances 0.000 claims description 7
- 238000012986 modification Methods 0.000 claims description 5
- 230000004048 modification Effects 0.000 claims description 5
- KYKAJFCTULSVSH-UHFFFAOYSA-N chloro(fluoro)methane Chemical compound F[C]Cl KYKAJFCTULSVSH-UHFFFAOYSA-N 0.000 claims description 2
- 238000005259 measurement Methods 0.000 claims 4
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 239000002253 acid Substances 0.000 abstract description 6
- 230000035939 shock Effects 0.000 abstract description 5
- 230000005669 field effect Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000002904 solvent Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000000149 argon plasma sintering Methods 0.000 description 1
- 239000011469 building brick Substances 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- -1 silicon nitrides Chemical class 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/952—Utilizing antireflective layer
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供各种制造导体结构(10)的方法。一方面，本发明提供于第一工件(12)上制造导体结构(10)的方法。于第一工件(12)上形成硅膜(20)。于该硅膜(20)上形成抗反射涂层(22)。于该抗反射涂层(22)的第一部份上形成掩膜(24)，同时留下其未掩膜的第二部份。对该抗反射涂层(22)的第二部份及该硅膜(20)进行蚀刻。移除该掩膜(24)，然后利用各向同性等离子体蚀刻法将该抗反射涂层(22)移除。若利用各向同性蚀刻法来移除抗反射涂层，则可消除与加热的酸浴移除抗反射涂层有关的热震。
Description
技术领域
本发明涉及半导体制造过程，尤其涉及自电路结构中移除抗反射涂膜的方法。
背景技术
例如金属氧化半物导体场效晶体管(“MOSFET”)的绝缘栅极场效晶体管(“IGFET”)为若干最普遍使用的最新集成电路中的电子组件。嵌入式控制器、微处理器、模拟数字转换器、及许多其它型式的组件一般都包含数百万个场效晶体管。场效晶体管于集成电路设计中的广泛应用可追溯至该等场效晶体管具有高的切换速度、潜在低的功率消耗量、及对半导体制程规模放大的适应性。
通常于硅中完成的场效晶体管由形成于硅基材中的源极及漏极所组成，且该源极及该漏极横向分开以于基材中定义出信道区。由导电材料(例如铝或掺杂的多晶硅)组成的栅极配置于该信道区之上，且该栅极设计成可将电场发射进该信道区者。由该栅极所发射的电场改变能或者不能使该源极及该漏极间的电流流动。
于习知形成一般场效晶体管的制程流程中，栅氧化层于低掺杂的硅基材上成长，而多晶硅层于栅氧化层上沉积。然后对该多晶硅及该栅氧化层进行各向异性回蚀刻至该基材的上表面，而留下堆栈在该栅氧化层上的多晶硅栅极。于该多晶硅栅极形成之后，再藉由将掺质植入该基材中而形成源极及漏极。该栅极作为硬掩膜以阻止植入发生并使得该源极及漏极对该栅极自行对准而于该基材中形成。许多习知半导体制程使用双重植入程序以形成该源极及漏极。于若干习知制程中，第一植入程序对该栅极进行自行对准而形成低掺杂漏极(LDD)结构。于其它例子中，于LDD植入之前，一对相当薄的介电质侧壁间隙壁先于邻接栅极处形成以提供该栅极与该LDD结构间小的横向分隔。于LDD植入之后，再于邻接该栅极处或邻接该先前形成的薄LDD间隙壁处形成介电质侧壁间隙壁，其中该栅极于LDD植入之前并无一组薄的间隙壁。然后对该等侧壁间隙壁自行对准而进行两次源极/漏极植入中的第二植入程序。然后对该基材进行回火以活化该源极及该漏极中的掺质。时常于该源极及该漏极形成之后进行自行对准硅化物处理(salicidation)步骤，以形成利用后续的全面及/或局部内联机金属化制程形成的内联机的接触点。
多晶硅栅极的图案化需要于沉积的多晶硅膜上形成光阻剂掩膜。将光阻剂膜施涂于该多晶硅层上并图案化成所需的多晶硅栅极/线的形状。该光阻剂的图案化程序包含对光阻剂曝光，接着用溶剂冲洗。于第一步骤中，该光阻剂曝光于通过光罩或网线的光线下。该光线可改变该光阻剂的化学性质，而使得该光阻剂于溶剂中变为可溶或不可溶。然后将该光阻剂于溶剂中冲洗以移除其可溶部分。用于曝光的光线在通过网线时产生绕射。当该绕射光通过该光阻剂时，若干光线会被散射而其余光线则照到位于下面的膜并向上反射。反射光线会干涉入射光线并产生由多个驻波组成的干涉图案。该干涉图案可于该光阻剂中造成不欲的微扰现象，例如阶梯现象(stair-stepping)及线宽改变。当位于下面的膜具高度反射性时，问题则更严重。氧化物及多晶硅代表该等反射膜的两个实例。
为了减少光阻剂曝光期间辐射自基材反射回来所产生的驻波干涉及光散射的有害效应，于多晶硅栅极蚀刻之前一般先于多晶硅层上形成抗反射涂层(“anti-reflective coating；ARC”)。ARC沉积之后，将光阻剂施涂于该多晶硅层上且予以图案化，亦即曝光及显影，以产生栅极的所欲图案。然后对该ARC及该多晶硅层进行各向异性蚀刻以定义该栅极。将该光阻剂剥除及将覆盖该栅极的ARC余留部分移除。若不移除，则该ARC可干扰后续的金属硅化物或接触点的形成。
氮氧化硅及氮化硅为两种时常用于ARC膜的材料。ARC膜的移除习知上包含二段式酸浴浸渍程序。最初于约65至85℃使该ARC膜浸渍于低浓度HF热浴中。接者，又一次于约65至85℃进行热磷酸中的浸渍。若该ARC的组成物不预期包括氧化物，则该HF浸渍有时可省略。
有许多与习知ARC移除程序相关的缺点。首先，热浴使该基材与该多晶硅线接受一次或多次热震。于次微米制程中，该等热震可导致晶体于基材与其上的多晶硅线的晶格结构移位。该等缺陷可导致后续加工步骤期间线的剥离及组件失效。另一缺点为该多晶硅线的线宽变化。该热酸浴将侵蚀该多晶硅栅极或线的侧壁至某些程度。若侵蚀的量为已知且具重复性，则该等设计规则可弥补此种损失。然而，已证明难以达到侧壁侵蚀的一致性。此困难度源起于酸溶液可迅速耗尽反应物。因此，对后续的许多基材而言可能会施加不同组成物的酸浴。
本发明有关克服或减少前述缺点中所导致的一种或多种效应。
发明内容
根据本发明一方面，本发明提供于第一工件上制造导体结构的方法。于第一工件上形成硅膜。于该硅膜上形成抗反射涂层。于该抗反射涂层的第一部份上形成掩膜，同时留下其未掩膜的第二部份。对该抗反射涂层的第二部份及该硅结构进行蚀刻。移除该掩膜，然后利用各向同性等离子体蚀刻法将该抗反射涂层移除。
根据本发明另一方面，本发明提供于第一工件上制造导体结构的方法。于第一工件上形成多晶硅膜，且于该多晶硅膜上形成抗反射涂层。于该抗反射涂层的第一部份上形成掩膜，同时留下其未掩膜的第二部份。对该抗反射涂层的第二部份及该多晶硅膜进行蚀刻。利用各向同性等离子体蚀刻法将该掩膜及该抗反射涂层移除。
根据本发明又一方面，本发明提供于第一工件上制造导体结构的方法。于第一工件上形成多晶硅膜，且于该多晶硅膜上形成氮氧化硅抗反射涂层。于该氮氧化硅抗反射涂层的第一部份上形成光阻剂掩膜，同时留下其未掩膜的第二部份。对该氮氧化硅抗反射涂层的第二部份及该多晶硅膜进行蚀刻。移除该光阻剂掩膜，然后利用各向同性等离子体蚀刻法将该氮氧化硅抗反射涂层移除。量测该多晶硅膜的宽度并与预测宽度比较，同时修改对第二工件的各向同性蚀刻以减少量测宽度与预测宽度间的差异。
附图说明
阅读下述详细说明并参考下述附图后将使本发明之前述优点及其它优点更显而易见。
图1是根据本发明于半导体基材上所制造的多个导体结构或硅栅极结构的具体实施例的截面图。
图2是如图1的截面图，其描述根据本发明于该基材上的硅膜的形成。
图3是如图2的截面图，其描述根据本发明于该硅膜上的抗反射涂层的形成。
图4是如图3的截面图，其描述根据本发明的抗反射涂层的掩膜。
图5是如图4的截面图，其描述根据本发明的导体结构的蚀刻定义。
图6是如图5的截面图，其描述根据本发明自该余留的抗反射涂层结构移除该掩膜结构。
图7是如图6的截面图，其描述根据本发明的该抗反射涂层结构的各向同性等离子体蚀刻的移除。
图8是如图7的截面图，其描述根据本发明所定义的导体结构的宽度量测。
图9是如图5的截面图，其描述根据本发明结合抗反射涂层结构及其上掩膜结构一起的各向同性蚀刻移除的另一具体实施例。
具体实施方式
于下述附图中，相同组件出现在一个附图以上时，通常重复该等组件符号。图1是描述于半导体基材12上所制造的多个导体结构或硅栅极结构10的具体实施例的截面图。该栅极结构10位于有源区14上，该等有源区14通常藉由多个隔离结构16而定义出及横向分开。该导体结构10可为由半导体制程中的硅所制得的栅极、导体线路或其它电路结构。于所述的具体实施例中，该等导体结构10分别位于多个栅介电层18上。该基材12可由n型硅、p型硅、绝缘硅(silicon-on-insulator)或其它适合的基材材料所组成。该等隔离结构16可由氧化物、TEOS或其它普遍使用的隔离结构材料制得。该等栅介电层18可由氧化物、氮化硅、其压合层或其它普遍使用的栅介电材料制得。该等导体结构10可由非晶硅或多晶硅等所组成。
现请参照第2至9图即可明了本发明制造一个或多个导体结构10的示范性制造过程。首先参照图2，利用各种习知技术可于基材12上制造隔离结构16与门介电层18。接者，于基材12上沉积毯覆式硅膜20。硅膜20可为非晶硅或多晶硅，且可藉由已知的CVD法沉积到约800至2000埃厚。确切的厚度大部分取决于设计的考量。
请参照图3，于硅层20上形成抗反射涂层22以利于后续的微影图案化程序。抗反射涂层22可由氮氧化硅、或氮化硅等所组成。于一具体实施例中，ARC22由氮氧化硅所组成，且可利用已知CVD技术沉积到约400至1500埃厚。然而确切的厚度大部分取决于设计的考量。
请参照图4，利用已知光阻剂材料及微影图案化技术于ARC22上形成多个掩膜结构。掩膜结构24的宽度将通常相当于现行制程技术的关键尺寸。然而掩膜结构24不需要具有最小组件几何形状。掩膜结构24将于后续蚀刻定义制程期间作为蚀刻掩膜。注意为了利于所需的曝光光学，本发明提供ARC22以形成掩膜结构24。
请参照图5，对ARC22及硅膜20进行各向异性蚀刻以图案化得到如所示的导体结构10。蚀刻后保留位于掩膜结构24下方的部分，而未曝光的部分被蚀刻去除。可利用已知各向异性蚀刻技术(例如反应式离子蚀刻或化学等离子体蚀刻等)来进行该各向异性蚀刻以定义出导体结构10。可利用各种适合对非晶硅或多晶硅进行蚀刻的化学气体，例如单独的CF4或CHF3或其组合。该蚀刻的终点可经由计时来决定。
请参照图6，图5所描述的光阻剂结构24先经由成灰的程序，接着进行RCA型溶剂洁净程序而剥除。剥除程序留下曝露的ARC结构22。
请参照图7，ARC结构22经由于蚀刻室(图中未示出)中进行的各向同性等离子体蚀刻程序而移除。以使用各向同性等离子体蚀刻程序以移除ARC结构22取代习知剥除氮氧化硅为主的ARC结构的技术，该习知技术包含浸渍于加热的HF浴中，接者浸渍于热磷酸浴中。本发明目标为消除与两次加热酸浴浸渍有关的热震使其得以消除可能作为使导体结构10的晶体结构受损的机制的热震。可利用各种适合对氮氧化硅或氮化硅进行各向同性蚀刻的蚀刻化学物质。需要对氧化物具有选择性。于一具体实施例中，由箭头26所示的氯-氟-碳化学物质，例如CF4、CF4/O2、CHF3、NF3、或其组合等可单独使用或与AppliedMaterials RPS工具组合使用。例如，蚀刻混合物可包含40sccm的CF4。若需要，惰性载体气体例如N2或氩可导入该反应室中。各向同性等离子体蚀刻的压力可为约700mtorr。该反应室的温度可为约80℃及等离子体功率可为约1250watts。若预期原生氧化膜将存在于ARC结构22的上层表面上，可使用例如约20sccm SF6或NF3进行最初的氧化物的突破蚀刻(breakthrough etch)。
注意，可依需要使用ARC各向同性蚀刻程序作为修饰导体结构10的宽度的方法。例如，若欲减少导体结构10的横向尺寸，可修改剥除ARC结构22的各向同性蚀刻等离子体程序以轰击导体结构10的侧壁。可藉由例如于蚀刻化学气体中增加可用的氟量及/或减少该反应室的压力来完成上述任务。
请参照图8，ARC各向同性等离子体蚀刻程序之后，可测定导体结构10的横向尺寸X。若所测定的尺寸X符合预测宽度或制程目标，则无需修饰用以移除ARC结构22的各向同性蚀刻程序。然而若所测定的结构10的横向尺寸X不符合设计标准，则可适当地修改ARC各向同性等离子体蚀刻程序，以减少或增加硅导体结构10的侧壁的轰击。
前述具体实施例包含以分开蚀刻程序分别移除光阻剂结构24及ARC结构22。然而可将光阻剂结构24及ARC结构22的移除整合为单一蚀刻程序。该程序图标于图9中，其为类似于图5的基材12的截面图。于此具体实施例中，于以各向异性蚀刻定义出导体结构10之后，再进行各向同性等离子体蚀刻程序。于一具体实施例中，由箭头28所示的蚀刻混合物可含有CF4、O2、及N2。该蚀刻化学物质可利用终点侦测的计时法来剥除光阻剂结构24及ARC结构22二者。于一具体实施例中，以约40sccm输送CF4，以约950sccm输送O2及以约100sccm输送N2。压力可为约700mtorr及该反应室的温度约80℃。视需要，前述CF4、O2、及N2的化学物质可用以剥除光阻剂且该化学物质物质可改变成前述CF4、CHF3的化学物质物质而无需中止真空状态以移除ARC结构22。如前述具体实施例，于结合的光阻剂及ARC的剥除程序后可测定线宽，并可依需要调整该等蚀刻程序以确保导体结构10的横向尺寸符合设计规格。
虽然本发明可作各种修饰并改变其形式，但本文利用附图所示的实例已说明特定的具体实施例，且已予以详细说明。但应了解本发明并非局限于所揭露的特定形式，而本发明在不悖离所附权利要求范围的情形下，当可作各种修饰、对等及替代等改变。
Claims (10)
1.一种于第一工件(12)上制造导体结构(10)的方法，该方法包括：
于该第一工件(12)上形成硅膜(20)；
于该硅膜(20)上形成抗反射涂层(22)；
于该抗反射涂层(22)的第一部份上形成掩膜(24)，同时留下未掩膜的第二部份；
对该抗反射涂层(22)的该第二部份及该硅膜(20)进行蚀刻；
移除该掩膜(24)；以及
利用各向同性等离子体蚀刻移除该抗反射涂层(22)。
2.如权利要求1所述的方法，其中，该硅膜包括多晶硅。
3.如权利要求1所述的方法，其中，对该抗反射涂层的该第二部份及该硅膜进行蚀刻利用各向同性等离子体蚀刻法。
4.如权利要求1所述的方法，该方法包括：
量测该硅膜的宽度；
比较该量测宽度与预测宽度；以及
修改对第二工件的该各向同性蚀刻以减少该量测宽度与该预测宽度之间的差异。
5.如权利要求1所述的方法，该方法包括：
量测该硅膜的宽度；
比较该量测宽度与预测宽度；以及
修改对第二工件的该抗反射涂层的该第二部份及该硅膜的蚀刻以减少该量测宽度与该预测宽度之间的差异。
6.如权利要求1所述的方法，其中，该抗反射涂层包括氮氧化硅。
7.一种于第一工件(12)上制造导体结构(10)的方法，该方法包括：
于该第一工件(12)上形成多晶硅膜(20)；
于该多晶硅膜(20)上形成氮氧化硅抗反射涂层(22)；
于该氮氧化硅抗反射涂层(22)的第一部份上形成光阻剂掩膜(24)，同时留下未掩膜的第二部份；
对该氮氧化硅抗反射涂层(22)的该第二部份及该多晶硅膜(20)进行蚀刻；
移除该光阻剂掩膜(24)；
利用各向同性等离子体蚀刻移除该氮氧化硅抗反射涂层(22)；以及
量测该多晶硅膜(20)的宽度，并比较该量测宽度与预测宽度，且修改对第二工件的该各向同性蚀刻以减少该量测宽度与该预测宽度之间的差异。
8.如权利要求6所述的方法，其中，对该抗反射涂层及该多晶硅膜进行蚀刻利用各向同性等离子体蚀刻法。
9.如权利要求6所述的方法，该方法包括：
量测该多晶硅膜的宽度；
比较该量测宽度与预测宽度；以及
修改对第二工件的该氮氧化硅抗反射涂层的该第二部份及该多晶硅膜的蚀刻以减少该量测宽度与该预测宽度之间的差异。
10.如权利要求1或6所述的方法，其中，该各向同性等离子体蚀刻以氯-氟-碳之类的化学物质物质进行。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/660723 | 2000-09-13 | ||
| US09/660,723 | 2000-09-13 | ||
| US09/660,723 US6555397B1 (en) | 2000-09-13 | 2000-09-13 | Dry isotropic removal of inorganic anti-reflective coating after poly gate etching |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1457503A true CN1457503A (zh) | 2003-11-19 |
| CN100452300C CN100452300C (zh) | 2009-01-14 |
Family
ID=24650712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB018156223A Expired - Fee Related CN100452300C (zh) | 2000-09-13 | 2001-07-26 | 多晶硅栅极蚀刻后的无机抗反射涂层的干式各向同性移除 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6555397B1 (zh) |
| EP (1) | EP1317768B1 (zh) |
| JP (1) | JP2004509463A (zh) |
| KR (1) | KR100768581B1 (zh) |
| CN (1) | CN100452300C (zh) |
| AU (1) | AU2001278030A1 (zh) |
| DE (1) | DE60138469D1 (zh) |
| WO (1) | WO2002023605A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN100338761C (zh) * | 2004-01-02 | 2007-09-19 | 因芬尼昂技术股份公司 | 制造层顺序方法及制造集成电路方法 |
| CN101459066B (zh) * | 2007-12-13 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | 栅极、浅沟槽隔离区形成方法及硅基材刻蚀表面的平坦化方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI610361B (zh) | 2015-06-26 | 2018-01-01 | 東京威力科創股份有限公司 | 具有可控制的含矽抗反射塗層或矽氮氧化物相對於不同薄膜或遮罩之蝕刻選擇性的氣相蝕刻 |
| US9748268B1 (en) | 2016-09-07 | 2017-08-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0394597A1 (en) * | 1989-04-28 | 1990-10-31 | International Business Machines Corporation | Follow-up System for Monitoring the Etching Process in an RIE Equipment and its Application to Producing High-resolution and Reproducible Patterns |
| JP3402022B2 (ja) | 1995-11-07 | 2003-04-28 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US6010829A (en) * | 1996-05-31 | 2000-01-04 | Texas Instruments Incorporated | Polysilicon linewidth reduction using a BARC-poly etch process |
| JPH10335661A (ja) * | 1997-05-30 | 1998-12-18 | Sony Corp | 半導体装置の製造方法 |
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| US6350390B1 (en) * | 2000-02-22 | 2002-02-26 | Taiwan Semiconductor Manufacturing Company, Ltd | Plasma etch method for forming patterned layer with enhanced critical dimension (CD) control |
| US6303477B1 (en) * | 2001-04-04 | 2001-10-16 | Chartered Semiconductor Manufacturing Ltd | Removal of organic anti-reflection coatings in integrated circuits |
-
2000
- 2000-09-13 US US09/660,723 patent/US6555397B1/en not_active Expired - Lifetime
-
2001
- 2001-07-26 EP EP01955984A patent/EP1317768B1/en not_active Expired - Lifetime
- 2001-07-26 DE DE60138469T patent/DE60138469D1/de not_active Expired - Lifetime
- 2001-07-26 CN CNB018156223A patent/CN100452300C/zh not_active Expired - Fee Related
- 2001-07-26 WO PCT/US2001/023580 patent/WO2002023605A1/en active Application Filing
- 2001-07-26 KR KR1020037003595A patent/KR100768581B1/ko not_active IP Right Cessation
- 2001-07-26 AU AU2001278030A patent/AU2001278030A1/en not_active Abandoned
- 2001-07-26 JP JP2002527556A patent/JP2004509463A/ja active Pending
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| US8367554B2 (en) | 2007-12-13 | 2013-02-05 | Semiconductor Manufacturing International (Shanghai) Corporation | Methods for forming a gate and a shallow trench isolation region and for planarizing an etched surface of silicon substrate |
| US8377827B2 (en) | 2007-12-13 | 2013-02-19 | Semiconductor Manufacturing International (Shanghai) Corporation | Methods for forming a gate and a shallow trench isolation region and for planarizing an etched surface of silicon substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2002023605A1 (en) | 2002-03-21 |
| EP1317768B1 (en) | 2009-04-22 |
| AU2001278030A1 (en) | 2002-03-26 |
| DE60138469D1 (de) | 2009-06-04 |
| JP2004509463A (ja) | 2004-03-25 |
| EP1317768A1 (en) | 2003-06-11 |
| KR100768581B1 (ko) | 2007-10-22 |
| KR20030051646A (ko) | 2003-06-25 |
| US6555397B1 (en) | 2003-04-29 |
| CN100452300C (zh) | 2009-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: GLOBALFOUNDRIES Free format text: FORMER OWNER: ADVANCED MICRO DEVICES INC. Effective date: 20100705 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: CALIFORNIA, THE UNITED STATES TO: CAYMAN ISLANDS, BRITISH |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20100705 Address after: Grand Cayman, Cayman Islands Patentee after: Globalfoundries Semiconductor Inc. Address before: American California Patentee before: Advanced Micro Devices Inc. |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090114 Termination date: 20190726 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |