CN1122303C - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN1122303C
CN1122303C CN97120447A CN97120447A CN1122303C CN 1122303 C CN1122303 C CN 1122303C CN 97120447 A CN97120447 A CN 97120447A CN 97120447 A CN97120447 A CN 97120447A CN 1122303 C CN1122303 C CN 1122303C
Authority
CN
China
Prior art keywords
polysilicon layer
layer
type
buried
epitaxial loayer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN97120447A
Other languages
English (en)
Other versions
CN1195885A (zh
Inventor
金容灿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MagnaChip Semiconductor Ltd
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of CN1195885A publication Critical patent/CN1195885A/zh
Application granted granted Critical
Publication of CN1122303C publication Critical patent/CN1122303C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8228—Complementary devices, e.g. complementary transistors
    • H01L21/82285—Complementary vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
    • H01L27/0826—Combination of vertical complementary transistors

Abstract

一种制造半导体器件的方法，该方法包括以下步骤：在半导体基底的表面上形成多个隐埋层；在所述隐埋层和半导体基底上形成外延层；在外延层的内侧形成第一杂质区域和隔离区，第一掺杂区分别与各个隐埋层相连，隔离区与半导体基底相连；制备具有隐埋层、隐埋层上的外延层及与隐埋层相连的第一杂质区和隔离区的半导体衬底；在半导体衬底的各外延层的表面中形成第二杂质区；在各外延层上形成具有第一高度和第二高度的多晶硅层，第二高度低于第一高度；氧化具有第二高度的多晶硅层；在具有第一高度和第二高度的多晶硅层之下的第二杂质区中形成发射结和基区结；及形成与具有第一高度的多晶硅层接触的金属图形。

Description

半导体器件的制造方法
技术领域
本发明涉及一种半导体器件，特别涉及一种半导体器件制造方法，在形成具有不同宽度发射极的晶体管时，不管发射区宽度如何均能获得均匀电流增益，从而提高半导体器件的可靠性。
背景技术
一般情况下，半导体器件包括用于运算器、逻辑电路等的快速双极晶体管(在MOS器件时为场效应晶体管)，用于输出电路的大电流双极晶体管。为了获得大电流双极晶体管，发射区要很宽。为了获得快速双极晶体管，发射结和发射区宽度要很窄。在快速双极晶体管和大电流双极晶体管形成于同一衬底中的半导体器件中，各晶体管稳定工作所需要的电流增益在±30％左右。
下面将参照附图说明常规制造半导体器件的常规方法。
图1a至1d是展示根据制造双极晶体管常规方法的第一实施例的工艺步骤的剖面图。
在该实施例中，在同一衬底中形成两个NPN晶体管。
如图1a所示，采用离子注入法，在P型半导体衬底11中形成N+型第一和第二隐埋层13和13a。利用第一和第二隐埋层13和13a作籽晶，形成N型外延层15。然后在半导体衬底11上生长氧化膜17。向第一和第二隐埋层13和13a之间的外延层15中注入P型杂质，形成隔离区19。
随后，离子注入形成第一和第二集电区21和21a，它们分别与第一和第二隐埋层13和13a相连。在第一隐埋层13上的外延层15中形成第一基区23。在第二隐埋层13a上的外延层15中形成第二基区23a。形成基区、集电区和隔离区时，利用彼此不同的掩模(未示出)向各区中注入杂质离子。
如图1b所示，选择地腐蚀第一和第二基区23和23a上的氧化膜17，限定第一和第二发射区。第一发射区比第二发射区宽很多。
在包括氧化膜17的半导体衬底11整个表面上形成多晶硅层25。向整个表面注入杂质离子，以将它们通过多晶硅层25注入到第一和第二基区23和23a中。
由于第一发射区比第二发射区具有宽的厚度，当在去掉氧化膜17时，氧化膜17边缘部分的多晶层25的厚度变得不同于与基区23接触部分的多晶硅层25。这种多晶硅层25厚度差异导致了杂质离子注入到各基区的深度不同，由此引起不统一的发射结Ej。
如图1c所示，在多晶硅层25上淀积光刻胶(未示出)，然后利用曝光和显影工艺进行构图。利用构图的光刻胶作掩模进行腐蚀，选择地去掉多晶硅层25，形成第一发射极25a和第二发射极25b。
如图1d所示，在包括第一和第二发射极25a和25b的半导体衬底11整个表面上形成绝缘层27。在绝缘层27上淀积光刻胶(未示出)，然后利用曝光和显影工艺进行构图。利用构图的光刻胶作掩模进行腐蚀，局部暴露第一和第二发射极25a和25b表面。选择地去掉绝缘层27和氧化膜17，暴露第一和第二基区、及第一和第二集电区21和21a中半导体衬底11的表面。随后，在包括第一和第二发射极25a和25b的暴露的半导体衬底11整个表面上淀积金属，并构图成金属图形29。于是完成了根据第一实施例制造双极晶体管的常规方法。
在上述实施例中，形成多晶硅层25后，在注入杂质离子到杂质区用于形成发射结时，由于第一发射极25a和第二发射极25b间宽度不同，所以，出现发射结变形。
为了防止发射结变形，可以形成掺杂了杂质离子的多晶硅层。然而，这种多晶硅存在一个问题。也就是说，因为在NPN晶体管和PNP晶体管形成于同一衬底的情况下，不得不形成掺杂不同导电类型杂质离子的多晶硅层，所以使处理步骤很困难。
为了解决此问题，下面参照图2a至2d说明制造半导体器件的其它常规方法。该方法中，NPN晶体管和PNP晶体管形成于同一衬底中。
如图2a所示，在P型半导体衬底11中形成第一和第二隐埋层13和13a。这里，第一隐埋层13为与半导体衬底11相反的N型。第二隐埋层13a为与半导体衬底11相同的导电类型。
随后，利用第一和第二隐埋层13和13a作籽晶，生长第一和第二外延层15和15a，此时，第一外延层15为N型，生长在第一隐埋层13上，第二外延层15a为P型，生长于第二隐埋层13a上。
然后，通过对形成了第一和第二外延层15和15a的硅进行局部硅氧化工艺(LOCOS)，在半导体衬底11上形成多个氧化膜17。此时，由氧化膜17限定第一和第二集电区、及第一和第二基区。
通过注入N型离子，以预定深度在第二外延层15a上形成第二基区23a。在第一外延层中形成第一集电区21。然后，通过P型离子注入，以预定深度在第一外延层15中形成第一基区23。并在第二外延层15a中形成第二集电区21a。这里，第一集电区21为NPN晶体管的集电区，该区与第一隐埋层13相连。第二集电区21a为PNP晶体管的集电区，该区与第二隐埋层13a相连。
如图2b所示，在包括氧化膜17的半导体衬底11整个表面上淀积第一化学汽相淀积(CVD)氧化膜31。选择地去除第一CVD氧化膜31，暴露第一和第二基区23和23a处的半导体衬底11。在包括第一和第二基区23和23a的半导体衬底11的整个表面上形成用P型杂质离子掺杂的多晶硅层25。多晶硅层25用作PNP晶体管的发射区。这样，在预定深度的部位形成发射结，在此多晶硅层25与第二基区23a接触。
如图2c所示，在包括多晶硅层25的整个半导体衬底11表面上淀积第二CVD氧化膜31a。然后选择地去除将形成NPN晶体管部位的第二CVD氧化膜31a，从而部分暴露多晶硅层25。向暴露的多晶硅层25注入N型杂质离子，然后进行退火。结果，在第一基区23中形成发射结Ej。
如图2d所示，构图多晶硅25，形成第一发射极25a和第二发射极25b。然后，在整个半导体衬底11表面上淀积第三CVD氧化膜31b。选地去除第三CVD氧化膜31b，部分暴露第一和第二发射极25a和25b表面。选择地去除第三和第二CVD氧化膜31b和31a，暴露第一和第二基区23与23a及第一和第二集电区21和21a处的半导体衬底11。最后，在暴露的第一和第二发射极25a和25b，第一和第二基区23和23a、及第一和第二集电区21和21a处的半导体衬底11上淀积金属。然后构图该金属，形成金属图形29。由此，完成了制造半导体器件的常规方法。
上述制造半导体器件的常规方法有以下几个问题。
首先，由于大厚度的发射区宽度的大电流晶体管和小厚度的发射区宽度的快速晶体管的电流增益间的差异会导致器件工作特性退化。
第二，在利用由杂质掺杂的多晶硅避免发射结不一致的情况下，工艺步骤变复杂。
第三，即使使用由杂质掺杂的多晶硅，并同时进行离子注入，也很难减小大电流晶体管和快速晶体管间的电流增益差异。
最后，由于多晶硅层和CVD氧化膜间的台阶覆盖造成金属形貌很差。
发明内容
因此，本发明旨在提供一种制造半导体器件的方法，基本上能解决现有技术的局限和缺点造成的几个问题。
本发明的目的是提供一种制造半导体器件的方法，不管发射区宽度如何，皆可使晶体管的电流增益和发射结一致。
本发明的其它特点和优点如说明书所述，部分可从说明书中显现，或可以实施本发明获知。特别是书面说明和权利要求及附图中指出的结构将会实现和获得本发明的目的和其它优点。
为了实现这些和其它优点，根据本发明的目的，正如所概述和概要说明的那样，根据本发明制造具有基极、发射极和集电极的半导体器件的方法包括下列步骤：在第一半导体衬底的表面中形成第一、第二和第三隐埋层；利用各隐埋层作籽晶，形成第一、第二和第三外延层；在第一和第二外延层之间形成隔离区；形成从各外延层的表面连接到各隐埋层的第一、第二和第三杂质区；在各外延层表面中形成第四、第五和第六杂质层；在各外延层上形成多晶硅层；限定第一、第二和第三发射极区及第一、第二和第三基区接触区；腐蚀除各发射极区和各基区接触区之外的多晶硅层至预定深度；氧化各腐蚀的多晶硅层，生长氧化层；向第一、第二和第三发射极区及其它区的多晶硅层中注入不同的杂质离子；在包括多晶硅层的整个半导体衬底表面上淀积金属；及构图与各多晶硅层接触的金属。
本发明另一方面提供一种制造半导体器件的方法，该方法包括以下步骤：
在半导体基底的表面上形成多个隐埋层；
在所述隐埋层和半导体基底上形成外延层；
在外延层的内侧形成第一杂质区域和隔离区，第一掺杂区分别与各个隐埋层相连，隔离区与半导体基底相连；
在各外延层的表面中形成第二杂质区；
在各外延层上形成具有第一高度和第二高度的多晶硅层，第二高度低于第一高度；
氧化具有第二高度的多晶硅层；
在具有第一高度的多晶硅层之下的第二杂质区中形成发射结和基区结；及
形成与具有第一高度的多晶硅层接触的金属图形。
应该明白，上述的概括说明和以下的详细说明皆是例证性和说明性的，旨在对所申请的发明作进一步地说明。
附图说明
各附图可以用于更深入的地发明，它们与说明书结合构成说明书的一部分，用于展示发明的实施例，并与说明书一起解释发明的原理。
各附图中：
图1a至1d是展示制造半导体器件的常规方法的剖面图；
图2a至2d是展示制造半导体器件的另一种常规方法的剖面图；
图3a至3f是展示根据本发明制造半导体器件的方法的剖面图。
具体实施方式
下面结合示于附图中的实例对本发明的优选实施例作详细说明。
根据本发明制造半导体器件的方法目的是在同一衬底中形成具有窄宽度和大宽度的NPN晶体管及PNP晶体管。
如图3a所示，在P型半导体衬底11中形成N+第一和第二隐埋层13和13a及P+第三隐埋层13b。利用第一、第二和第三隐埋层13、13a和13b作籽晶，生长第一、第二和第三外延层15、15a和15b。此时，第一和第二外延层15和15a为N型，而第三外延层15b为P型。
随后，利用掩模进行离子注入，在第一外延层15和第二外延层15a之间形成P型隔离区19。形成N型第一和第二集电区21和21a，它们分别与第一和第二隐埋层13和13a相连。形成P型第三集电区21b，使之与第三隐埋层13b相连。
此后，通过离子注入在第一和第二外延层15和15a表面中预定深度处形成P型第一和第二基区23和23a。在第三外延层15b表面中形成N型第三基区23b。
如图3b所示，在形成了各外延层15、15a和15b的半导体衬底11上形成不掺杂的多晶硅层25。在多晶硅层25上形成第一绝缘膜33。这里，第一绝缘膜33为氮化硅膜。
如图3c所示，在第一绝缘膜33上淀积光刻胶(未示出)，并利用曝光和显影工艺构图。利用构图的光刻胶作掩模进行腐蚀处理，选择地去除第一绝缘膜33。此时，第一、第二和第三集电区21、21a和21b及第一、第二和第三基区23、23a和23b上的第一和第二区上的第一绝缘膜33保留未被去掉。这里，第一区为发射区，第二区为基区接触区。利用保留的第一绝缘膜33作掩模，进行腐蚀工艺，腐蚀多晶硅层25预定深度。此时，腐蚀深度大约为多晶硅层25总厚度的一半。
如图3d所示，氧化其上去掉了第一绝缘膜33的多晶硅层25，生长氧化膜17。然后，去掉保留的第一绝缘膜33。这里，氧化膜17生长至腐蚀之前最初形成的多晶硅层的高度。氧化膜17用作隔开半导体衬底11与此后将作说明的金属图形的绝缘膜。由于氧化膜17与多晶硅层之间没有台阶覆盖，所以可以获得良好的衬底11形貌。
同时，为了去掉可能会在氧化中发生的鸟嘴，利用保留的第一绝缘膜33作掩模，腐蚀多晶硅层25，被腐蚀的多晶硅层25的侧面由第二绝缘膜33a掩蔽，如图3c′所示。
如图3d所示，通过不产生鸟嘴的氧化工艺生长氧化膜17。
如图3e所示，向第一和第二基区23和23a中的第二区(基区接触区)及向第三基区23b中的第一区(发射区)中注入P型杂质离子。用绝缘膜或光刻胶膜掩蔽杂质离子注入的区。随后，向整个表面中注入N型杂质离子。然后进行退火，形成发射结和基区结。
此后，如图3f所示，在包括保留多晶硅层25的整个表面上淀积金属，并构图。最后，形成金属图形29，以充分掩蔽多晶硅层25。
由此，完成了根据本发明制造半导体器件的方法。上述工艺步骤可以应用于制造场效应晶体管的方法。
如上所述，本发明制造半导体器件的方法有以下优点。
首先，由于不管发射区宽度如何，NPN晶体管和PNP晶体管有一致的发射结，各晶体管的电流增益差异可以减至最小。
第二，一致的发射结稳定了晶体管的特性。
第三，由于多晶硅层同时用作发射极和绝缘膜，所以多晶硅层和绝缘膜之间不产生台阶覆盖，由此改善了最后工艺步骤中金属的形貌。
最后，由于利用一个构图工艺限定发射区、基区接触区和集电区接触区，所以，可以确保光刻工艺的对准裕度。
显然，对于本领域的普通技术人员来说，在不脱离本发明精神或范围的情况下，可以对本发明制造半导体器件的方法做出各种改型和变化。但是，本发明将覆盖这些会落入权利要求书及其等同的范围内的改型和变化。

Claims (18)

1.一种制造半导体器件的方法，该方法包括以下步骤：
在半导体基底的表面上形成多个隐埋层；
在所述隐埋层和半导体基底上形成外延层；
在外延层的内侧形成第一杂质区域和隔离区，第一掺杂区分别与各个隐埋层相连，隔离区与半导体基底相连；
在各外延层的表面中形成第二杂质区；
在各外延层上形成具有第一高度和第二高度的多晶硅层，第二高度低于第一高度；
氧化具有第二高度的多晶硅层；
在具有第一高度的多晶硅层之下的第二杂质区中形成发射结和基区结；及
形成与具有第一高度的多晶硅层接触的金属图形。
2.如权利要求1的制造半导体器件的方法，其中，第一杂质区为集电区，第二杂质区为基区。
3.如权利要求1的制造半导体器件的方法，其中，氧化具有第二高度的多晶硅层，形成与具有第一高度的多晶硅层有同样高度的氧化膜。
4.如权利要求1的制造半导体器件的方法，其中，一个隐埋层的导电类型与半导体衬底相反，而其它隐埋层与半导体衬底有相同的导电类型。
5.一种制造具有基极、发射极和集电极的半导体器件的方法，该方法包括以下步骤：
在第一半导体衬底的表面中形成第一、第二和第三隐埋层；
利用各隐埋层作籽晶，形成第一、第二和第三外延层；
在第一和第二外延层之间形成隔离区；
形成从各外延层的表面连接到各隐埋层的第一、第二和第三杂质区；
在各外延层表面上形成第四、第五和第六杂质区；
在各外延层上形成多晶硅层；
限定第一、第二和第三发射极区及第一、第二和第三基区接触区；
腐蚀除各发射极区和各基区接触区之外的多晶硅层至预定深度；
氧化各腐蚀的多晶硅层，生长氧化层；
向第一和第二基区接触区、第三发射极区及其它区的多晶硅层注入不同的杂质离子；
在包括多晶硅层的整个半导体衬底表面上淀积金属；及
构图与各多晶硅层接触的金属。
6.如权利要求5的方法，其中，第一和第二隐埋层的导电类型与半导体衬底相反，第三隐埋层的导电类型与半导体衬底相同。
7.如权利要求5的方法，其中，第一和第二外延层与第一和第二隐埋层有相同的导电类型，第三外延层与第三隐埋层有相同的导电类型。
8.如权利要求5的方法，其中，第一、第二和第三杂质区为集电区。
9.如权利要求5的方法，其中，第四、第五和第六杂质区为基区。
10.如权利要求5的方法，其中，第一发射极区的宽度大于第二发射极区的宽度。
11.如权利要求5的方法，其中，氧化膜生长至最初形成的多晶硅层的厚度。
12.如权利要求5的方法，其中，注入到第一和第二基区接触区和第三发射极区中的杂质离子有与半导体衬底相同的导电类型。
13.如权利要求5的方法，其中，腐蚀过的多晶硅层表面由绝缘膜掩蔽。
14.如权利要求6的方法，其中，半导体衬底为P型，各隐埋层为N型。
15.如权利要求7的方法，其中，第一和第二外延层为N型，第三外延层为P型。
16.如权利要求8的方法，其中，第一和第二杂质区为N型，第三杂质区为P型。
17.如权利要求9的方法，其中，第四和第五杂质区为P型，第六杂质区为N型。
18.如权利要求13的方法，其中，形成于腐蚀过的多晶硅表面上的绝缘膜在氧化多晶硅层时去掉了鸟嘴。
CN97120447A 1997-04-09 1997-10-15 半导体器件的制造方法 Expired - Lifetime CN1122303C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR13071/97 1997-04-09
KR1019970013071A KR100249168B1 (ko) 1997-04-09 1997-04-09 반도체소자 제조방법
KR13071/1997 1997-04-09

Publications (2)

Publication Number Publication Date
CN1195885A CN1195885A (zh) 1998-10-14
CN1122303C true CN1122303C (zh) 2003-09-24

Family

ID=19502314

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97120447A Expired - Lifetime CN1122303C (zh) 1997-04-09 1997-10-15 半导体器件的制造方法

Country Status (5)

Country Link
US (1) US5970355A (zh)
JP (1) JP3062597B2 (zh)
KR (1) KR100249168B1 (zh)
CN (1) CN1122303C (zh)
TW (1) TW335514B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3727482B2 (ja) * 1998-06-05 2005-12-14 セイコーインスツル株式会社 半導体装置の製造方法
US7592898B1 (en) 1999-03-09 2009-09-22 Keystone Technology Solutions, Llc Wireless communication systems, interrogators and methods of communicating within a wireless communication system
JP5105830B2 (ja) * 2006-11-07 2012-12-26 新日本無線株式会社 半導体装置の製造方法
CN104282556B (zh) * 2014-06-23 2017-06-23 上海先进半导体制造股份有限公司 双极型晶体管发射极的掺杂方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2565317B2 (ja) * 1986-12-03 1996-12-18 富士通株式会社 半導体装置の製造方法
JPS6473766A (en) * 1987-09-16 1989-03-20 Oki Electric Ind Co Ltd Manufacture of semiconductor integrated circuit
WO1993016494A1 (en) * 1992-01-31 1993-08-19 Analog Devices, Inc. Complementary bipolar polysilicon emitter devices
JPH07142419A (ja) * 1993-11-15 1995-06-02 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPH1140573A (ja) 1999-02-12
KR100249168B1 (ko) 2000-03-15
JP3062597B2 (ja) 2000-07-10
US5970355A (en) 1999-10-19
KR19980076382A (ko) 1998-11-16
TW335514B (en) 1998-07-01
CN1195885A (zh) 1998-10-14

Similar Documents

Publication Publication Date Title
CN1225797C (zh) 半导体器件及其制备方法
CN1224109C (zh) 双极晶体管及其制造方法
JPH07193155A (ja) バラクタおよび形成方法
JPH11330084A (ja) バイポ―ラトランジスタ―の製造方法及びその構造
CN1197148C (zh) 异质结bicoms集成电路的制造方法
CN1015037B (zh) 双极型和互补金属氧化物半导体晶体管的集成制造工艺
CN88100466A (zh) 利用cmos工艺制造双极型晶体管
CN1122303C (zh) 半导体器件的制造方法
JPH04363046A (ja) 半導体装置の製造方法
US7368361B2 (en) Bipolar junction transistors and method of manufacturing the same
US20050087812A1 (en) Reduce 1/f noise in NPN transistors without degrading the properties of PNP transistors in integrated circuit technologies
US6806159B2 (en) Method for manufacturing a semiconductor device with sinker contact region
CN1020026C (zh) 双极型晶体管的集成制造工艺
US7164186B2 (en) Structure of semiconductor device with sinker contact region
US6437421B1 (en) Self-aligned dual-base semiconductor process and structure incorporating multiple bipolar device types
US6579774B2 (en) Semiconductor device fabrication method
US6362061B1 (en) Method to differentiate source/drain doping by using oxide slivers
JP3120441B2 (ja) 半導体装置およびその製造方法
KR940004257B1 (ko) 바이폴라 트랜지스터의 제조방법
KR100454075B1 (ko) 반도체 소자의 바이폴라 트랜지스터 제조 방법
KR0163876B1 (ko) 반도체 장치 및 그 제조방법
KR930006851B1 (ko) 폴리로코스를 이용한 바이 시모스 제조방법
CN1427463A (zh) 用sige bicmos集成方案制造多晶－多晶电容器的方法
CN115241271A (zh) 半导体结构及其制造方法、集成电路及其制造方法
JPH1174366A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: HYUNDAI ELECTRONICS INDUSTRIES CO., LTD.

Free format text: FORMER NAME OR ADDRESS: LG SEMICON CO., LTD.

Owner name: HYNIX SEMICONDUCTOR INC.

Free format text: FORMER NAME OR ADDRESS: HYUNDAI ELECTRONICS INDUSTRIES CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Gyeonggi Do, South Korea

Patentee after: HYNIX SEMICONDUCTOR Inc.

Address before: Gyeonggi Do, South Korea

Patentee before: Hyundai Electronics Industries Co.,Ltd.

Address after: Gyeonggi Do, South Korea

Patentee after: Hyundai Electronics Industries Co.,Ltd.

Address before: North Chungcheong Province

Patentee before: LG Semicon Co.,Ltd.

ASS Succession or assignment of patent right

Owner name: MAGNACHIP CO., LTD.

Free format text: FORMER OWNER: HYNIX SEMICONDUCTOR INC.

Effective date: 20070525

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20070525

Address after: North Chungcheong Province

Patentee after: Magnachip Semiconductor, Ltd.

Address before: Gyeonggi Do, South Korea

Patentee before: HYNIX SEMICONDUCTOR Inc.

CX01 Expiry of patent term

Granted publication date: 20030924

CX01 Expiry of patent term