CN115241271A - 半导体结构及其制造方法、集成电路及其制造方法 - Google Patents
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Abstract
公开了一种半导体结构及其制造方法、集成电路及其制造方法，半导体结构包括：衬底，衬底具有第一掺杂类型；位于衬底上的外延层，外延层具有第二掺杂类型，第一掺杂类型和第二掺杂类型相反；位于外延层中的基区、发射区以及集电区，其中，基区和集电区彼此隔离，发射区与基区接触且与集电区隔离，基区具有第一掺杂类型，发射区和集电区具有第二掺杂类型；位于外延层上的第一隔离结构和第二隔离结构，第一隔离结构将基区和集电区隔离，第二隔离结构将发射区的侧边与基区隔离。本申请中第二隔离结构将发射区的侧边与基区隔离，可以降低发射区与基区之间的寄生电容，提高半导体结构的特征频率。
Description
技术领域
本发明属于半导体器件技术领域，更具体地，涉及一种半导体结构 及其制造方法、集成电路及其制造方法。
背景技术
高频三极管区别于普通三极管的特征主要是其晶体管特征尺寸小、 击穿电压低、特征频率极高，制作工艺难度大。其一般应用在VHF(甚 高频)无线通信、UHF(特高频)无线通信、CATV(有线电视)、无线 遥控、射频模块等高频宽带低噪声放大器上，这些使用场合大都用在低 电压、小信号、小电流、低噪声条件下。
为达到最高的特征频率，必须尽可能降低三极管的寄生电容，尽可 能将其发射区及基区结深做浅。传统的高频三极管通常采用多晶发射极 工艺，减小发射极结深，提升频率。
现有技术中的高频三极管在本征基区内形成发射区，该发射区的底 部和侧壁与本征基区接触，但远离非本征基区。然而，高频三极管在发 射区下的垫氧化层为低压化学气相沉积氧化层(LPTEOS)或者等离子体 增强化学气相沉积氧化层(PETEOS)，发射结存在一个侧边的EB(发射极 /基极)PN结，导致侧边EB结的寄生电容较大，影响高频三极管的特征 频率Ft。另外，非本征基区和发射区的形成过程采用非自对准工艺导致 基区电阻偏大，进一步地影响高频三极管的特征频率Ft。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法、集成电路及 其制造方法，降低半导体结构的侧边EB结的寄生电容，提高半导体结 构的特征频率。
根据本发明提供的一种半导体结构，其中，包括：衬底，所述衬底 具有第一掺杂类型；位于衬底上的外延层，所述外延层具有第二掺杂类 型，所述第一掺杂类型和所述第二掺杂类型相反；位于所述外延层中的 基区、发射区以及集电区，其中，所述基区和所述集电区彼此隔离，所 述发射区与所述基区接触且与所述集电区隔离，所述基区具有第一掺杂类型，所述发射区和所述集电区具有第二掺杂类型；位于所述外延层上 的第一隔离结构和第二隔离结构，所述第一隔离结构将所述基区和所述 集电区隔离，第二隔离结构将发射区的侧边与所述基区隔离。
优选地，所述第一隔离结构和第二隔离结构为场氧化层或者浅沟槽 结构。
优选地，所述基区包括本征基区和非本征基区，所述非本征基区的 掺杂浓度比所述本征基区的掺杂浓度高。
优选地，所述非本征基区位于所述本征基区的一侧并与所述本征基 区接触，所述本征基区围绕所述发射区并与所述发射区接触。
优选地，所述集电区位于所述本征基区远离所述非本征基区的一侧。
优选地，所述半导体结构还包括：埋层，位于所述衬底和所述外延 层之间，所述埋层具有第二掺杂类型。
优选地，所述集电区包括：第一注入区，位于所述外延层的表面； 第二注入区，位于所述第一注入区和所述埋层之间，所述第二注入区与 所述埋层接触以将所述第一注入区和所述埋层连接；其中，所述第一注 入区和所述第二注入区具有第二掺杂类型，所述第二注入区的掺杂浓度 小于所述第一注入区的掺杂浓度。
优选地，所述半导体结构还包括：发射极多晶硅，位于所述发射区 上方。
优选地，所述第一隔离结构为场氧化层时，所述第一隔离结构的厚 度为
优选地，所述第二隔离结构为场氧化层时，所述第二隔离结构的厚 度为
优选地，所述半导体结构，还包括：位于外延层、第一隔离结构、 第二隔离结构上的层间介质层；贯穿所述层间介质层的第一接触孔、第 二接触孔以及第三接触孔；位于所述层间介质层上的基极、发射极以及 集电极；其中，基极通过第一接触孔与基区接触，发射极通过第二接触 孔与发射区接触，集电极通过第三接触孔与集电区接触。
优选地，所述半导体结构，其中，还包括：第三隔离结构，所述第 三隔离结构贯穿所述外延层并延伸至衬底中；其中，部分第一隔离结构 位于所述第三隔离结构上方。
优选地，所述第一掺杂类型为P型，第二掺杂类型为N型。
优选地，所述半导体结构为高频三极管。
根据本发明的第二方面，提供一种集成电路，包括至少一个上述所 述的半导体结构。
优选地，所述集成电路为BICMOS电路或者BCD电路。
根据本发明的第三方面，提供一种半导体结构的制造方法，包括： 在衬底上形成外延层，所述衬底具有第一掺杂类型，所述外延层具有第 二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；在外延层上 形成第一隔离结构；在外延层中形成基区以及在外延层上形成第二隔离 结构；在外延层中形成集电区以及发射区，其中，所述第一隔离结构将 所述基区和所述集电区彼此隔离，所述发射区与所述基区接触且与所述 集电区隔离，所述基区具有第一掺杂类型，所述发射区和所述集电区具 有第二掺杂类型；其中，所述第二隔离结构将所述发射区的侧边与所述 基区隔离。
优选地，所述第一隔离结构和第二隔离结构为场氧化层或浅沟槽结 构。
优选地，形成第一隔离结构的步骤包括：在所述外延层上形成垫层 氧化层以及第一氮化硅层；刻蚀所述第一氮化硅层形成第一隔离区域； 在所述第一隔离区域进行硅局部氧化形成第一隔离结构；去除第一氮化 硅层，并对所述垫层氧化层进行牺牲氧化。
优选地，形成所述第二隔离结构的步骤包括：在所述垫层氧化层上 形成第二氮化硅层；对所述第二氮化硅层刻蚀形成第二隔离区域；在第 二隔离区域进行硅局部氧化形成第二隔离结构；去除所述第二氮化硅层。
优选地，形成第一隔离结构的步骤包括：在所述外延层中形成第一 浅沟槽；在所述第一浅沟槽中填充氧化层形成第一隔离结构。
优选地，在外延层中形成基区包括：在所述外延层上形成光刻胶， 并对光刻胶进行曝光显影形成基区窗口；在所述基区窗口进行第一导电 类型的离子注入形成本征基区，并去除光刻胶。
优选地，形成所述第二隔离结构的步骤包括：在所述外延层中形成 第二浅沟槽；在所述第二浅沟槽中填充氧化层形成第二隔离结构。
优选地，形成基区还包括：在所述本征基区的一侧进行离子注入形 成非本征基区；其中，所述非本征基区的掺杂浓度比所述本征基区的掺 杂浓度高；所述非本征基区位于所述本征基区的一侧并与所述本征基区 接触，所述本征基区围绕所述发射区并与所述发射区接触。
优选地，所述集电区位于所述本征基区远离所述非本征基区的一侧。
优选地，在形成外延层之前还包括：在衬底上形成埋层，所述埋层 具有第二掺杂类型，所述外延层位于所述衬底和所述埋层上。
优选地，形成所述集电区包括：在所述外延层上形成光刻胶，并对 光刻胶进行曝光显影形成集电区窗口；在所述集电区窗口进行离子注入 形成第一注入区，所述第一注入区具有第二掺杂类型；形成所述集电区 还包括：在形成第一注入区之前，在所述外延层中形成第二注入区，所 述第二注入区与所述埋层接触以将所述第一注入区和所述埋层连接；其 中，所述第二注入区具有第二掺杂类型，所述第二注入区的掺杂浓度小 于所述第一注入区的掺杂浓度。
优选地，形成发射区的步骤包括：在所述第一隔离结构和所述第二 隔离结构上形成光刻胶，并对光刻胶进行曝光显影形成发射区窗口；在 所述发射区窗口的外延层上进行多晶沉积形成发射极多晶；对所述发射 极多晶进行第二导电类型的离子注入；低温推结将多晶内的第二导电类 型的离子推入至本征基区中形成发射区。
优选地，第一隔离结构为场氧化层时，第一隔离结构的厚度为 
优选地，第二隔离结构为场氧化层时，第二隔离结构的厚度为 
优选地，所述半导体结构的制造方法还包括：在所述外延层、第一 隔离结构、第二隔离结构上形成层间介质层；形成贯穿所述层间介质层 的第一接触孔、第二接触孔以及第三接触孔，其中，第一接触孔与基区 接触，第二接触孔与发射区接触，第三接触孔与集电区接触；在所述层 间介质层上形成基极、发射极以及集电极，其中，所述基极与第一接触 孔接触，所述发射极与第二接触孔接触，所述集电极与第三接触孔接触。
优选地，在形成第一隔离结构之前，还包括：形成第三隔离结构， 所述第三隔离结构贯穿所述外延层并延伸至衬底中；其中，部分第一隔 离结构位于所述第三隔离结构上方。
优选地，所述第一掺杂类型为P型，第二掺杂类型为N型。
优选地，所述半导体结构为高频三极管。
优选地，在形成基区和集电区时，所述第一隔离结构作为离子注入 的阻挡层；在形成发射区时，所述第二隔离结构作为离子注入的阻挡层 以及退火时离子扩散的阻挡层。
根据本发明的第四方面，提供一种集成电路的制造方法，至少包括 如上述所述的半导体结构的制造方法。
优选地，所述集成电路为BICMOS电路或者BCD电路。
根据本发明实施例的半导体结构及其制造方法、集成电路及其制造 方法，采用两次LOCOS硅局部氧化工艺形成多个第一隔离结构和多个 第二隔离结构，其中，第一隔离结构将外延层中的基区和集电区隔离开， 第二隔离结构将发射区的侧边与基区隔离，可以降低发射区与基区之间 的寄生电容，提高半导体结构的特征频率。
进一步地，集电区包括第一注入区和第二注入区，其中，第二注入 区与埋层接触，第一注入区位于第二注入区上方，第二注入区的掺杂浓 度小于第一注入区的掺杂浓度，可以降低集电区的串联电阻。
进一步地，基区包括本征基区和非本征基区，发射区和非本征基区 之间具有一定距离，非本征基区可以降低基区电阻，提高频率。发射区 和非本征基区之间的距离由第二隔离结构决定，增加了基区电阻的稳定 性。
进一步地，基区和集电区通过离子注入形成，可以利用第一隔离结 构作为离子注入的阻挡层；非本征基区通过离子注入形成，可以利用第 二隔离结构作为离子注入的阻挡层以及退火时离子扩散的阻挡层，形成 自对准工艺，可以降低半导体结构的基区电阻，从而提高半导体结构的 特征频率。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他 目的、特征和优点将更为清楚，在附图中：
图1示出根据本发明第一实施例提供的半导体结构的结构示意图；
图2示出根据本发明第二实施例提供的半导体结构的结构示意图；
图3示出根据本发明实施例提供的半导体结构的制造方法的流程图；
图4a-图4g示出本发明第一实施例提供的半导体结构的制造方法的 各步骤的结构示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中， 相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中 的各个部分没有按比例绘制。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出根据本发明第一实施例提供的半导体结构的结构示意图。 该半导体结构例如为高频三极管，高频三极管例如为高频NPN三极管。 参见图1，所述半导体结构200包括衬底201、位于所述衬底201上的埋 层202、位于衬底201和埋层202上的外延层203、位于外延层203中的 基区、集电区以及发射区211、位于外延层203表面的第一隔离结构205、 第二隔离结构210以及层间介质层(ILD)213。在本实施例中，衬底201 可以是任意适当类型的半导体衬底，例如硅衬底、锗硅衬底等。衬底201 具有第一掺杂类型；埋层202和外延层203具有第二掺杂类型，第二掺 杂类型与第一掺杂类型相反。本发明实施例以第一掺杂类型为P型掺杂， 第二掺杂类型为N型掺杂为例进行说明，但并不局限于此。
所述埋层202位于所述衬底201和外延层203之间，并且位于有源 区AA中。
在本实施例中，所述基区包括本征基区207和非本征基区209，本 征基区207和非本征基区209的掺杂类型为第一掺杂类型，所述非本征 基区209的掺杂浓度比所述本征基区207的掺杂浓度高。
所述非本征基区209位于所述本征基区207的一侧并与所述本征基 区207接触，所述本征基区207围绕所述发射区211并与发射区211接 触。所述发射区211与所述非本征基区209相隔一定距离。所述发射区 211和所述非本征基区209相隔一定距离。非本征基区209可以降低基 区电阻，提高半导体结构的频率。发射区211和非本征基区209之间的 距离由第二隔离结构210决定，增加了基区电阻的稳定性。
所述集电区位于所述本征基区207远离所述非本征基区209的一侧。
第一隔离结构205将基区和集电区隔离，第二隔离结构210将发射 区211的侧边与基区隔离。
在实施例中，第一隔离结构205和第二隔离结构210为场氧化层， 均采用LOCOS局部氧化工艺形成。所述第一隔离结构205的厚度为 
所述第二隔离结构210的厚度为
具体地，第一隔离结构205将本征基区207与集电区隔离，第二隔 离结构210将发射区211的侧边与本征基区207隔离，即发射区211的 侧壁与第二隔离结构210接触，而不与本征基区207接触。
所述集电区至少包括第一注入区208，第一注入区208位于所述外 延层203的表面。第一注入区208通过第一隔离结构205与本征基区207 隔离。所述第一注入区208的掺杂类型为第二掺杂类型。在一个优选的 实施例中，所述集电区还包括第二注入区206，第二注入区206位于所 述第一注入区208和埋层202之间，分别与第一注入区208和埋层202 接触将第一注入区208和埋层202连接。所述第二注入区206的掺杂类 型为第二掺杂类型。所述第二注入区206的掺杂浓度小于第一注入区208 的掺杂浓度。
所述发射区211的掺杂类型为第二掺杂类型。所述发射区211采用 多晶工艺形成，具体地，在第二隔离结构210上涂覆光刻胶并曝光显影 出发射区窗口以暴露出本征基区207的表面和部分第二隔离结构210的 表面，在多晶硅沉积前清洗该发射区窗口以去除发射区窗口表面的自然 氧化层，然后再立刻进炉管进行多晶硅沉积，多晶硅沉积的厚度为
对多晶硅进行第二导电类型杂质的注入，以得到第二掺杂 类型的多晶硅，为了保证器件的漏电较小，一般采用砷As+注入。掺杂 完成后采用低于1000℃的低温退火，将注入在多晶硅内的As+杂质适当 推入到本征基区207中，形成发射区211，然后采用光刻和刻蚀的方法 对多晶硅进行刻蚀保留在发射区211上面的多晶硅，形成发射极多晶212，即发射极多晶212的厚度为
所述半导体结构还包括覆盖在外延层203、第一隔离结构205、第二 隔离结构210和发射极多晶212上的层间介质层(ILD)213以及贯穿所 述层间介质层213的第一接触孔214、第二接触孔215和第三接触孔216， 其中，第一接触孔214与非本征基区209接触，所述第二接触孔215与 发射区211(发射极多晶212)接触，所述第三接触孔216与所述集电区 的第一注入区208接触。
第一接触孔214、第二接触孔215、第三接触孔216分别用于引出相 应的电极。
所述半导体结构还包括位于层间介质层213上的基极217、发射极 218和集电极219，其中，基极217通过第一接触孔214与非本征基区 209电连接，发射极218通过第二接触孔215以及发射极多晶212与发 射区211电连接，集电极219通过第三接触孔216与集电区的第一注入 区208电连接。所述基极217、发射极218和集电极219均为金属层， 例如由铝或铝铜或铝硅铜组成，但不限于此。
在一个优选地实施例中，所述基极217、发射极218和集电极219 包括从下至上依次堆叠的钛-氮化钛层、金属层和氮化钛层，可以降低金 属层的反射率，便于光刻。
在一个优选的实施例中，所述半导体结构还包括第三隔离结构204， 贯穿所述外延层203并延伸至所述衬底201中。第三隔离结构204的掺 杂类型为第一掺杂类型。
本发明实施例还提供一种集成电路，包括上述所述的半导体结构。 该集成电路例如为双极-互补金属氧化物半导体混合结构 (bipolar and complementary metal-oxide-semiconductor，BiCMOS)电路或 者双极-互补金属氧化物半导体-双扩散金属氧化物半导体混合结构(Bipolar CMOS DMOS，BCD)电路。
本发明实施例的半导体结构及集成电路，包括多个第一隔离结构和 多个第二隔离结构，第一隔离结构将外延层中的基区和集电区隔离开， 第二隔离结构将发射区的侧边与基区隔离，可以降低发射区与基区之间 的寄生电容，提高半导体结构的特征频率。
进一步地，集电区包括第一注入区和第二注入区，其中，第二注入 区与埋层接触，第一注入区位于第二注入区上方，第二注入区的掺杂浓 度小于第一注入区的掺杂浓度，可以降低集电区的串联电阻。
进一步地，基区包括本征基区和非本征基区，发射区和非本征基区 之间具有一定距离，非本征基区可以降低基区电阻，提高频率。发射区 和非本征基区之间的距离由第二隔离结构决定，增加了基区电阻的稳定 性。
进一步地，基区和集电区通过离子注入形成，可以利用第一隔离结 构作为离子注入的阻挡层，非本征基区通过离子注入形成，可以利用第 二隔离结构作为离子注入的阻挡层和退火时离子扩散的阻挡层，形成自 对准工艺，可以降低半导体结构的基区电阻，从而提高半导体结构的特 征频率。
图2示出根据本发明第二实施例提供的半导体结构的结构示意图。 与第一实施例相比，本实施例中的第一隔离结构205和第二隔离结构210 均为浅沟槽结构。
在本实施例中，第一隔离结构205和第二隔离结构210采用浅沟槽 STI工艺形成。
第一隔离结构205包括第一浅沟槽STI1以及位于所述第一浅沟槽中 的氧化层，第二隔离结构210包括第二浅沟槽STI2及位于所述第二浅沟 槽中的氧化层。
本发明实施例还提供一种集成电路，包括上述所述的半导体结构。 该集成电路例如为双极-互补金属氧化物半导体混合结构 (bipolar and complementary metal-oxide-semiconductor，BiCMOS)电路或 者双极-互补金属氧化物半导体-双扩散金属氧化物半导体混合结构(Bipolar CMOS DMOS，BCD)电路。
本发明实施例的半导体结构及集成电路，包括多个第一隔离结构和 多个第二隔离结构，第一隔离结构将外延层中的基区和集电区隔离开， 第二隔离结构将发射区的侧边与基区隔离，可以降低发射区与基区之间 的寄生电容，提高半导体结构的特征频率。
进一步地，集电区包括第一注入区和第二注入区，其中，第二注入 区与埋层接触，第一注入区位于第二注入区上方，第二注入区的掺杂浓 度小于第一注入区的掺杂浓度，可以降低集电区的串联电阻。
进一步地，基区包括本征基区和非本征基区，发射区和非本征基区 之间具有一定距离，非本征基区可以降低基区电阻，提高半导体结构的 频率。发射区和非本征基区之间的距离由第二隔离结构决定，增加了基 区电阻的稳定性。
进一步地，基区和集电区通过离子注入形成，可以利用第一隔离结 构作为离子注入的阻挡层，非本征基区通过离子注入形成，可以利用第 二隔离结构作为离子注入的阻挡层以及退火时离子扩散的阻挡层，形成 自对准工艺，可以降低半导体结构的基区电阻，从而提高半导体结构的 特征频率。
图3示出根据本发明实施例提供的半导体结构的制造方法的流程图。 图4a-图4g示出本发明第一实施例提供的半导体结构的制造方法的各步 骤的结构示意图。如图3所示，所述半导体结构的制造方法包括以下步 骤。
在步骤S01中，在衬底上形成外延层。
参见图4a，在衬底201上形成外延层203。
在本实施例中，衬底201可以是任意适当类型的半导体衬底，例如 硅衬底、锗硅衬底等。衬底201具有第一掺杂类型；外延层203具有第 二掺杂类型，第二掺杂类型与第一掺杂类型相反。本发明实施例以第一 掺杂类型为P型掺杂，第二掺杂类型为N型掺杂为例进行说明，但并不 局限于此。外延层203的厚度例如为1um～2um。
其中，在一个优选地实施例中，在形成外延层203后还包括：形成 第三隔离结构204，第三隔离结构204贯穿所述外延层203并延伸至所 述衬底201中。所述第三隔离结构204的掺杂类型为第一掺杂类型，注 入离子例如为硼，注入剂量例如为7E13～8E14cm-2。
在一个优选地实施例中，在形成外延层203之前，还在衬底201上 形成埋层202，所述埋层202位于所述衬底201和外延层203之间。进 一步的，在衬底201上进行光刻、注入和退火以形成埋层202，注入离 子例如为锑Sb+，注入剂量例如为5E14～2E15cm-2，使埋层202具有第二 掺杂类型。
在一个优选地实施例中，形成埋层202之后，还包括：在外延层203 中形成第二注入区206，所述第二注入区206从外延层203的表面延伸 到埋层202的表面以与埋层202接触。所述第二注入区206的掺杂类型 为第二掺杂类型，注入离子例如为磷，注入剂量例如为1E15～5E15cm-2。
在步骤S02中，在外延层上形成第一隔离结构205，其中，第一隔 离结构205限定出集电区和基区的区域，用于将集电区和基区彼此隔离。
参见图4a，形成第一隔离结构205的步骤包括：所述外延层203上 形成垫层氧化层220以及第一氮化硅层(图中未示出)；刻蚀所述第一氮 化硅层形成第一隔离区域；在所述第一隔离区域中进行LOCOS硅局部 氧化形成第一隔离结构205；去除第一氮化硅层，并对所述垫层氧化层 220区域进行牺牲氧化。所述第一隔离结构205限定出基区和集电区的 区域，并将基区和集电区彼此隔离。若第一隔离结构205为浅沟槽结构， 则在所述外延层203中形成第一浅沟槽，然后在所述第一浅沟槽中填充 氧化层以形成第一隔离结构。
在步骤S03中，在外延层中形成基区以及在外延层上形成第二隔离 结构210，第二隔离结构210限定出发射区211的区域。
参见图4b，在外延层203中形成基区包括：在所述外延层203上形 成光刻胶，并对光刻胶进行曝光显影形成基区窗口；在所述基区窗口进 行离子注入形成本征基区207，并去除光刻胶。所述本征基区207位于 外延层203的表面下。
在本实施例中，所述本征基区207的掺杂类型为第一掺杂类型，注 入离子例如为硼，注入剂量例如为1E13～1E14 cm-2。
进一步地，在垫层氧化层220上沉积第二氮化硅层221，以及刻蚀 第二氮化硅层221形成第二隔离区域222。
参见图4c，在第二隔离结构区域222进行LOCOS硅局部氧化形成 第二隔离结构210，然后去除第二氮化硅层221。第二隔离结构210的厚 度为
第二隔离结构210将发射区的侧边与本征基区207 隔离，以及限定出发射区窗口。若第二隔离结构210为浅沟槽结构，则 在所述外延层203中形成第二浅沟槽，然后在所述第二浅沟槽中填充氧化层以形成第二隔离结构。
在步骤S04中，在外延层中形成集电区以及发射区，其中，所述第 一隔离结构将所述基区和所述集电区彼此隔离，所述发射区与所述基区 接触且与所述集电区隔离。
参见图4d，在所述外延层203上形成光刻胶，并对光刻胶进行曝光 显影形成集电区窗口；在所述集电区窗口进行离子注入形成第一注入区 208，所述第一注入区208具有第二掺杂类型。
在一个优选的实施例中，形成基区还包括：在所述本征基区207的 一侧进行离子注入形成非本征基区209，所述非本征基区209的掺杂类 型为第一掺杂类型。
其中，所述非本征基区209的掺杂浓度比所述本征基区207的掺杂 浓度高；所述非本征基区209位于所述本征基区207的一侧并与所述本 征基区207接触，所述本征基区207围绕所述发射区211并与发射区211 接触。
参见图4e-图4f，在外延层上涂覆光刻胶223并曝光显影出发射区 窗口224，以及在第四区域的外延层中形成发射区211(参见图4f)。所述 发射区211位于第二隔离结构210之间的外延层203的表面下。
在本实施例中，所述发射区211采用多晶工艺形成，具体地，在第 一隔离结构205、垫层氧化层220以及第二隔离结构210上涂覆光刻胶 223并曝光显影出发射区窗口224，在多晶硅沉积前清洗该发射区窗口 224表面的自然氧化层，然后再立刻进炉管进行多晶硅沉积，多晶硅沉 积的厚度为
对多晶硅进行第二导电类型杂质的注入，为 了保证器件的漏电较小，一般采用砷As+，注入剂量例如为2E15～2E16 cm-2。掺杂完成后采用低于1000℃的低温退火，将注入在多晶硅内的As+杂质适当推入到本征基区207中，形成发射区211，然后采用光刻和刻 蚀的方法对多晶硅进行刻蚀保留在发射区211上面的多晶硅，形成发射 极多晶212，即发射极多晶212的厚度为
所述发射区211与所述非本征基区209相隔一定距离。非本征基区 209可以降低基区电阻，提高半导体结构的频率。发射区211和非本征 基区209之间的距离由第二隔离结构210决定，增加了基区电阻的稳定 性。
在步骤S05中，形成层间介质层、形成贯穿所述层间介质层的第一 接触孔、第二接触孔以及第三接触孔以及位于所述层间介质层上的基极、 发射极以及集电极。
参见图4g，在所述外延层203、第一隔离结构205、第二隔离结构 210和发射极多晶212上淀积层间介质层213、以及进行接触孔光刻和刻 蚀形成贯穿所述层间介质层213的第一接触孔214、第二接触孔215和 第三接触孔216，并在所述层间介质层213上形成基极217、发射极218 以及集电极219。
在本实施例中，第一接触孔214、第二接触孔215、第三接触孔216 分别用于引出相应的电极。基极217通过第一接触孔214与非本征基区 209连接电连接，发射极218通过第二接触孔215以及发射极多晶212 与发射区211电连接，集电极219通过第三接触孔216与集电区的第一 注入区208电连接。所述基极217、发射极218和集电极217均为金属 层，例如由铝或铝铜或铝硅铜组成，但不限于此。
在一个优选地实施例中，所述基极217、发射极218和集电极219 包括从下至上依次堆叠的钛-氮化钛层、金属层和氮化钛层，可以降低金 属层反射率，便于光刻。
另外，集电区的第一注入区208和非本征基区209的形成顺序不限 于上述。
具体地，在层间介质层213上，形成具有预定开口的蚀刻掩模。然 后，使用蚀刻掩模进行层间介质层213的蚀刻，去除与蚀刻掩模的预定 开口对应的层间介质层213，形成在厚度方向上贯穿层间介质层213而 到达非本征基区209的第一接触孔214、到达发射区211上方的发射极 多晶212的第二接触孔215以及到达集电区的第一注入区208的第三接 触孔216。然后在第一接触孔214、第二接触孔215以及第三接触孔216 内填充导电层，并分别在第一接触孔214、第二接触孔215以及第三接 触孔216的上方形成所述基极217、发射极218和集电极217。
根据本发明实施例的半导体结构及其制造方法、集成电路及其制造 方法，采用两次LOCOS硅局部氧化工艺形成多个第一隔离结构和多个 第二隔离结构，第一隔离结构将外延层中的基区和集电区隔离开，第二 隔离结构将发射区的侧边与基区隔离，可以降低发射区与基区之间的寄 生电容，提高半导体结构的特征频率。
进一步地，集电区包括第一注入区和第二注入区，其中，第二注入 区与埋层接触，第一注入区位于第二注入区上方，第二注入区的掺杂浓 度小于第一注入区的掺杂浓度，可以降低集电区的串联电阻。
进一步地，基区包括本征基区和非本征基区，发射区和非本征基区 之间具有一定距离，非本征基区可以降低基区电阻，提高半导体结构的 频率。发射区和非本征基区之间的距离由第二隔离结构决定，增加了基 区电阻的稳定性。
进一步地，基区和集电区通过离子注入形成，可以利用第一隔离结 构作为离子注入的阻挡层，非本征基区通过离子注入形成，可以利用第 二隔离结构作为离子注入的阻挡层以及退火时离子扩散的阻挡层，形成 自对准工艺，可以降低半导体结构的基区电阻，从而提高半导体结构的 特征频率。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有 的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述， 可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了 更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能 很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围 应当以本发明权利要求所界定的范围为准。
Claims (37)
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底具有第一掺杂类型；
位于衬底上的外延层，所述外延层具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；
位于所述外延层中的基区、发射区以及集电区，其中，所述基区和所述集电区彼此隔离，所述发射区与所述基区接触且与所述集电区隔离，所述基区具有第一掺杂类型，所述发射区和所述集电区具有第二掺杂类型；
位于所述外延层上的第一隔离结构和第二隔离结构，所述第一隔离结构将所述基区和所述集电区隔离，第二隔离结构将发射区的侧边与所述基区隔离。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一隔离结构和第二隔离结构为场氧化层或者浅沟槽结构。
3.根据权利要求1所述的半导体结构，其特征在于，所述基区包括本征基区和非本征基区，所述非本征基区的掺杂浓度比所述本征基区的掺杂浓度高。
4.根据权利要求3所述的半导体结构，其特征在于，所述非本征基区位于所述本征基区的一侧并与所述本征基区接触，所述本征基区围绕所述发射区并与所述发射区接触。
5.根据权利要求3所述的半导体结构，其特征在于，所述集电区位于所述本征基区远离所述非本征基区的一侧。
6.根据权利要求1所述的半导体结构，其特征在于，还包括：
埋层，位于所述衬底和所述外延层之间，所述埋层具有第二掺杂类型。
7.根据权利要求6所述的半导体结构，其特征在于，所述集电区包括：
第一注入区，位于所述外延层的表面；
第二注入区，位于所述第一注入区和所述埋层之间，所述第二注入区与所述埋层接触以将所述第一注入区和所述埋层连接；
其中，所述第一注入区和所述第二注入区具有第二掺杂类型，所述第二注入区的掺杂浓度小于所述第一注入区的掺杂浓度。
8.根据权利要求1所述的半导体结构，其特征在于，还包括：
发射极多晶硅，位于所述发射区上方。
9.根据权利要求2所述的半导体结构，其特征在于，所述第一隔离结构为场氧化层时，所述第一隔离结构的厚度为
10.根据权利要求2所述的半导体结构，其特征在于，所述第二隔离结构为场氧化层时，所述第二隔离结构的厚度为
11.根据权利要求1所述的半导体结构，其特征在于，还包括：
位于外延层、第一隔离结构、第二隔离结构上的层间介质层；
贯穿所述层间介质层的第一接触孔、第二接触孔以及第三接触孔；
位于所述层间介质层上的基极、发射极以及集电极；
其中，基极通过第一接触孔与基区接触，发射极通过第二接触孔与发射区接触，集电极通过第三接触孔与集电区接触。
12.根据权利要求1所述的半导体结构，其中，还包括：
第三隔离结构，所述第三隔离结构贯穿所述外延层并延伸至衬底中；
其中，部分第一隔离结构位于所述第三隔离结构上方。
13.根据权利要求1所述的半导体结构，其中，所述第一掺杂类型为P型，第二掺杂类型为N型。
14.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构为高频三极管。
15.一种集成电路，其特征在于，包括至少一个如权利要求1-14中任一项所述的半导体结构。
16.根据权利要求15所述的集成电路，其特征在于，所述集成电路为BICMOS电路或者BCD电路。
17.一种半导体结构的制造方法，其特征在于，包括：
在衬底上形成外延层，所述衬底具有第一掺杂类型，所述外延层具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；
在外延层上形成第一隔离结构；
在外延层中形成基区以及在外延层上形成第二隔离结构；
在外延层中形成集电区以及发射区，其中，所述第一隔离结构将所述基区和所述集电区彼此隔离，所述发射区与所述基区接触且与所述集电区隔离，所述基区具有第一掺杂类型，所述发射区和所述集电区具有第二掺杂类型；
其中，所述第二隔离结构将所述发射区的侧边与所述基区隔离。
18.根据权利要求17所述的制造方法，其特征在于，所述第一隔离结构和第二隔离结构为场氧化层或浅沟槽结构。
19.根据权利要求18所述的制造方法，其特征在于，形成第一隔离结构的步骤包括：
在所述外延层上形成垫层氧化层以及第一氮化硅层；
刻蚀所述第一氮化硅层形成第一隔离区域；
在所述第一隔离区域进行硅局部氧化形成第一隔离结构；
去除第一氮化硅层，并对所述垫层氧化层进行牺牲氧化。
20.根据权利要求19所述的制造方法，其中，形成所述第二隔离结构的步骤包括：
在所述垫层氧化层上形成第二氮化硅层；
对所述第二氮化硅层刻蚀形成第二隔离区域；
在第二隔离区域进行硅局部氧化形成第二隔离结构；
去除所述第二氮化硅层。
21.根据权利要求18所述的制造方法，其特征在于，形成第一隔离结构的步骤包括：
在所述外延层中形成第一浅沟槽；
在所述第一浅沟槽中填充氧化层形成第一隔离结构。
22.根据权利要求19所述的制造方法，其特征在于，在外延层中形成基区包括：
在所述外延层上形成光刻胶，并对光刻胶进行曝光显影形成基区窗口；
在所述基区窗口进行第一导电类型的离子注入形成本征基区，并去除光刻胶。
23.根据权利要求21所述的制造方法，其中，形成所述第二隔离结构的步骤包括：
在所述外延层中形成第二浅沟槽；
在所述第二浅沟槽中填充氧化层形成第二隔离结构。
24.根据权利要求22的制造方法，其中，形成基区还包括：
在所述本征基区的一侧进行离子注入形成非本征基区；
其中，所述非本征基区的掺杂浓度比所述本征基区的掺杂浓度高；所述非本征基区位于所述本征基区的一侧并与所述本征基区接触，所述本征基区围绕所述发射区并与所述发射区接触。
25.根据权利要求24制造方法，其中，所述集电区位于所述本征基区远离所述非本征基区的一侧。
26.根据权利要求17所述的制造方法，其中，在形成外延层之前还包括：
在衬底上形成埋层，所述埋层具有第二掺杂类型，所述外延层位于所述衬底和所述埋层上。
27.根据权利要求26所述的制造方法，其中，形成所述集电区包括：
在所述外延层上形成光刻胶，并对光刻胶进行曝光显影形成集电区窗口；
在所述集电区窗口进行离子注入形成第一注入区，所述第一注入区具有第二掺杂类型；
形成所述集电区还包括：
在形成第一注入区之前，在所述外延层中形成第二注入区，所述第二注入区与所述埋层接触以将所述第一注入区和所述埋层连接；
其中，所述第二注入区具有第二掺杂类型，所述第二注入区的掺杂浓度小于所述第一注入区的掺杂浓度。
28.根据权利要求17所述的制造方法，其中，形成发射区的步骤包括：
在所述第一隔离结构和所述第二隔离结构上形成光刻胶，并对光刻胶进行曝光显影形成发射区窗口；
在所述发射区窗口的外延层上进行多晶沉积形成发射极多晶；
对所述发射极多晶进行第二导电类型的离子注入；
低温推结将多晶内的第二导电类型的离子推入至本征基区中形成发射区。
29.根据权利要求18所述的制造方法，其中，第一隔离结构为场氧化层时，第一隔离结构的厚度为
30.根据权利要求18所述的制造方法，其中，第二隔离结构为场氧化层时，第二隔离结构的厚度为
31.根据权利要求17所述的制造方法，其中，还包括：
在所述外延层、第一隔离结构、第二隔离结构上形成层间介质层；
形成贯穿所述层间介质层的第一接触孔、第二接触孔以及第三接触孔，其中，第一接触孔与基区接触，第二接触孔与发射区接触，第三接触孔与集电区接触；
在所述层间介质层上形成基极、发射极以及集电极，其中，所述基极与第一接触孔接触，所述发射极与第二接触孔接触，所述集电极与第三接触孔接触。
32.根据权利要求17所述的制造方法，其中，在形成第一隔离结构之前，还包括：
形成第三隔离结构，所述第三隔离结构贯穿所述外延层并延伸至衬底中；
其中，部分第一隔离结构位于所述第三隔离结构上方。
33.根据权利要求17所述的制造方法，其中，所述第一掺杂类型为P型，第二掺杂类型为N型。
34.根据权利要求17所述的制造方法，其中，所述半导体结构为高频三极管。
35.根据权利要求17所述的制造方法，其特征在于，在形成基区和集电区时，所述第一隔离结构作为离子注入的阻挡层；
在形成发射区时，所述第二隔离结构作为离子注入的阻挡层以及退火时离子扩散的阻挡层。
36.一种集成电路的制造方法，其特征在于，至少包括如权利要求17-35中任一项所述的半导体结构的制造方法。
37.根据权利要求36所述的集成电路的制造方法，其特征在于，所述集成电路为BICMOS电路或者BCD电路。
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| CN (1) | CN115241271A (zh) |
-
2022
- 2022-05-24 CN CN202210570955.5A patent/CN115241271A/zh active Pending
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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