KR19980076382A - 반도체소자 제조방법 - Google Patents
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Abstract
본 발명은 에미터전극의 폭이 좁고 넓음에 무관하게 균일한 전류이득을 얻어 소자의 특성을 개선시키는데 적당한 반도체소자 제조방법에 관한 것으로서 베이스, 에미터 그리고 콜렉터전극을 갖는 반도체소자 제조에 있어서, 제 1 도전형 반도체기판표면내에 제 1, 제 2, 제 3 매몰층을 형성하는 공정, 각 매몰층을 시드로하여 제 1, 제 2, 제 3 에피택셜층을 형성하고 상기 제 1, 제 2 에피택셜층 사이에 격리영역을 형성한 후 각 에피택셜층 표면에서부터 각 매몰층과 연결되는 제 1, 제 2, 제 3 불순물영역을 형성하는 공정, 각 에피택셜층들의 표면내에 제 4, 제 5, 제 6 불순물영역을 형성하는 공정, 상기 에피택셜층상에 폴리실리콘층을 형성하고 제 1, 제 2, 제 3 에미터전극영역과, 제 1, 제 2, 제 3 베이스콘택영역을 정의하고 그 영역들을 제외한 폴리실리콘층을 소정깊이로 식각하는 공정, 식각된 영역의 폴리실리콘층을 산화시켜 산화막을 성장시키는 공정, 상기 제 1, 제 2 베이스콘택영역 및 제 3 에미터전극영역의 폴리실리콘층과 그 이외의 폴리실리콘층에 서로 다른 불순물이온을 주입하는 공정, 상기 폴리실리콘층을 포함한 전면에 메탈을 증착하고 각 폴리실리콘층과 접촉되도록 메탈을 패터닝하는 공정으로 이루어진다.
Description
본 발명은 반도체소자에 관한 것으로서 특히, 서로 다른 폭의 에미터전극을 갖는 트랜지스터를 형성함에 있어서 에미터폭에 관계없이 동일한 전류이득을 얻을 수 있도록하여 소자의 신뢰성을 향상시키는데 적당하도록 한 반도체소자 제조방법에 관한 것이다.
일반적으로 반도체장치는 연산장치, 논리회로 등을 위한 고속 바이폴라 트랜지스터(모스소자의 경우에는 전계효과 트랜지스터)와 출력회로를 위한 고전류 바이폴라 트랜지스터로 이루어진다.
고전류 바이폴라 트랜지스터를 구현하기 위해서는 에미터의 폭을 넓게 형성하여야 하고 고속 바이폴라 트랜지스터를 구현하기 위해서는 에미터접합 및 에미터의 폭을 얇게 형성하여야 한다.
이와같은 고전류, 고속 바이폴라 트랜지스터가 동시에 동일기판에 구성되는 반도체회로의 안정적인 동작을 구현하기 위해서는 전류이득이 각 트랜지스터간에 ±30%이내이어야 한다.
이하, 종래 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 1d는 종래 반도체소자 제조방법에 따른 제 1 실시예를 설명하기 위한 공정단면도이다.
먼저, 종래 제 1 실시예는 두 개의 NPN트랜지스터를 동일기판에 구현한 경우이다.
도 1a에 도시한 바와같이 P도전형의 반도체기판(11)에 이온주입을 통해 N+도전형의 제 1, 제 2 매몰층(13,13a)을 형성한다.
그리고 제 1, 제 2 매몰층(13,13a)을 시드(seed)층으로 하여 N도전형의 에피택셜층(15)을 형성한다.
이어, 상기 반도체기판(11)상에 산화막(17)을 성장시킨 후 상기 매몰층(13,13a)들의 사이사이에 P도전형의 불순물을 주입하여 격리영역(19)들을 형성한다.
이온주입을 통해 상기 제 1, 제 2 매몰층(13,13a)과 각각 연결되는 제 1, 제 2 콜렉터영역(21,21a)을 형성한다.
상기 제 1 매몰층(13)상의 에패택셜층(15)에 제 1 베이스영역(23)을 형성하고 제 2 매몰층(13a)상의 에피택셜층(15)에는 제 2 베이스영역(23a)을 형성한다.
도면에는 도시되지 않았지만 각 베이스영역 및 콜렉터영역 그리고 격리영역을 형성함에 있어서 서로다른 마스크를 이용하여 불순물을 주입한다.
이어, 도 1b에 도시한 바와같이 상기 제 1, 제 2 베이스영역(23,23a)상의 산화막(17)을 선택적으로 식각하여 제 1 에미터영역과 제 2 에미터영역을 정의한다.
이때 상기 제 1 에미터영역의 폭은 제 2 에미터영역의 폭보다 상대적으로 넓은폭을 갖는다.
상기 산화막(17)을 포함한 전면에 폴리실리콘층(25)을 형성한다.
그리고 전면에 불순물이온을 주입하면 상기 불순물이 폴리실리콘층(25)을 통해 각각의 제 1, 제 2 베이스영역(23,23a)으로 주입된다.
이때 제 1 에미터영역의 폭은 넓게 패터닝되어 있으므로 상기 폴리실리콘층(25)을 형성할 경우, 상기 산화막(17)의 에지부분의 폴리실리콘층(25)과 상기 산화막(17)이 제거되어 각각 베이스영역(23)과 맞닿게 되는 부분의 폴리실리콘층(25)의 두께가 서로 다르게 된다.
이러한 폴리실리콘층(25)의 두께차이는 베이스영역내로 주입되는 불순물의 깊이가 서로 다르게 되어 결과적으로 에미터접합(Ej)이 불균일하게 되는 요인으로 작용한다.
이후, 도 1c에 도시한 바와같이 상기 폴리실리콘층(25)상에 포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정으로 포토레지스트를 패터닝한다.
상기 패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 상기 폴리실리콘층을 선택적으로 제거하여 제 1 에미터폴리(25a)와 제 2 에미터폴리(25b)를 형성한다.
이어, 도 1d에 도시한 바와같이 제 1, 제 2 에미터폴리(25a,25b)를 포함한 반도체기판(11)전면에 절연층(27)을 형성한다.
그리고 절연층(27)상에 포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정으로 패터닝한다.
패터닝된 포토레지스틀 마스크로 이용한 식각공정으로 상기 제 1, 제 2 에미터폴리(25a,25b)의 표면이 소정부분 노출되고 상기 제 1, 제 2 베이스영역(23,23a) 및 제 1, 제 2 콜렉터영역(21,21a)의 반도체기판(11)표면이 노출되도록 상기 절연층(27)과 산화막(17)을 선택적으로 제거한다.
이어, 상기 노출된 반도체기판(11) 및 제 1, 제 2 에미터폴리(25a,25b)를 포함한 전면에 메탈을 증착한 후 패터닝하여 메탈패턴(29)을 형성하면 종래 제 1 실시예에 따른 바이폴라 트랜지스터 제조공정이 완료된다.
이와같은 종래 제 1 실시예에 따르면 상기 에미터접합을 위해 폴리실리콘층(25)을 형성한 후 불순물 이온을 주입하게 되면 제 1 에미터폴리(25a)와 제 2 에미터폴리(25b)의 폭이 서로 다름으로 인해 에미터접합의 찌그러짐이 발생한다.
상기와 같은 에미터접합의 찌그러짐을 방지하기 위해서 제시된 방법이 도프트 폴리실리콘층을 사용하여 별도의 불순물 이온주입을 하지 않도록 하는 것이다.
그러나 상기와 같이 불순물이 도핑된 폴리실리콘층을 사용할 경우에는 다음과 같은 문제점이 발생한다.
즉, 동일한 기판에 NPN트랜지스터와 PNP트랜지스터를 동시에 구현할 경우에는 서로다른 도전형의 불순물이 도핑된 폴리실리콘층을 사용하여야 하므로 공정상에서 많은 어려움이 발생하였다.
도 2a 내지 2d는 상기의 문제점을 해결하기 위해 제안된 반도체소자 제조방법을 나타낸 것이다.
먼저, 도 2a 내지 2d는 NPN트랜지스터와 PNP트랜지스터를 동일기판에 동시에 구현한 경우를 나타낸 것이다.
도 2a에 도시한 바와같이 P도전형의 반도체기판(11)에 제 1 매몰층(13)과 제 2 매몰층(13a)을 형성한다.
여기서 상기 제 1 매몰층(13)은 상기 반도체기판(11)과 반대도전형의 N도전형이고 제 2 매몰층(13a)은 반도체기판(11)과 동일도전형이다.
이어, 제 1 매몰층(13)과 제 2 매몰층(13a)을 각각의 시드층으로 하여 제 1 에피택셜층(15)과 제 2 에피택셜층(15a)을 성장시킨다.
이때 상기 제 1 에피택셜층(15)은 N도전형으로서 제 1 매몰층(13)상에서 성장되고 제 2 에피택셜층(15a)은 P도전형으로서 제 2 매몰층(13a)상에서 성장된다.
이어, 제 1, 제 2 에피택셜층(15,15a)이 형성된 반도체기판(11)상에 선택산화 공정을 이용하여 복수개의 산화막(17)을 형성한다.
이때 상기 산화막(17)에 의해 제 1, 제 2 콜렉터영역과 제 1, 제 2 베이스영역이 정의된다.
N도전형의 불순물 이온주입을 통해 상기 제 2 에피택셜층(15a)상에 제 2 베이스영역(23a)을 소정깊이로 형성하고 제 1 에피택셜층(15)에 제 1 콜렉터영역(21)을 형성한다.
이후, P도전형의 불순물 이온주입을 통해 상기 제 1 에피택셜층(15)에 제 1 베이스영역(23)을 소정깊이로 형성하고 제 2 에피택셜층(15a)에 제 2 콜렉터영역(21a)을 형성한다.
이때 상기 제 1 콜렉터영역(21)은 NPN트랜지스터의 콜렉터영역이며 제 1 매몰층(13)과 연결된다.
그리고 제 2 콜렉터영역(21a)은 PNP트랜지스터의 콜렉터영역이며 제 2 메몰층(13a)과 연결된다.
이어, 도 2b에 도시한 바와같이 상기 산화막(17)을 포함한 반도체기판(11)전면에 제 1 CVD산화막(31)을 증착한다.
상기 제 1, 제 2 베이스영역(23,23a)의 반도체기판(11)이 노출되도록 상기 제 1 CVD산화막(31)을 선택적으로 제거한다.
노출된 제 1, 제 2 베이스영역(23,23a)의 반도체기판(11)을 포함한 전면에 P도전형의 불순물이 도핑된 폴리실리콘층(25)을 형성한다.
상기 폴리실리콘층(25)은 PNP트랜지스터의 에미터로 사용되므로 폴리실리콘층(25)이 제 2 베이스영역(23a)과 맞닿는 부분에 소정깊이로 에미터접합이 형성된다.
이후, 도 3c에 도시한 바와같이 폴리실리콘층(25)을 포함한 반도체기판(11)전면에 제 2 CVD산화막(31a)을 증착한다.
그리고 NPN트랜지스터를 형성하고자 하는 부분의 제 2 CVD산화막(31a)을 선택적으로 제거하여 폴리실리콘층(25)을 소정부분 노출시킨다.
노출된 폴리실리콘층(25)에 N도전형의 불순물 이온주입을 주입한 후 열처리하면 제 1 베이스영역(23)내에 에미터접합(Ej)이 형성된다.
이어, 도 2d에 도시한 바와같이 상기 폴리실리콘층(25)을 패터닝하여 제 1 에미터폴리(25a)와 제 2 에미터폴리(25b)를 형성한 후 전면에 제 3 CVD산화막(31b)을 증착한다.
이후, 상기 제 1, 제 2 에미터폴리(25a,25b)의 표면이 소정부분 노출되도록 제 3 CVD산화막(31b)을 선택적으로 제거하고 또한 상기 제 1, 제 2 베이스영역(23,23a) 및 제 1, 제 2 콜렉터영역(21,21a)의 반도체기판(11)이 노출되도록 상기 제 3, 제 2 CVD산화막(31b,31a)을 선택적으로 제거한다.
마지막으로 노출된 제 1, 제 2 에미터폴리(25a,25b)와 제 1, 제 2 베이스영역(23,23b) 및 제 1, 제 2 콜렉터영역(21,21a)의 반도체기판(11)을 포함한 전면에 메탈을 증착한 후 패터닝하여 메탈패턴(29)을 형성하면 종래 반도체소자 제조공정이 완료된다.
그러나 상기와 같은 종래 반도체소자 제조방법은 다음과 같은 문제점이 있었다.
첫째, 넓은 에미터의 폭을 갖는 고전류 트랜지스터와 좁은 에미터 폭을 갖는 고속 트랜지스터간에 전류이득의 차이가 심하여 소자의 동작특성이 저하된다.
둘째, 에미터접합이 불균일성을 개선시키기 위해 도프트 폴리실리콘을 사용하는 경우, 공정이 복잡해진다.
셋째, 도프트 폴리실리콘과 이온주입을 동시에 사용하더라도 고속트랜지스터와 고전류트랜지스터간의 전류이득의 차이를 감소시킬 수 없다.
넷째, 폴리실리콘층과 CVD산화막의 단차로 인하여 메탈의 스텝 커버리지가 불량하다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로서 에미터의 폭이 좁고 넓음에 관계없이 에미터접합의 깊이를 동일하게 형성하여 트랜지스터간의 전류이득의 균일성 및 에미터접합의 균일성을 향상시키는데 적당한 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래 반도체소자 제조방법을 설명하기 위한 공정단면도
도 2a 내지 2d는 종래 다른 실시예에 따른 반도체소자 제조방법을 설명하기 위한 공정단면도
도 3a 내지 3f는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
11 : 반도체기판13,13a,13b : 제 1, 제 2, 제 3 매몰층
15,15a,15b : 제 1, 제 2, 제 3 에피택셜층
17 : 산화막19 : 격리영역
21,21a,21b : 제 1, 제 2, 제 3 콜렉터영역
23,23a,23b : 제 1, 제 2, 제3 베이스영역
25 : 폴리실리콘층25a,25b : 제 1, 제 2 에미터폴리
29 : 메탈패턴33 : 제 1 절연층
33a : 제 2 절연층
상기의 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 베이스, 에미터 그리고 콜렉터전극을 갖는 반도체소자 제조에 있어서, 제 1 도전형 반도체기판표면내에 제 1, 제 2, 제 3 매몰층을 형성하는 공정, 각 매몰층을 시드로하여 제 1, 제 2, 제 3 에피택셜층을 형성하고 상기 제 1, 제 2 에피택셜층 사이에 격리영역을 형성한 후 각 에피택셜층 표면에서부터 각 매몰층과 연결되는 제 1, 제 2, 제 3 불순물영역을 형성하는 공정, 각 에피택셜층들의 표면내에 제 4, 제 5, 제 6 불순물영역을 형성하는 공정, 상기 에피택셜층상에 폴리실리콘층을 형성하고 제 1, 제 2, 제 3 에미터전극영역과, 제 1, 제 2, 제 3 베이스콘택영역을 정의하고 그 영역들을 제외한 폴리실리콘층을 소정깊이로 식각하는 공정, 식각된 영역의 폴리실리콘층을 산화시켜 산화막을 성장시키는 공정, 상기 제 1, 제 2 베이스콘택영역 및 제 3 에미터전극영역의 폴리실리콘층과 그 이외의 폴리실리콘층에 서로 다른 불순물이온을 주입하는 공정, 상기 폴리실리콘층을 포함한 전면에 메탈을 증착하고 각 폴리실리콘층과 접촉되도록 메탈을 패터닝하는 공정으로 이루어진다.
이하, 본 발명의 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 3f는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
먼저, 본 발명의 반도체소자 제조방법은 좁은 폭과 넓은 폭을 갖는 NPN트랜지스터를 형성하고 동시에 PNP트랜지스터를 동일기판에 형성한 것을 나타낸 것이다.
도 3a에 도시한 바와같이 P도전형의 반도체기판(11)에 N+도전형의 제 1, 제 2 매몰층(13,13a)과 P+도전형의 제 3 매몰층(13b)을 형성한다.
그리고 각 매몰층(13,13a,13b)들을 시드(seed)층으로 하여 제 1, 제 2, 제 3 에피택셜층(15,15a,15b)을 성장시킨다.
이때 상기 제 1, 제 2 에피택셜층(15,15a)은 N도전형이고 제 3 에피택셜층(15b)은 P도전형이다.
이어, 마스크를 이용한 이온주입공정으로 상기 제 1 에피택셜층(15)과 제 2 에피택셜층(15a)사이에 P도전형의 격리영역(19)을 형성한다.
그리고 상기 제 1 매몰층(13)과 제 2 매몰층(13a)에 각각 연결되도록 N도전형의 제 1, 제 2 콜렉터영역(21,21a)을 형성하고 상기 제 3 매몰층(13b)과 연결되도록 P도전형의 제 3 콜렉터영역(21b)을 형성한다.
이후, 상기 제 1, 제 2 에피택셜층(15,15a)의 표면내에 소정깊이로 P도전형의 제 1, 제 2 베이스영역(23,23a)을 이온주입공정으로 형성하고 상기 제 3 에피택셜층(15b)의 표면내에는 N도전형의 제 3 베이스영역(23b)을 형성한다.
이어, 도 3b에 도시한 바와같이 에피택셜층(15,15a,15b)이 형성된 반도체기판(11)상에 불순물이 도핑되지 않은 폴리실리콘층(25)을 형성하고 상기 폴리실리콘층(25)상에 제 1 절연층(33)을 차례로 형성한다.
여기서 상기 제 1 절연층(33)은 실리콘질화막이다.
도 3c에 도시한 바와같이 상기 제 1 절연층(33)상에 포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정으로 포토레지스트를 패터닝한다.
상기 패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 상기 제 1 절연층(33)을 선택적으로 제거한다.
이때 상기 제 1 절연층(33)은 제 1, 제 2, 제 3 콜렉터영역(21,21a,21b)의 상부와 상기 각각의 제 1, 제 2, 제 3 베이스영역(23,23a.23b)상의 제 1 영역과 제 2 영역(여기서 제 1 영역은 에미터영역이고 제 2 영역은 베이스콘택영역이라 칭함)의 상부에는 그대로 남기고 이를 제외한 다른부분의 제 1 절연층(33)은 제거한다.
그리고 잔존하는 제 1 절연층(33)을 마스크로 이용한 식각공정으로 상기 폴리실리콘층(25)을 소정깊이로 식각한다.
이때 식각되는 깊이는 상기 폴리실리콘층(25)의 전체두께에 대해 약 1/2수준으로 한다.
이어, 도 3d에 도시한 바와같이 제 1 절연층(33)이 덮여있지 않은 폴리실리콘층(25)을 산화시켜 산화막(17)으로 성장시킨다음 상기 제 1 절연층(33)을 제거한다.
여기서 상기 산화막(17)은 최초 폴리실리콘층(식각전의 폴리실리콘층)(25)의 높이까지 성장시킨다.
상기 산화막(17)은 후공정에서 형성될 메탈패턴과 반도체기판(11)과의 절연막으로 사용되며 동시에 폴리실리콘층과의 단차가 없으므로 스텝 커버리지를 좋게한다.
한편 상기 산화시 생길 수 있는 버즈-헤드(Bird's-Head)를 제거하기 위해 도 3c'에 도시한 바와같이 잔존하는 제 1 절연층(33)을 마스크로 이용하여 폴리실리콘층(25)을 식각한 후 상기 식각되어진 폴리실리콘층(25)의 측면을 제 2 절연층(33a)으로 마스킹하는 공정을 적용할 수 있다.
그리고 도 3d에 도시한 바와같이 산화공정으로 산화막(17)을 성장시키면 버즈-헤드의 생성을 방지할 수 있다.
이어, 도 3e에 도시한 바와같이 상기 제 1, 제 2 베이스영역(23,23a)내의 각각의 제 2 영역(베이스콘택영역)과, 상기 제 3 베이스영역(23b)내의 제 1 영역(에미터영역)에만 P도전형의 불순물이온을 주입한다.
이후, 상기 P도전형의 불순물이온이 주입된 부분만을 마스킹한 후 전면에 N도전형의 불순물이온을 주입한 후 전체적으로 열처리하면 각각의 에미터접합 및 베이스접합이 형성된다.
이후 도 3f에 도시한 바와같이 잔존하는 폴리실리콘층(25)을 포함한 전면에 메탈을 증착한 후 패터닝하여 상기 폴리실리콘층(25)을 충분히 덮도록 메탈패턴(29)을 형성하면 본 발명의 반도체소자 제조공정이 완료된다.
그리고 이와같이 공정은 전계효과 트랜지스터의 경우에도 똑같이 적용된다.
이상 상술한 바와같이 본 발명의 반도체소자 제조방법은 다음과 같은 효과가 있다.
첫째, 에미터의 폭이 좁고 넓음에 무관하게 에미터접합의 깊이를 동일하게 형성하므로서 각 트랜지스터들의 전류이득의 차를 최소화한다.
둘째, 에미터접합을 균일하게 형성하므로 트랜지스터의 특성을 안정화시킨다.
셋째, 폴리실리콘층을 에미터폴리와 동시에 절연막으로 사용하므로서 폴리와 절연막과의 단차가 발생되지 않으므로 후공정에서 메탈의 스텝 커버리지를 개선시킨다.
넷째, 단 한번의 패터닝공정으로 에미터, 베이스콘택, 콜렉터콘택영역을 모두 정의하므로 포토공정의 얼라인 마진을 확보할 수 있다.
Claims (18)
- 매몰층들과 그 상측의 에피택셜층들 그리고 매몰층에 연결되는 불순물영역들 및 소자격리영역을 갖는 반도체기판을 마련하는 공정,상기 반도체기판의 에피택셜층내에 또 다른 불순물영역들을 형성하는 공정,상기 에피택셜층상에 제 1 높이와 그 보다 낮은 제 2 높이를 부분적으로 갖는 폴리실리콘층을 형성하는 공정,상기 제 2 높이를 갖는 폴리실리콘층을 산화시키는 공정,상기 상기 제 1, 제 2 높이를 갖는 폴리실리콘층 하부의 또 다른 불순물영역내에 에미터 및 베이스접합을 형성하는 공정,상기 제 1 높이의 폴리실리콘층에 접촉되는 메탈패턴을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 불순물영역들은 콜렉터영역이고 상기 또 다른 불순물영역은 베이스영역인 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 제 2 높이의 폴리실리콘층을 산화시켜 제 1 높이의 폴리실리콘층과 동일 높이의 산화막을 형성하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 매몰층들중 일 매몰층은 기판과 다른 도전형이고 그 이외에는 동일도전형인 것을 특징으로 하는 반도체소자 제조방법.
- 베이스, 에미터 그리고 콜렉터전극을 갖는 반도체소자 제조에 있어서,제 1 도전형 반도체기판표면내에 제 1, 제 2, 제 3 매몰층을 형성하는 공정,각 매몰층을 시드로하여 제 1, 제 2, 제 3 에피택셜층을 형성하고 상기 제 1, 제 2 에피택셜층 사이에 격리영역을 형성한 후 각 에피택셜층 표면에서부터 각 매몰층과 연결되는 제 1, 제 2, 제 3 불순물영역을 형성하는 공정,각 에피택셜층들의 표면내에 제 4, 제 5, 제 6 불순물영역을 형성하는 공정,상기 에피택셜층상에 폴리실리콘층을 형성하고 제 1, 제 2, 제 3 에미터전극영역과, 제 1, 제 2, 제 3 베이스콘택영역을 정의하고 그 영역들을 제외한 폴리실리콘층을 소정깊이로 식각하는 공정,식각된 영역의 폴리실리콘층을 산화시켜 산화막을 성장시키는 공정,상기 제 1, 제 2 베이스콘택영역 및 제 3 에미터전극영역의 폴리실리콘층과 그 이외의 폴리실리콘층에 서로 다른 불순물이온을 주입하는 공정,상기 폴리실리콘층을 포함한 전면에 메탈을 증착하고 각 폴리실리콘층과 접촉되도록 메탈을 패터닝하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
- 제 5 항에 있어서,상기 제 1, 제 2 매몰층은 기판과 반대도전형이고 제 3 매몰층은 기판과 동일도전형인 것을 특징으로 하는 반도체소자 제조방법.
- 제 5 항에 있어서,상기 제 1, 제 2 에피택셜층은 제 1, 제 2 매몰층과 동일도전형이고 제 3 에피택셜층은 제 3 매몰층과 동일도전형인 것을 특징으로 하는 반도체소자 제조방법.
- 제 5 항에 있어서,상기 각 제 1, 제 2, 제 3 불순물영역은 콜렉터영역인 것을 특징으로 하는 반도체소자 제조방법.
- 제 5 항에 있어서,상기 제 4, 제 5, 제 6 불순물영역은 베이스영역인 것을 특징으로 하는 반도체소자 제조방법.
- 제 5 항에 있어서,상기 제 1 에미터전극영역의 폭은 제 2 에미터전극영역의 폭보다 크게 패터닝하는 것을 특징으로 하는 반도체소자 제조방법.
- 제 5 항에 있어서,상기 산화막은 최초 폴리실리콘층의 증착시 두께까지 성장시키는 것을 특징으로 하는 반도체소자 제조방법.
- 제 5 항에 있어서,상기 제 1, 제 2 베이스콘택영역 및 제 3 에미터전극영역에 주입되는 불순물은 상기 반도체기판과 동일도전형인 것을 특징으로 하는 반도체소자 제조방법.
- 제 5 항에 있어서,상기 폴리실리콘층을 소정깊이로 식각한 후 식각되어진 폴리실리콘층의 표면을 절연층으로 마스킹하는 공정이 적용되는 것을 특징으로 하는 반도체소자 제조방법.
- 제 6 항에 있어서,상기 기판은 P도전형이고 매몰층은 N도전형인 것을 특징으로 하는 반도체소자 제조방법.
- 제 7 항에 있어서,상기 제 1, 제 2 에피택셜층은 N도전형이고 제 3 에피택셜층은 P도전형인 것을 특징으로 하는 반도체소자 제조방법.
- 제 8 항에 있어서,상기 제 1, 제 2 불순물영역은 N도전형이고 제 3 불순물영역은 P도전형인 것을 특징으로 하는 반도체소자 제조방법.
- 제 9 항에 있어서,상기 제 4, 제 5 불순물영역은 P도전형이고 제 6 불순물영역은 N도전형인 것을 특징으로 하는 반도체소자 제조방법.
- 제 13 항에 있어서,상기 식각되어진 폴리실리콘층의 표면에 형성된 절연층은 후공정에서 폴리실리콘층의 산화시 버즈-헤드를 제거하는 것을 특징으로 하는 반도체소자 제조방법.
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