KR100255837B1 - 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스 제조 방법 Download PDF

Info

Publication number
KR100255837B1
KR100255837B1 KR1019970074435A KR19970074435A KR100255837B1 KR 100255837 B1 KR100255837 B1 KR 100255837B1 KR 1019970074435 A KR1019970074435 A KR 1019970074435A KR 19970074435 A KR19970074435 A KR 19970074435A KR 100255837 B1 KR100255837 B1 KR 100255837B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
contact hole
insulating film
forming
semiconductor
Prior art date
Application number
KR1019970074435A
Other languages
English (en)
Other versions
KR19980064707A (ko
Inventor
신고 하시모또
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19980064707A publication Critical patent/KR19980064707A/ko
Application granted granted Critical
Publication of KR100255837B1 publication Critical patent/KR100255837B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

n 채널 MOSFET 및 p 채널 MOSFET가 동일 반도체 기판 상에 형성되는 반도체 디바이스를 제조하는 공정이 단축된다. 콘택트 홀은 n 채널 MOSFET의 삽입층들이 노출되도록 n 채널 MOSFET가 형성되는 반도체 기판의 영역에 형성되고, 콘택트 홀은 p 채널 MOSFET의 소오스 및 드레인 역할을 하는 확산층들이 노출되도록 p 채널 MOSFET가 형성되는 반도체 기판의 다른 영역에 형성된다. p형 불순물은 반도체 기판의 주표면에 수직으로 이온 주입되어, 삽입층 내에 p형 불순물 도핑층을 형성하고 확산층 내에 p형 고농도 불순물 도핑층을 형성한다. 다음에, n형 불순물은 반도체 기판의 주표면에 경사지게 이온 주입되어, 삽입층의 최상부 표면 내에 n형 고농도 불순물 도핑층을 형성한다. 경사 이온 주입에 있어서, p 채널 MOSFET용 콘택트 홀의 하단부에서의 반도체 기판 일부 (확산층)이 반도체 기판의 주표면 상의 경사진 방향으로부터 관측될 수 없도록, n형 불순물은 반도체 기판의 주표면의 법선으로부터 선정된 각도 이상으로 반도체 기판에 경사지게 이온 주입된다.

Description

반도체 디바이스 제조 방법
본 발명은 전극에의 접촉을 향상시키기 위해 불순물이 도핑되는 반도체 디바이스를 제조하는 방법에 관한 것이다.
전극 배선들이 MOSFET 내의 소오스 및 드레인 영역들에 접속되면, 전극과 소오스 간의 인터페이스에서, 그리고 전극과 드레인 간의 인터페이스에서의 콘택트 저항은 감소되어야 한다. 결국, 불순물은 소오스 및 드레인 표면들에 새로 도핑되어, 이들을 고농도 불순물 영역으로 만든다.
CMOS 구조를 이용하여 SRAM의 제조시에 채택된 불순물 도핑 공정은 이후 설명된다.
먼저, n 채널 MOSFET 및 p 채널 MOSFET는 통상적인 공정을 통해 형성된다. 특히, 도 2a에 도시된 바와 같이, p형 웰(32)가 먼저 n형 반도체 기판(31)의 선정된 영역 내에 형성되고, n 채널 MOSFET를 구성하는 게이트 전극(34)가 게이트 산화막(33)을 통해 p형 웰(32) 상에 형성된다. 반도체 기판(31)의 다른 선정된 영역에서는, p 채널 MOSFET를 구성하는 게이트 전극(35)가 게이트 산화막(33)을 통해 형성된다. n 채널 MOSFET 영역 및 p 채널 MOSFET 영역은 필드 산화막(36)에 의해 구분된다.
그 후에, n 채널 MOSFET의 소오스 및 드레인 역할을 하는 n형 확산층(37) 및 p 채널 MOSFET의 소오스 및 드레인 역할을 하는 p형 확산층(38)이 형성된다. 또한, p형 웰(32)의 다른 영역에서는, 본체 접촉을 위한 n형 확산층(37a)가 형성된다.
그 후, 도 2b에 도시된 바와 같이, 층간 절연막(39)가 반도체 기판(31) 상에 형성되어, 게이트 전극(34 및 35)와 필드 산화막(36)을 덮는다. 그 후에, 도 2c에 도시된 바와 같이, 콘택트 홀(37b)는 층간 절연막(39) 내에 형성되어, 확산층(37a)를 덮는다. 그 다음, 도 2d에 도시된 바와 같이, 불순물로 도핑된 다결정 실리콘으로 만들어진 플러그(40a)는 콘택트 홀(37b) 내에 삽입되고, GND 배선(40b)는 플러그(40a)에 접속된다.
다음에, 도 2e에 도시된 바와 같이, 평탄한 층간 절연막(41)이 층간 절연막(39) 상에 형성되어, GND 배선(40b)를 덮는다. 또한, 도 2f에 도시된 바와 같이, 콘택트 홀(42) 및 콘택트 홀(37)은 n 채널 MOSFET의 소오스 및 드레인 역할을 하는 확산층(37) 및 p 채널 MOSFET의 소오스 및 드레인 역할을 하는 확산층(38)을 노출시키도록 형성된다. 그 다음, 도 2g에 도시된 바와 같이, p형 불순물은 확산층(37 및 38)에 이온 주입되어, p형 불순물 도핑층(44) 및 p형 고농도 불순물 도핑층(45)를 형성한다. 그 후에, 도 2h에 도시된 바와 같이, n형 불순물은 n 채널 MOSFET의 소오스 및 드레인을 구성하는 확산층(37)에 이온 주입되어, n형 고농도 불순물 도핑층(44a)를 형성하며, 콘택트 홀(43)을 포함하는 p 채널 MOSFET 형성 영역은 레지스트 패턴(46)으로 피복된다.
소오스 및 드레인에 접속될 소오스 및 드레인 배선들의 형성시에, 고농도 불순물 도핑층(44a 및 45)는 전극 배선과 각각의 확산층(37) 간의 콘택트 저항과 전극 배선과 각각의 확산층(38) 간의 콘택트 저항을 감소시키는데 효과적이다.
상술한 바와 같이, 상이한 층들로부터 GND 배선과 소오스 및 드레인 배선을 형성하므로써, 즉 다층 배선 구조를 제공하므로써, 전극 배선은 마진을 두고 주위에 묘화될 수 있고, 집적도는 좀 더 향상될 수 있다.
그러나, 상기 종래 방법에 있어서, 소오스 및 드레인 층들 각각과 전극 배선층 간의 콘택트 저항을 감소시키기 위해 상이한 도전형의 불순물들이 불순물 도핑 중에 선정된 영역 내에 도핑되고, 그 결과 제조 공정 단계들의 수가 불리하게 증가된다.
특히, n형 불순물이 도핑되는 동안, p형 불순물이 도핑된 영역은 레지스트 패턴으로 마스크되어야 하고, 따라서 리소그래피를 포함하는 공정 단계는 레지스트 패턴의 형성에 필요하게 된다.
따라서, 상이한 도전형의 불순물들이 선정된 영역들 내에 각각 도핑되면, 제조 공정은 불가피하게 길어진다.
본 발명은 상기 종래 문제점의 제거를 기도하고, 본 발명의 목적은 n 채널 MOSFET 및 p 채널 MOSFET가 동일 반도체 기판 상에 형성되는 반도체 디바이스의 제조 공정을 단축시키는 것이다.
상기 목적을 달성하기 위해서, 본 발명에 따른 반도체 디바이스를 제조하는 방법은 반도체 기판의 주표면 상에 절연막을 형성하는 단계; 제1 및 제2 선정된 영역에 있는 절연막 내에 제1 및 제2 콘택트 홀을 형성하며, 제1 콘택트 홀 내에 반도체층을 형성하되, 반도체층이 제1 콘택트 홀의 하단부에 노출되는 반도체 기판 일부와 접촉되게 하는 단계; 및 제2 콘택트 홀의 하단부에 있는 반도체 기판 표면 일부가 반도체 기판의 주표면 상의 경사진 방향으로부터 관측될 수 없도록, 절연막을 마스크로서 사용하여 반도체 기판의 주표면의 법선으로부터 선정된 각도 이상으로 반도체 기판에 경사지게 불순물을 이온 주입하는 단계를 포함한다.
상기 반도체 기판에 경사지게 수행된 불순물 이온 주입에 있어서, 이온 주입된 불순물은 제2 콘택트 홀의 하단부에 노출되는 반도체 기판 표면 일부에 도달될 수 없다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 제조 방법의 단계들을 도시하는 도면.
도 2a 내지 도 2h는 종래 반도체 제조 방법의 단계들을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : p형 웰
3 : 게이트 산화막
4, 5 : 게이트 전극
6 : 필드 산화막
7, 7a : n형 확산층
7b, 7c, 12, 13 : 콘택트 홀
8 : p형 확산층
9, 11 : 층간 절연막
10a : 플러그
10b : 삽입층
10c : GND 배선
14 : p형 불순물 도핑층
14a : n형 고농도 불순물 도핑층
15 : p형 고농도 불순물 도핑층
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
도 1 및 도 2를 참조하여, 본 발명에 따른 반도체 디바이스의 제조 방법이 설명된다.
먼저, 도 1a에 도시된 바와 같이, p형 웰(2)가 선정된 영역에서 n형 반도체 기판(1)의 주표면 내에 형성되고, n 채널 MOSFET를 구성하는 게이트 전극(4)가 게이트 산화막(3)을 통해 p형 웰(2) 상에 형성된다. p 채널 MOSFET를 구성하는 게이트 전극(5)는 게이트 산화막(3)을 통해 다른 선정된 영역에서 반도체 기판(1) 상에 형성된다. n 채널 MOSFET 영역 및 p 채널 MOSFET 영역은 필드 산화막(6)에 의해 구분된다.
그 후에, n 채널 MOSFET의 소오스 및 드레인 역할을 하는 n형 확산층(7) 및 p 채널 MOSFET의 소오스 및 드레인 역할을 하는 p형 확산층(8)이 형성된다. 본체 접촉을 위한 n형 확산층(7a)가 다른 영역에서 p형 웰(2) 내에 형성된다.
다음에, 도 1b에 도시된 바와 같이, 층간 절연막(9)가 반도체 기판(1) 상에 형성되어, 게이트 전극(4 및 5)와 필드 산화막(6)을 덮는다. 그 후에, 도 1c에 도시된 바와 같이, 콘택트 홀(7b)는 층간 절연막(9) 내에 형성되어, 확산층(7a)를 덮는다. 동시에, 본 실시예에서, 콘택트 홀(7b)는 또한 형성되어 확산층(7)을 덮는다.
그 다음, 도 1d에 도시된 바와 같이, n형 불순물로 도핑된 다결정 실리콘으로 만들어진 플러그(10a)는 콘택트 홀(7b) 내에 삽입되고, 다결정 실리콘으로 만들어진 삽입층(10b)는 콘택트 홀(7c) 내에 형성된다. 또한, GND 배선(10c)는 플러그(10a)에 접속되도록 형성된다.
그 후, 도 1e에 도시된 바와 같이, 평탄한 층간 절연막(11)이 층간 절연막(9) 상에 형성되어, GND 배선(10c)를 덮는다. 평탄한 층간 절연막(11)은 보통 사용되는 평탄화 기술, 예를 들면 화학/기계적 폴리싱(CMP)에 의해 평탄화될 수 있다.
이어서, 도 1f에 도시된 바와 같이, 콘택트 홀(12) 및 콘택트 홀(13)은 p 채널 MOSFET의 소오스 및 드레인 역할을 하는 확산층(8) 및 삽입층(10b)을 노출시키기 위해서 2개의 층간 절연막(9 및 11)을 통하도록 형성되고, 그 다음, 도 1g에 도시된 바와 같이, p형 불순물은 반도체 기판의 주표면에 수직으로 이온 주입되어, p형 불순물 도핑층(14) 및 p형 고농도 불순물 도핑층(15)를 형성한다.
다음에, 도 1h에 도시된 바와 같이, n형 불순물은 반도체 기판의 주표면에 경사지게 이온 주입되어, n형 고농도 불순물 도핑층(14a)를 형성한다. 이온 주입은 콘택트 홀(13)의 하단부에서의 반도체 기판 일부 (확산층 8)이 반도체 기판의 주표면 상의 경사진 방향으로부터 관측될 수 없도록, 반도체 기판의 주표면의 법선으로부터 선정된 각도 이상으로 층간 절연막(11)을 마스크로서 사용하여 수행된다.
따라서, 이온 주입에 있어서, n형 불순물 이온은 반도체 기판 주표면에 경사지게 주입되고, 결과적으로 이들 이온은 더 깊은 깊이에 있는 콘택트 홀(13)의 하단부에 도달할 수 없다. 그러나, n형 불순물 이온은 더 얕은 깊이에 있는 콘택트 홀(13)의 하단부에 도달할 수 있는데, 즉 삽입층(10b)에 도달할 수 있어 내부에 n형 고농도 불순물 도핑층(14a)를 형성한다.
경사 이온 주입은 한 방향으로만 실행되지 않고, 예를 들어, 이온 주입 공정을 거친 반도체 기판을 회전시키므로써 반도체 기판(1)의 주표면의 법선에 대해 선정된 각도를 이루는 모든 주변 방향들로 양호하게 실행될 수도 있다.
또한, 주지해야 할 점은 "경사 이온 주입"은 반도체 기판(1)에 경사진 방향으로 n형 불순물을 이온 주입하므로써, 미리 전체 표면에 이온을 주입하여 형성된 p형 불순물층(15)를 n형 불순물층(14a)로 전화시킬 목적으로 수행된다는 점이다.
특히, 구체적인 주입 조건 때문에, 주입 각도는 형성된 콘택트의 깊이 및 직경, 즉 콘택트의 애스펙트비에 의해 결정된다. 의도적으로 주입 각도를 나타내기 위해서는, tanθ1=A/B 및 tanθ2=C/D를 각각 충족시키는 θ1 및 θ2가 정의되면, 여기에서 A는 확산층 상의 콘택트의 직경을 나타내고, B는 콘택트의 깊이를 나타내며, C는 삽입된 콘택트의 깊이를 나타내는 경우, 주입 각도 θ는 θ1 < θ < θ2로 표시된다. 본 발명에서 경사 이온 주입에 필요한 조건은 이온이 확산층 상의 콘택트에 주입되는 것이 아니라 삽입된 콘택트에 주입된다는 것이다. 반면에, 이온 주입 동안의 에너지는 불순물이 일정한 깊이로 주입될 필요가 있는 경우 주입 각도에 따라 변경될 필요가 있다. 또한, 이온 주입될 불순물량은 주입 각도 변화에 따라 변화된다. 결국, 이온 주입은 n형 불순물층(14a)로의 p형 불순물층(15)의 전화를 충족시키는 주입 조건하에서 실행된다.
그렇게 형성된 고농도 불순물 도핑층(14a) 상에 소오스 및 드레인 배선층들을 형성하므로써, 콘택트 저항은 종래의 반도체 디바이스에서와 같이 감소될 수 있다.
n형 불순물로 도핑된 다결정 실리콘으로 만들어진 삽입층(10b) 및 p형 불순물층(14)가 n 채널 MOSFET를 구성하는 소오스 및 드레인 역할을 하는 확산층(7) 상에 먼저 형성되고 그 다음 고농도 불순물 도핑층(14a)의 최상부가 삽입층(10b) 내에 형성되기 때문에, 소오스 및 드레인 배선들은 고농도 불순물 도핑층(14a)을 통해 소오스 및 드레인에 접속되어, 콘택트 저항을 감소시킨다.
본 실시에에 따르면, 콘택트 저항을 감소시키기 위해 형성된 고농도 불순물 도핑층(14a 및 15)가 상이한 도전형을 갖는 경우에도, 포토리소그래피에 근거한 레지스트 패턴을 사용하는 선택적 이온 주입은 필요하지 않다.
따라서, 본 실시예는 종래에 필요한 포토레지스트 패턴 형성 공정을 없앨 수 있다.
상술된 바와 같이, 본 발명에 따르면, 절연막은 반도체 기판의 주표면 상에 형성되고, 제1 콘택트 홀 및 제2 콘택트 홀은 제1 및 제2 선정된 영역에 있는 절연층 내에 형성되며, 반도체층은 제1 콘택트 홀 내에 형성되어, 반도체층이 제1 콘택트 홀의 하단부에 노출되는 반도체 기판 일부와 접촉되게 하고, 불순물은 제2 콘택트 홀의 하단부에 있는 반도체 기판 표면 일부가 반도체 기판의 주표면 상의 경사진 방향으로부터 관측될 수 없도록, 절연막을 마스크로서 사용하여 반도체 기판의 주표면의 법선으로부터 선정된 각도 이상으로 반도체 기판에 경사지게 이온 주입된다.
반도체 기판에 경사지게 실행된 이온 주입에 의해, 주입된 불순물 이온은 제2 콘택트 홀의 하단부에 노출되는 반도체 기판 일부에 도달되지 못하게 할 수 있다.
이러한 방식으로, 본 발명에 따르면, 리소그래피에 근거한 레지스트 패턴이 마스크로서 형성되고 이온 주입이 마스크를 사용하여 선택적으로 실행되는 종래 방법에 비해, 선택적 이온 주입은 레지스트 패턴을 사용하지 않고도 실행될 수 있다.
결과적으로, 본 발명에 따르면, 예를 들어, n 채널 MOSFET 및 p 채널 MOSFET가 동일 반도체 기판 상에 형성되는 반도체 디바이스를 제조하는 공정이 유리하게 단축될 수 있다.

Claims (5)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판의 주표면 상에 절연막을 형성하는 단계;
    제1 및 제2 선정된 영역에서 상기 절연막 내에 제1 콘택트 홀 및 제2 콘택트 홀을 형성하며, 상기 제1 콘택트 홀 내에 반도체층을 형성하되, 상기 반도체층이 상기 제1 콘택트 홀의 하단부에 노출되는 반도체 기판 일부와 접촉되게 하는 단계; 및
    상기 제2 콘택트 홀의 하단부에 있는 반도체 기판 표면 일부가 상기 반도체 기판의 주표면 상의 경사진 방향으로부터 관측될 수 없도록, 상기 절연막을 마스크로서 사용하여 상기 반도체 기판의 주표면의 법선으로부터 선정된 각도 이상으로 상기 반도체 기판에 경사지게 불순물을 이온 주입하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 반도체층은 불순물로 미리 도핑되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  3. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판의 주표면 상에 제1 절연막을 형성하는 단계;
    상기 반도체 기판의 제1 영역 위의 상기 제1 절연막 내에 제1 콘택트 홀을 형성하는 단계;
    상기 제1 콘택트 홀 내에 반도체층을 충진하는 단계;
    상기 반도체층을 덮는 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    상기 제1 콘택트 홀이 형성되어 있는 영역에서 상기 제2 절연막 내에 제2 콘택트 홀을 형성함과 동시에, 상기 반도체 기판의 제2 영역 위의 상기 제1 및 제2 절연막 내에 제3 콘택트 홀을 형성하는 단계;
    상기 제2 절연막을 마스크로서 사용하여 상기 반도체 기판에 수직으로 제2 도전형의 불순물을 이온 주입하는 단계; 및
    상기 제3 콘택트 홀의 하단부에 있는 반도체 기판 표면 일부가 상기 반도체 기판의 주표면 상의 경사진 방향으로부터 관측될 수 없도록, 상기 제2 절연막을 마스크로서 사용하여 상기 반도체 기판의 주표면의 법선으로부터 선정된 각도 이상으로 상기 반도체 기판에 경사지게 제1 도전형의 불순물을 이온 주입하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  4. 제3항에 있어서, 상기 반도체층은 제1 도전형 불순물로 미리 도핑되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  5. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 도전형의 반도체 기판 내에 제2 도전형의 웰을 형성하는 단계;
    상기 웰의 영역 상의 선정된 위치에 게이트 절연막을 통해서 제1 FET를 구성하는 제1 게이트 전극을 형성하고, 상기 웰 영역과는 다른 상기 반도체 기판의 영역 상의 선정된 위치에 상기 게이트 절연막을 통해서 제2 FET를 구성하는 제2 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극의 양측면 상의 상기 웰 영역 내에 상기 제1 FET를 구성하는 제1 도전형의 불순물 영역으로 된 제1 소오스 및 드레인을 형성하고, 상기 웰 영역과는 다른 영역 내에 불순물 영역으로 된 본체 콘택트를 형성하는 단계;
    상기 제2 게이트 전극의 양측면 상의 상기 반도체 기판 내에 상기 제2 FET를 구성하는 제2 도전형의 불순물 영역으로 된 제2 소오스 및 드레인을 형성하는 단계;
    상기 본체 콘택트와 상기 제1 및 제2 게이트 전극들을 덮는 상기 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 본체 콘택트 위의 상기 제1 층간 절연막 내에 제1 콘택트 홀을 형성하고, 상기 제1 소오스 및 드레인 위의 상기 제1 층간 절연막 내에 제2 콘택트 홀을 형성하는 단계;
    상기 제1 콘택트 홀 내에 제1 도전형의 불순물로 도핑된 제1 반도체층을 충진하고, 상기 제2 콘택트 홀 내에 제1 도전형의 불순물로 도핑된 제2 반도체층을 충진하는 단계;
    상기 제1 반도체층과 접촉하는 전극 배선을 형성하는 단계;
    상기 전극 배선 및 상기 제2 반도체층을 덮는 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 반도체층 위의 상기 제2 층간 절연막 내에 제3 콘택트 홀을 형성하고, 상기 제2 소오스 및 드레인 위의 상기 제1 및 제2 층간 절연막 내에 제4 콘택트 홀을 형성하는 단계;
    상기 제2 층간 절연막을 마스크로서 사용하여 상기 반도체 기판에 수직으로 제2 도전형의 불순물을 이온 주입하는 단계; 및
    상기 제4 콘택트 홀의 하단부에 있는 상기 제2 소오스 및 드레인이 상기 반도체 기판의 주표면 상의 경사진 방향으로부터 관측될 수 없도록, 상기 제2 층간 절연막을 마스크로서 사용하여 상기 반도체 기판의 주표면의 법선으로부터 선정된 각도 이상으로 상기 반도체 기판에 경사지게 제1 도전형의 불순물을 이온 주입하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
KR1019970074435A 1996-12-26 1997-12-26 반도체 디바이스 제조 방법 KR100255837B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-348042 1996-12-26
JP8348042A JP2973955B2 (ja) 1996-12-26 1996-12-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR19980064707A KR19980064707A (ko) 1998-10-07
KR100255837B1 true KR100255837B1 (ko) 2000-05-01

Family

ID=18394356

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970074435A KR100255837B1 (ko) 1996-12-26 1997-12-26 반도체 디바이스 제조 방법

Country Status (4)

Country Link
US (1) US5933716A (ko)
JP (1) JP2973955B2 (ko)
KR (1) KR100255837B1 (ko)
CN (1) CN1186327A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101330056B (zh) * 2007-06-19 2010-05-19 中芯国际集成电路制造(上海)有限公司 用于在存储器结构中形成自对准共源极的方法和装置
US7727838B2 (en) * 2007-07-27 2010-06-01 Texas Instruments Incorporated Method to improve transistor Tox using high-angle implants with no additional masks
CN115565979A (zh) * 2021-07-02 2023-01-03 长鑫存储技术有限公司 一种半导体晶体管结构及制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221041A (ja) * 1994-01-28 1995-08-18 Sony Corp 半導体装置の製造方法
JPH0982814A (ja) * 1995-07-10 1997-03-28 Denso Corp 半導体集積回路装置及びその製造方法

Also Published As

Publication number Publication date
CN1186327A (zh) 1998-07-01
JP2973955B2 (ja) 1999-11-08
JPH10189471A (ja) 1998-07-21
KR19980064707A (ko) 1998-10-07
US5933716A (en) 1999-08-03

Similar Documents

Publication Publication Date Title
US5472897A (en) Method for fabricating MOS device with reduced anti-punchthrough region
KR100233832B1 (ko) 반도체 소자의 트랜지스터 및 그 제조방법
JP3371189B2 (ja) Ｍｏｓトランジスタの製造方法およびｃｍｏｓトランジスタの製造方法
KR100214708B1 (ko) 저접촉저항을 갖는 반도체장치 및 그의 제조방법
US6359318B1 (en) Semiconductor device with DMOS and bi-polar transistors
KR0165423B1 (ko) 반도체 장치의 접속구조 및 그 제조방법
US6274914B1 (en) CMOS integrated circuits including source/drain plug
US4663827A (en) Method of manufacturing a field effect transistor
KR100255837B1 (ko) 반도체 디바이스 제조 방법
KR100293052B1 (ko) 반도체 소자 제조 방법
KR100442785B1 (ko) 바이-씨모스 트랜지스터 제조방법
KR100273296B1 (ko) 모스 트랜지스터 제조방법
KR950001955B1 (ko) 반도체장치와 그 제조방법
KR100431324B1 (ko) 반도체장치의 제조방법
JP2596341B2 (ja) 半導体集積回路装置及びその製造方法
KR100280530B1 (ko) 반도체소자의 내부접속층 형성방법
KR100689672B1 (ko) 반도체소자의 제조방법
KR100192547B1 (ko) 반도체 소자 및 그 제조방법
KR100618807B1 (ko) 셀프 얼라인 컨택이 가능한 이중 게이트 폴리 구조의반도체 소자 제조방법과 그 게이트 구조체
KR100325461B1 (ko) 연결 배선과 금속 전극의 쇼트를 방지하기 위한 반도체소자의 제조 방법
JPS6039868A (ja) 半導体装置の製造方法
KR100269635B1 (ko) 반도체장치의 게이트 형성방법
KR20060099214A (ko) 반도체 소자의 ｃｍｏｓ 트랜지스터 및 그 형성방법
KR0175366B1 (ko) 반도체 장치 및 그 제조 방법
KR20050066898A (ko) 에스오아이(ｓｏｉ) 기판을 이용한 상보형 모스트랜지스터의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120119

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130118

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee