KR100280530B1 - 반도체소자의 내부접속층 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 내부접속층 형성방법에 관한 것으로, 종래에는 내부접속층 및 콘택의 형성을 위하여 층간절연막, 배리어 금속층 및 텅스텐의 증착과 층간절연막의 사진식각과 배리어 금속층 및 텅스텐의 평탄화가 2번씩 이루어짐에 따라 공정이 복잡하고, 사진식각의 정렬에 따른 공정마진을 확보하기 어려운 문제점이 있었다. 따라서, 본 발명은 반도체기판의 액티브영역과 소자분리영역 상에 질화막 측벽을 갖는 게이트를 형성하는 공정과; 상기 질화막 측벽을 갖는 게이트를 마스크로 하여 피형 불순물이온을 주입함으로써, 상기 반도체기판의 액티브영역 내에 소스/드레인을 형성하는 공정과; 상기 소자분리영역 상에 형성된 게이트의 질화막 측벽 상에 마스크층을 형성하는 공정과; 상기 마스크층을 적용하여 엔형 불순물이온을 주입하는 공정과; 상기 마스크층을 제거한 후, 살리사이드 공정을 적용하여 상기 소스/드레인, 게이트 및 엔형 불순물이온이 주입되지 않는 질화막 측벽 상에 실리사이드를 형성하는 공정과; 상기 실리사이드가 형성된 구조물 상에 층간절연막을 증착한 후, 일부를 식각하여 콘택홀을 형성하는 공정과; 상기 콘택홀 내에 도전물질을 매립하여 콘택을 형성하는 공정으로 이루어지는 반도체소자의 내부접속층 형성방법을 제공하여 종래에 비해 공정을 단순화함과 아울러 정렬에 따른 공정마진을 확보할 수 있게 되어 생산효율과 제조비용 측면에서 유리한 효과가 있다.
Description
본 발명은 반도체소자의 국부적인 내부접속층(local interconnection) 형성방법에 관한 것으로, 특히 질화막 측벽상에 타이타늄-실리사이드(Ti-silicide)를 선택적으로 형성하여 내부접속층으로 이용하기에 적당하도록 한 반도체소자의 내부접속층 형성방법에 관한 것이다.
일반적으로, 실리사이드는 살리사이드(SALICIDE) 공정을 통해 형성된다.
여기서, 살리사이드 공정이란 열처리에 의해 금속과 실리콘은 반응하여 실리사이드층으로 형성되지만, 금속과 절연막은 반응하지 않는 성질을 이용하여 게이트전극 및 소스/드레인 표면에만 선택적으로 실리사이드층을 형성하고, 반응하지 않은 금속층을 제거하는 일련의 공정을 지칭하며, 이와같은 실리사이드층은 저항값을 크게 감소시켜 반도체소자의 특성향상에 기여한다.
한편, 타이타늄 금속층은 예외적으로 게이트의 측면에 형성되는 질화막 측벽과도 열처리에 의해 반응하여 질화막 측벽상에 타이타늄-실리사이드가 형성됨에 따라 소스/드레인과 게이트전극이 단락되는데, 이와같은 질화막 측벽상에 불순물이온으로 예를 들면 비소이온(As)을 주입하게 되면 질화막 측벽상에 타이타늄-실리사이드가 형성되는 것을 방지할 수 있다.
이때, 엔모스 트랜지스터의 경우에는 소스/드레인의 형성을 위한 불순물이온으로 비소이온(As)을 주입할 수 있으므로, 자연적으로 질화막 측벽상에도 비소이온(As)이 주입되어 질화막 측벽상에 타이타늄-실리사이드가 형성되는 것을 방지할 수 있지만, 피모스 트랜지스터의 경우에는 별도로 비소이온(As)을 주입해야만 질화막 측벽상에 타이타늄-실리사이드가 형성되는 것을 방지할 수 있다.
상기한 바와같은 종래 반도체소자의 내부접속층 형성방법을 도1a 내지 도1h에 도시한 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 소자분리영역(2)이 형성된 반도체기판(1)의 액티브영역과 소자분리영역(2) 상에 측벽(5)을 갖는 게이트(3,4)를 각각 형성한다. 이때, 게이트(3,4)는 게이트산화막(3)과 폴리실리콘(4)이 적층되어 형성되며, 상기 측벽(5)은 게이트(3,4)가 형성된 구조물의 상부전면에 질화막을 증착한 후, 선택적으로 식각하여 형성한다.
또한, 도면에 도시하지는 않았지만 게이트(3,4) 및 측벽(5)에 의해 노출되는 반도체기판(1)의 액티브영역 내에 불순물 이온주입을 통해 소스/드레인이 형성되며, 채널길이가 짧아짐에 따른 영향을 최소화하기 위하여 엘디디(lightly doped drain : LDD) 구조가 채택된다.
그리고, 도1b에 도시한 바와같이 상기 게이트(3,4)가 형성된 구조물 상에 불순물이온으로 예를 들면 비소이온(As)을 주입한다. 이때, 상술한 바와같이 엔모스 트랜지스터가 제조되는 경우에는 상기 소스/드레인의 형성을 위한 불순물 이온으로 비소이온(As)을 주입하므로, 별도로 비소이온(As)을 주입하지 않아도 무방하며, 비소이온(As)이 주입됨에 따라 후속 살리사이드 공정에서 상기 질화막 측벽(5) 상에 타이타늄-실리사이드가 형성되지 않게 된다.
그리고, 도1c에 도시한 바와같이 상기 비소이온이 주입된 구조물 상에 살리사이드 공정을 적용하여 폴리실리콘(4) 및 소스/드레인(미도시) 상에 타이타늄-실리사이드(6)를 형성한다.
그리고, 도1d에 도시한 바와같이 상기 타이타늄-실리사이드(6)가 형성된 구조물의 상부에 층간절연막(7)을 증착하여 평탄화한다.
그리고, 도1e에 도시한 바와같이 사진식각공정을 통해 액티브영역 상에 형성된 게이트(3,4)는 측벽(4)과 층간절연막(7)을 통해 이격되어 소스/드레인이 노출되도록 하고, 소자분리영역(2) 상에 형성된 게이트(3,4)는 폴리실리콘(4)의 일부, 측벽(5) 및 소스/드레인의 일부가 함께 노출되도록 상기 층간절연막(7)을 식각하여 콘택홀(8,9)를 형성한다.
그리고, 도1f에 도시한 바와같이 상기 콘택홀(8,9)이 형성된 구조물 상에 배리어(barrier) 금속층과 텅스텐을 증착한 후, 화학기계적 연마(chemical mechanical polishing : CMP)하여 평탄화함으로써, 상기 소자분리영역(2) 상에 형성된 게이트(3,4)와 소스/드레인이 접속되는 내부접속층(10)을 형성함과 동시에 다른측 소스/드레인 상에 콘택(11)을 형성한다.
그리고, 도1g에 도시한 바와같이 상기 내부접속층(10) 및 콘택(11)이 형성된 층간절연막(7)의 상부에 층간절연막(12)을 증착한 후, 사진식각공정을 통해 상기 콘택(11)이 노출되도록 층간절연막(12)을 식각한다.
그리고, 도1h에 도시한 바와같이 상기 콘택(11)이 노출된 구조물의 상부에 배리어 금속층과 텅스텐을 증착한 후, 화학기계적 연마하여 평탄화함으로써, 상기 콘택(11) 상부에 콘택(13)을 형성한다.
그러나, 상기한 바와같은 종래 반도체소자의 내부접속층 형성방법은 내부접속층 및 콘택의 형성을 위하여 층간절연막, 배리어 금속층 및 텅스텐의 증착과 층간절연막의 사진식각과 배리어 금속층 및 텅스텐의 평탄화가 2번씩 이루어짐에 따라 공정이 복잡해지고, 아울러 사진식각의 정렬(align)에 따른 공정마진을 확보하기 어려운 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 질화막 측벽상에 타이타늄-실리사이드를 선택적으로 형성하여 내부접속층으로 이용함으로써, 공정마진을 확보함과 아울러 공정을 단순화할 수 있는 반도체소자의 내부접속층 형성방법을 제공하는데 있다.
도1은 종래 반도체소자의 내부접속층 형성방법을 보인 수순단면도.
도2는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
21:반도체기판 22:소자분리영역
23:게이트산화막 24:폴리실리콘
25:질화막 측벽 26A,26B:소스/드레인
27:타이타늄-실리사이드 28:층간절연막]
29:콘택홀 30:콘택
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 내부접속층 형성방법의 일 실시예는 반도체기판의 액티브영역과 소자분리영역 상에 질화막 측벽을 갖는 게이트를 형성하는 공정과; 상기 질화막 측벽을 갖는 게이트를 마스크로 하여 피형 불순물이온을 주입함으로써, 상기 반도체기판의 액티브영역 내에 소스/드레인을 형성하는 공정과; 상기 소자분리영역 상에 형성된 게이트의 질화막 측벽 상에 마스크층을 형성하는 공정과; 상기 마스크층을 적용하여 엔형 불순물이온을 주입하는 공정과; 상기 마스크층을 제거한 후, 살리사이드 공정을 적용하여 상기 소스/드레인, 게이트 및 엔형 불순물이온이 주입되지 않는 질화막 측벽 상에 실리사이드를 형성하는 공정과; 상기 실리사이드가 형성된 구조물 상에 층간절연막을 증착한 후, 일부를 식각하여 콘택홀을 형성하는 공정과; 상기 콘택홀 내에 도전물질을 매립하여 콘택을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
또한, 상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 내부접속층 형성방법의 다른 실시예는 반도체기판의 액티브영역과 소자분리영역 상에 질화막 측벽을 갖는 게이트를 형성하는 공정과; 상기 소자분리영역 상에 형성된 게이트의 질화막 측벽 상에 마스크층을 형성하는 공정과; 상기 마스크층을 적용하여 엔형 불순물이온을 주입함으로써, 상기 반도체기판의 액티브영역 내에 소스/드레인을 형성하는 공정과; 상기 마스크층을 제거한 후, 살리사이드 공정을 적용하여 상기 소스/드레인, 게이트 및 엔형 불순물이온이 주입되지 않는 질화막 측벽 상에 실리사이드를 형성하는 공정과; 상기 실리사이드가 형성된 구조물 상에 층간절연막을 증착한 후, 일부를 식각하여 콘택홀을 형성하는 공정과; 상기 콘택홀 내에 도전물질을 매립하여 콘택을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명의 바람직한 실시예들을 도2a 내지 도2f의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 소자분리영역(22)이 형성된 반도체기판(21)의 액티브영역과 소자분리영역(22) 상에 측벽(25)을 갖는 게이트(23,24)를 각각 형성한다. 이때, 종래와 동일하게 게이트(23,24)는 게이트산화막(23)과 폴리실리콘(24)이 적층되어 형성되며, 상기 측벽(25)은 게이트(23,24)가 형성된 구조물의 상부전면에 질화막을 증착한 후, 선택적으로 식각하여 형성한다.
또한, 게이트(23,24) 및 측벽(25)에 의해 노출되는 반도체기판(21)의 액티브영역 내에 불순물 이온주입을 통해 소스/드레인(26A,26B)이 형성되며, 채널길이가 짧아짐에 따른 영향을 최소화하기 위하여 엘디디 구조가 채택된다.
그리고, 도2b에 도시한 바와같이 상기 소자분리영역(22) 상에 형성된 게이트(23,24)의 질화막 측벽(25) 상에 마스크층으로 감광막 패턴(PR21)을 형성한 후, 그 감광막 패턴(PR21)을 적용하여 불순물이온으로 예를 들면 비소이온(As)을 주입한다. 이때, 감광막 패턴(PR21)을 적용하여 비소이온(As)을 주입하는 경우는 본 발명의 일 실시예로 반도체기판(21)의 액티브영역 상에 피모스 트랜지스터가 제조되는 경우이다.
한편, 본 발명의 다른 실시예로 엔모스 트랜지스터가 제조되는 경우에는 상기 소스/드레인(26A,26B)의 형성을 위한 불순물 이온으로 비소이온(As)을 주입하므로, 감광막 패턴(PR21)은 소스/드레인(26A,26B)의 형성을 위한 이온주입 전에 형성하는 것이 바람직하며, 상기와 같은 별도의 비소이온(As) 주입은 필요치 않다.
또한, 상기 감광막 패턴(PR21)이 형성되는 영역은 굳이 질화막 측벽(25) 상부에 한정시킬 필요는 없으며, 공정한계를 극복하기 위하여 소스/드레인(26B)의 일부 및 소자분리영역(22) 상에 형성된 폴리실리콘(24)의 일부에까지 형성하여도 무방하다.
그리고, 도2c에 도시한 바와같이 상기 감광막 패턴(PR21)을 제거하고, 살리사이드 공정을 적용하여 폴리실리콘(24) 및 소스/드레인(26A,26B) 상에 타이타늄-실리사이드(27)를 형성한다. 이때, 소자분리영역(22) 상에 형성된 폴리실리콘(24)의 질화막 측벽(25)은 상기 감광막 패턴(PR21)의 마스킹으로 인해 비소이온이 주입되지 않았으므로, 그 질화막 측벽(25) 상에도 타이타늄-실리사이드(27)가 형성되며, 이와같이 질화막 측벽(25) 상에 형성된 타이타늄-실리사이드(27)는 소자분리영역(22) 상에 형성된 게이트(23,24)와 소스/드레인(26B)을 연결하는 내부접속층이 된다.
그리고, 도2d에 도시한 바와같이 상기 타이타늄-실리사이드(27)가 형성된 구조물 상에 층간절연막(28)을 증착하여 평탄화한다.
그리고, 도2e에 도시한 바와같이 사진식각공정을 통해 상기 반도체기판(21) 액티브영역의 소스/드레인(26A)이 노출되도록 상기 층간절연막(28)을 식각하여 콘택홀(29)을 형성한다.
그리고, 도2f에 도시한 바와같이 상기 콘택홀(29)이 형성된 구조물 상에 배리어 금속층 및 텅스텐을 증착한 후, 화학기계적 연마를 통해 평탄화하여 콘택(30)을 형성한다.
상기한 바와같은 본 발명에 의한 반도체소자의 내부접속층 형성방법은 게이트의 질화막 측벽상에 타이타늄-실리사이드를 선택적으로 형성하여 내부접속층으로 이용함으로써, 종래에 비해 층간절연막, 배리어 금속층 및 텅스텐의 증착과 층간절연막의 사진식각과 배리어 금속층 및 텅스텐의 평탄화가 1번씩 줄어들게 되므로, 공정을 단순화함과 아울러 내부접속층은 정렬에 따른 공정마진을 고려하지 않아도 되고, 콘택은 1층의 층간절연막을 사용함에 따라 정렬에 따른 공정마진을 확보할 수 있게 되어 생산효율과 제조비용 측면에서 유리한 효과가 있다.
Claims (6)
- 반도체기판의 액티브영역과 소자분리영역 상에 질화막 측벽을 갖는 게이트를 형성하는 공정과; 상기 질화막 측벽을 갖는 게이트를 마스크로 하여 피형 불순물이온을 주입함으로써, 상기 반도체기판의 액티브영역 내에 소스/드레인을 형성하는 공정과; 상기 소자분리영역 상에 형성된 게이트의 질화막 측벽 상에 마스크층을 형성하는 공정과; 상기 마스크층을 적용하여 엔형 불순물이온을 주입하는 공정과; 상기 마스크층을 제거한 후, 살리사이드 공정을 적용하여 상기 소스/드레인, 게이트 및 엔형 불순물이온이 주입되지 않는 질화막 측벽 상에 실리사이드를 형성하는 공정과; 상기 실리사이드가 형성된 구조물 상에 층간절연막을 증착한 후, 일부를 식각하여 콘택홀을 형성하는 공정과; 상기 콘택홀 내에 도전물질을 매립하여 콘택을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 내부접속층 형성방법.
- 제 1항에 있어서, 상기 마스크층을 적용하여 주입되는 엔형 불순물이온은 비소이온(As)인 것을 특징으로 하는 반도체소자의 내부접속층 형성방법.
- 제 1항 또는 제 2항에 있어서, 상기 마스크층은 감광막을 도포한 후, 노광 및 현상하여 형성되는 감광막 패턴으로 소스/드레인 및 게이트의 상부 일부까지 형성된 것을 특징으로 하는 반도체소자의 내부접속층 형성방법.
- 반도체기판의 액티브영역과 소자분리영역 상에 질화막 측벽을 갖는 게이트를 형성하는 공정과; 상기 소자분리영역 상에 형성된 게이트의 질화막 측벽 상에 마스크층을 형성하는 공정과; 상기 마스크층을 적용하여 엔형 불순물이온을 주입함으로써, 상기 반도체기판의 액티브영역 내에 소스/드레인을 형성하는 공정과; 상기 마스크층을 제거한 후, 살리사이드 공정을 적용하여 상기 소스/드레인, 게이트 및 엔형 불순물이온이 주입되지 않는 질화막 측벽 상에 실리사이드를 형성하는 공정과; 상기 실리사이드가 형성된 구조물 상에 층간절연막을 증착한 후, 일부를 식각하여 콘택홀을 형성하는 공정과; 상기 콘택홀 내에 도전물질을 매립하여 콘택을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 내부접속층 형성방법.
- 제 4항에 있어서, 상기 마스크층을 적용하여 주입되는 엔형 불순물이온은 비소이온(As)인 것을 특징으로 하는 반도체소자의 내부접속층 형성방법.
- 제 4항 또는 제 5항에 있어서, 상기 마스크층은 감광막을 도포한 후, 노광 및 현상하여 형성된 감광막 패턴인 것을 특징으로 하는 반도체소자의 내부접속층 형성방법.
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| KR1019980055123A KR100280530B1 (ko) | 1998-12-15 | 1998-12-15 | 반도체소자의 내부접속층 형성방법 |
Applications Claiming Priority (1)
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| KR1019980055123A KR100280530B1 (ko) | 1998-12-15 | 1998-12-15 | 반도체소자의 내부접속층 형성방법 |
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ID=19562937
Family Applications (1)
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| KR1019980055123A KR100280530B1 (ko) | 1998-12-15 | 1998-12-15 | 반도체소자의 내부접속층 형성방법 |
Country Status (1)
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|---|---|
| KR (1) | KR100280530B1 (ko) |
-
1998
- 1998-12-15 KR KR1019980055123A patent/KR100280530B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR20000039711A (ko) | 2000-07-05 |
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